KR100264878B1 - 셀 정전용량의 감소 방지를 위한 반도체메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리의 트랜지스터와 상기 트랜지스터에 연결된 커패시터가 셀 구조로 형성된 반도체 메모리 장치에 관한 것으로, 특히 메모리 소자로 사용되는 최외곽 셀에 상호 인접한 더미 셀의 커패시터 하부 전극이 상기 최외곽 셀의 하부 전극과 연결된 것을 특징으로 한다. 따라서, 본 발명은 칩 크기를 변화시키지 않고서도 회로의 외곽에 위치한 셀의 정전용량이 감소되는 현상을 방지할 수 있다.

Description

셀 정전용량의 감소 방지를 위한 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 DRAM의 셀 정전용량이 감소 되는 현상을 방지할 수 있는 반도체 메모리 장치에 관한 것이다.

DRAM은 데이터를 임의로 써 놓고 저장하며, 읽을 수 있는 메모리 소자로서 단, 전원을 중단하면 저장된 데이터가 소멸되는 휘발성 기억 소자이다. 이러한 DRAM은 속도가 빠르지는 않지만 가격이 저렴하여 범용 계산기, 컴퓨터의 메인 메모리 및 비디오 메모리 등에 다량으로 사용되고 있다.

한편, DRAM은 내부적으로 셀 영역과 주변회로 영역으로 나뉘는데, 회로 설계시 동일 특성을 갖는 반복되는 회로의 경우 인접하는 주변 회로 또는 구조를 동일하게 하여 동일 특성을 갖도록 한다. 그래서 반도체 메모리 장치의 셀 영역의 경우 외곽에 위치한 영역 또한 주변 회로 영역과 같게 하기 위하여 구조적 동일성을 가지는 더미 셀의 회로 구조를 배치한다.

도 1은 종래 기술에 의한 DRAM의 셀 및 단위 셀의 구조를 나타낸 도면이다.

이를 참조하면, DRAM은 메모리 소자로 사용되는 메모리 셀 영역(10)와 집적 회로 내의 외곽에 위치하며 상기 메모리 셀 영역(10)를 둘러싼 구조의 더미 셀 영역(20)으로 구성된다.

한편, DRAM의 단위 셀이 1 트랜지스터, 1 커패시터일 경우 더미 셀 영역(20)는 워드 라인에 연결된 게이트, 비트 라인에 연결된 드레인, 소스를 가지는 더미 셀 트랜지스터(T)와 상기 더미 셀 트랜지스터(T)의 소스와 접지 사이에 연결된 더미 셀 커패시터(C)들이 단위 셀을 이루어 어레이 구조로 구성된다.

상기와 같은 구조의 더미 셀 영역(20)은 메모리 셀 영역(10)의 셀 구조와 동일한 반면에 아무런 역할없이 영역만을 차지한다.

그러므로, 더미 셀은 구조적인 대칭성 확보를 위해서 메모리 셀과 동일한 구조 및 크기로 제조하기 때문에 공정상의 이유로 인해 이 부분에 해당하는 커패시터의 정전 용량이 감소하여 수율을 저하시키는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 구조적인 대칭성 확보를 위해서 사용되는 더미 셀 영역의 커패시터 크기를 변경하지 않고서도 정전 용량의 감소를 방지하여 반도체 메모리 장치의 수율을 높일 수 있는 셀 정전용량의 감소 방지를 위한 반도체 메모리 장치를 제공하는데 있다.

도 1은 종래 기술에 의한 DRAM의 셀 및 단위 셀의 구조를 나타낸 도면이며,

도 2는 본 발명의 일 실시예에 따른 DRAM의 셀 및 단위 셀의 구조를 나타낸 도면이며,

도 3은 본 발명의 다른 실시예에 따른 리던던시 셀을 포함한 DRAM의 셀 구조를 나타낸 도면이며,

도 4는 본 발명에 따른 DRAM의 수직 단면도를 나타낸 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

T_C: 메모리 셀 트랜지스터

T_D: 더미 셀 트랜지스터

C_C: 메모리 셀 커패시터

C_D: 더미 셀 커패시터

상기 목적을 달성하기 위하여 본 발명은 트랜지스터와 트랜지스터에 연결된 커패시터가 셀 구조로 형성된 반도체 메모리 장치에 있어서, 메모리 소자로 사용되는 최외곽 셀에 상호 인접한 더미 셀의 커패시터 하부 전극이 상기 최외곽 셀의 하부 전극과 연결된 것을 특징으로 한다.

본 발명에 의하면, 반도체 메모리 장치의 외곽에 위치하면서 최외곽 부위의 메모리 셀의 커패시터와 이에 상호 인접한 더미 셀의 커패시터가 하부 전극이 병렬로 공통 연결됨으로써 더미 셀 영역의 정전 용량을 메모리 셀 영역과 동일하게 유지할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 2는 본 발명의 일 실시예에 따른 DRAM의 셀 및 단위 셀의 구조를 나타낸 도면이다. 이를 참조하면, 본 발명에 따른 DRAM은 메모리 셀로 사용하는 메모리 셀 영역(100)와 반도체 메모리 장치의 외곽에 위치하며 상기 메모리 셀 영역(10)을 둘러싼 구조의 더미 셀 영역(200)으로 구성된다.

한편, DRAM의 단위 셀이 1 트랜지스터, 1 커패시터일 경우 메모리 셀 영역(100)의 단위 셀은 워드 라인에 연결된 게이트, 비트 라인에 연결된 드레인, 소스를 가지는 메모리 셀 트랜지스터(T_C)와 상기 메모리 셀 트랜지스터(T_C)의 소스와 접지 사이에 연결된 메모리 셀 커패시터(C_C)를 가지며, 역시 더미 셀 영역(200)의 단위 셀도 메모리 셀 영역(100)의 구조와 동일한 더미 셀 트랜지스터(T_D)와 더미 셀 커패시터(C_D)를 가진다.

이와 같이 메모리 셀 영역(100)과 더미 셀 영역(200)으로 나누어지는 DRAM은 메모리 셀 영역(100)의 최외곽 셀에 해당하는 메모리 셀 커패시터(C_C)의 하부 전극과 이 최외곽 셀에 상호 인접한 더미 셀 영역(200)의 더미 셀 커패시터(C_D)의 하부 전극이 병렬로 연결된 구조, 즉 하부 전극이 공통 연결된 구조를 가진다.

도 3은 본 발명의 다른 실시예에 따른 리던던시 셀을 포함한 DRAM의 셀 구조를 나타낸 도면이다.

이를 참조하면, 리던던시 셀 회로부(300)는 메모리 셀 영역(100')에서 불량이 발생할 경우 이를 대체할 수 있는 역할을 하는데, 상기 일 실시예에서 언급한 더미 셀 영역과 마찬가지로 메모리 셀 영역(100')의 최외곽 부위에 해당하는 셀의 메모리 셀 커패시터와 상기 셀과 상호 인접한 리던던시 셀 회로부(300)의 리던던시 셀 커패시터가 상호 공통으로 연결된 하부 전극을 가진다.

도 4는 본 발명에 따른 반도체 DRAM의 수직 단면도를 나타낸 도면이다. 이를 참조하면, DRAM은 실리콘 기판(102) 내의 소자 분리 영역(104)과, 기판(102) 위에 게이트 절연막(106)을 내재하여 형성된 게이트 전극(108)과, 상기 게이트 전극(108) 에지 하부의 활성 영역 근방 내에 도전형 불순물이 주입된 소스 및 드레인 전극(109, 110)과, 상기 게이트 전극(108)을 포함한 기판(102) 표면의 층간 절연을 위한 층간 절연막(114) 내에 소스 전극(109)과 전기적으로 접촉된 비트 라인 배선(112)과, 층간 절연막(114) 내에 드레인 전극(110) 부위에 접촉된 하부 전극(118), 그 위에 상부 전극(122) 및 하부/상부 전극(118,122) 간의 유전막(120)으로 구성된다.

상기와 같은 구조를 가지는 DRAM은 메모리 셀 영역의 중앙 셀 영역(N)과 분리하여 최외곽 부위의 에지 셀 영역(E)과 더미 셀 영역(D)을 상호 연결하는 마스크에 의해 메모리 셀의 최외곽 셀 커패시터와 최외곽 셀에 상호 인접한 더미 셀 영역의 커패시터가 공통으로 연결된 하부 전극(118)을 가진다. 이때, 상부 전극(122)은 셀 전체를 덮으면서 접지 전위와 단락된다.

본 발명에 의하면, 칩 크기를 변화시키지 않고서도 회로의 외곽에 위치한 셀의 정전용량이 감소되는 현상을 방지할 수 있다. 그러므로, 본 발명은 더미 셀 커패시터의 정전 용량 뿐만 아니라 리던던시 셀에서 사용하는 커패시터의 정전 용량을 정상 메모리 셀과 동일하게 유지시켜 반도체 메모리 장치의 수율을 높일 수 있는 효과가 있다.

Claims (1)

1. 트랜지스터와 상기 트랜지스터에 연결된 커패시터가 셀 구조로 형성된 반도체 메모리 장치에 있어서,

   메모리 소자로 사용되는 최외곽 셀에 상호 인접한 더미 셀의 커패시터 하부 전극이 상기 최외곽 셀의 하부 전극과 연결된 것을 특징으로 하는 셀 정전용량의 감소 방지를 위한 반도체 메모리 장치.