CN102332432A

CN102332432A - 半导体集成器件制造方法

Info

Publication number: CN102332432A
Application number: CN201110213514A
Authority: CN
Inventors: 顾靖; 孔蔚然; 于世瑞
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2011-07-28
Filing date: 2011-07-28
Publication date: 2012-01-25
Anticipated expiration: 2031-07-28
Also published as: CN102332432B

Abstract

一种半导体集成器件制造方法，包括：提供半导体衬底；在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元；利用同一形成工艺，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层；利用同一形成工艺，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线。本发明利用形成分栅式闪存中的多晶硅字线的多晶硅层制造其他包含多晶硅层的器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。

Description

半导体集成器件制造方法

技术领域

本发明涉及半导体制造技术，特别涉及半导体集成器件制造方法。

背景技术

随着半导体器件的特征尺寸(CD，Critical Dimension)变得越来越小，半导体芯片的集成度越来越高，在单位面积上需要形成的单元数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同单元的位置、以及利用各单元制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。

在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS晶体管的栅电极、高阻值多晶硅电阻、闪存的字线等。

公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括：半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶硅浮栅52，位于所述第一多晶硅浮栅52表面的第二层氧化硅层53，位于所述第二层氧化硅层53表面的第一多晶硅控制栅54，覆盖所述第一层氧化硅层51、第一多晶硅浮栅52、第二层氧化硅层53、第一多晶硅控制栅54的氧化硅侧墙55。

目前，所述分栅式闪存与其他器件是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成其他器件。但由于制作所述分栅式闪存需要沉积多晶硅层以用来形成多晶硅字线，将其他区域的多晶硅层刻蚀掉后再形成另一层多晶硅层以制作MOS晶体管、多晶硅电阻等器件，造成了材料的浪费和工艺步骤的增加，工艺集成度较低。

发明内容

本发明解决的问题是提供一种半导体集成器件制造方法，利用形成所述分栅式闪存中多晶硅字线的多晶硅层制造其他包含多晶硅层的器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。

为解决上述问题，本发明提供了一种半导体集成器件制造方法，包括：

提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；

在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元，两个所述存储位单元之间具有沟槽；

在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；

在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；

对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的沟槽内形成字线。

可选的，所述第一区域为形成分栅式闪存的区域，所述第二区域为形成MOS晶体管的区域。

可选的，还包括，利用所述第二区域的多晶硅层形成MOS晶体管。

可选的，所述形成MOS晶体管的工艺为：

以图形化的光刻胶为掩膜，在第二区域的半导体衬底表面刻蚀所述多晶硅层和栅氧化层形成栅极结构；

在所述栅极结构两侧的半导体衬底内形成第二源/漏区。

可选的，利用同一工艺步骤，形成所述MOS晶体管的第二源/漏区时同时形成分栅式闪存的第一源/漏区。

可选的，还包括，在对第一区域的多晶硅层进行化学机械抛光之前，在第二区域的多晶硅层表面形成氮化硅层。

可选的，所述氮化硅层的高度与所述存储位单元的高度持平。

可选的，还包括，在所述第一区域和第二区域的多晶硅层表面形成氧化硅层，在第二区域的氧化硅层表面形成氮化硅层。

可选的，所述氧化硅层的厚度范围为

至

与现有技术相比，本发明具有以下优点：

由于所述分栅式闪存的字线是由多晶硅沉积并经过化学机械抛光制成，利用该步工艺形成的多晶硅层形成MOS晶体管的栅电极、多晶硅电阻等半导体结构，节省了工艺步骤和材料的消耗，提高了工艺集成度。

对第一区域的多晶硅层进行化学机械抛光之前，在第二区域的多晶硅层表面形成氮化硅层，所述氮化硅层作为抛光阻挡层可防止过度抛光，且为第二区域的多晶硅层提供掩膜，可避免第二区域的需要形成其他器件的多晶硅层在化学机械抛光过程中被部分除去，从而不会影响最后形成的器件的电学性能和量产产品的良率。

附图说明

图1为现有技术的分栅式闪存的剖面结构示意图；

图2为本发明半导体集成器件制造方法的流程示意图；

图3为本发明半导体集成器件制造方法的一个实施例的流程示意图；

图4至图11为本发明半导体集成器件制造方法的一个实施例的剖面结构示意图。

具体实施方式

当在同一块半导体衬底上形成分栅式闪存和MOS晶体管、多晶硅电阻、多晶硅电容等其他半导体器件时，由于形成的MOS晶体管、多晶硅电阻、电容等器件的制造过程都包括形成多晶硅层和对所述多晶硅层进行刻蚀，如果将形成分栅式闪存过程中沉积的多晶硅层刻蚀掉后再沉积另一层多晶硅层用于形成MOS晶体管、多晶硅电阻、多晶硅电容等器件，这样增加了工艺步骤且浪费了沉积多晶硅的原料。

为此，发明人经过研究提出了一种半导体集成器件制造方法，请参考图2，包括：

步骤S101，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；

步骤S102，在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元；

步骤S103，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；

步骤S104，在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；

步骤S105，对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线。

所述第二区域的多晶硅层可以用于形成MOS晶体管、多晶硅电阻、多晶硅电容等器件。由于所述第二区域的多晶硅层是与第一区域的多晶硅层同时形成的，利用形成字线的多晶硅层同时形成其它器件，节省了工艺步骤和材料的消耗，提高了工艺集成度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的半导体集成器件制造方法作详细说明。

本发明一实施例提供了一种利用形成所述分栅式闪存中多晶硅字线的多晶硅层制造MOS晶体管的半导体集成器件制造方法，请参考图3，具体包括：

步骤S201，提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域；

步骤S202，在所述半导体衬底第一区域表面形成间隔排列的两个存储位单元，两个所述存储位单元之间具有沟槽；

步骤S203，在所述第一区域的存储位单元和半导体衬底表面形成隧穿氧化层，在第二区域的半导体衬底表面形成栅氧化层，且所述隧穿氧化层和栅氧化层在同一形成工艺中形成；

步骤S204，在同一形成工艺中，在所述隧穿氧化层和栅氧化层表面形成多晶硅层，且所述多晶硅层填充两个所述存储位单元之间的沟槽；

步骤S205，在所述第二区域的多晶硅层表面形成氮化硅层；

步骤S206，对第一区域的多晶硅层进行化学机械抛光，直至暴露出所述存储位单元，使得两个所述存储位单元之间的多晶硅形成字线；

步骤S207，除去所述氮化硅层，以图形化的光刻胶为掩膜，在第一区域的半导体衬底表面形成分栅式闪存，在第二区域的半导体衬底表面刻蚀所述多晶硅层和栅氧化层形成栅极结构；

步骤S208，在所述分栅式闪存两侧的半导体衬底内形成第一源/漏区，在所述栅极结构两侧的半导体衬底内形成第二源/漏区。

图4至图11为本发明一实施例的半导体集成器件的制造方法的剖面结构示意图。

请参考图4，提供半导体衬底100，所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。

所述半导体衬底100可以为硅衬底、锗硅衬底、砷化镓衬底、氮化镓衬底或绝缘体上硅衬底其中的一种。本领域的技术人员可以根据待形成的半导体集成器件选择所述半导体衬底100的类型，因此所述半导体衬底的类型不应过分限制本发明的保护范围。

所述半导体衬底100具有第一区域I和与第一区域I相对的第二区域II。所述第一区域I和第二区域II相邻或相隔。后续工艺中在所述第一区域I形成分栅式闪存，在第二区域II形成MOS晶体管、多晶硅电阻、电容等包括多晶硅材料的器件，在本实施例中，在第二区域II形成MOS晶体管。在实际的半导体器件制造过程中，所述半导体衬底100具有多个第一区域I和第二区域II，在本实施例中，以一个第一区域I和一个与所述第一区域I相邻的第二区域II做示范性说明，所述第一区域和第二区域的数量和位置不应过分限制本发明的范围。

所述第一区域I和第二区域II之间还包括浅沟槽隔离结构101，所述浅沟槽隔离结构101用于电隔离所述第一区域I和第二区域II形成的器件。

请参考图5，在所述半导体衬底100第一区域I表面形成间隔排列的两个存储位单元140，两个所述存储位单元140之间具有沟槽(未标识)。

形成所述存储位单元140的具体步骤包括：在半导体衬底100表面形成第一层氧化硅层111，在所述第一层氧化硅层111表面形成第一多晶硅层112，在所述第一多晶硅层112表面形成第二层氧化硅层113，在所述第二层氧化硅层113表面形成第二多晶硅层114，所述第一多晶硅层112在后续的工艺中形成分栅式闪存中的浮栅，所述第二多晶硅层114在后续的工艺中形成分栅式闪存中的控制栅。

在所述第二多晶硅层114的表面形成氮化硅，利用光刻胶掩膜对所述氮化硅进行干法刻蚀直至暴露出第二多晶硅层114，在第一区域的第二多晶硅层114表面形成断开的牺牲氮化硅层115，所述断开区域形成开口(未标识)。

沿所述开口，对所述第一层氧化硅层111、第一多晶硅层112、第二层氧化硅层113、第二多晶硅层114分步进行刻蚀，直到暴露出所述半导体衬底100，具体步骤包括：首先，采用光刻工艺对所述第一层氧化硅层111、第一多晶硅层112、第二层氧化硅层113、第二多晶硅层114进行刻蚀，去除部分所述第一层氧化硅层111、第一多晶硅层112、第二层氧化硅层113、第二多晶硅层114，直至暴露出半导体衬底100；之后，采用光刻工艺刻蚀第二层氧化硅层113、第二多晶硅层114，去除部分第二层氧化硅层113、第二多晶硅层114直至暴露出第一多晶硅层112。

在所述牺牲氮化硅层115、第一层氧化硅层111、第一多晶硅层112、第二层氧化硅层113和第二多晶硅层114侧壁表面形成侧墙117，形成存储位单元140。其中，由于在分栅式闪存数据擦除的操作中，利用第一多晶硅层112形成的浮栅中的电子需要通过隧穿氧化层和侧墙隧穿到字线中，位于所述第一多晶硅层112侧壁的侧墙比位于所述第二多晶硅层114侧壁的侧墙厚度要薄。所述侧墙117的材料为氧化硅层、氮化硅或两者的叠层结构。

其中，所述存储位单元140包括：位于所述开口一侧的第一层氧化硅层111，位于所述第一氧化硅层111表面的第一多晶硅层112，位于所述第一多晶硅层112表面的第二氧化硅层113，位于所述第二氧化硅层113表面的第二多晶硅层114，覆盖所述第一层氧化硅层111、第一多晶硅层112、第二层氧化硅层113和第二多晶硅层114的氧化硅侧墙117。

请参考图6，在第一区域I的存储位单元140和半导体衬底100表面形成隧穿氧化层118，在第二区域II的半导体衬底100表面形成栅氧化层218，且所述隧穿氧化层118和栅氧化层218在同一形成工艺中形成。

其中，所述隧穿氧化层118和栅氧化层218为氧化硅层，同时形成所述隧穿氧化层118和栅氧化层21的方法通常采用化学气相沉积，比如为低压化学气相沉积或等离子化学气相沉积。

在本实施例中，所述第二区域II的栅氧化层218在后续工艺中被用来制作MOS管的栅氧化层。在现有技术中MOS管的栅氧化层的厚度通常小于10nm，所述隧穿氧化层118的厚度也小于10nm。由于在分栅式闪存数据擦除的操作中，利用字线和浮栅之间的电压差将浮栅中的电子通过隧穿氧化层和侧墙隧穿到字线中，通过字线流走。由于不同闪存的工作电压不同，所需的栅氧化层和氧化硅侧墙的厚度也会有所不同，通过调整浮栅侧壁表面的侧墙的厚度，就能实现对浮栅中的电子的有效控制。

请参考图7，在同一形成工艺中，在所述隧穿氧化层118和栅氧化层218表面形成多晶硅层119，且所述多晶硅层119填充两个所述存储位单元140之间的沟槽。

所述形成多晶硅层119的方法为采用低压化学气相沉积。其中，所述第一区域I的多晶硅层119在后续工艺中被用来形成分栅式闪存的字线，所述第二区域II的多晶硅层119在后续工艺中被用来制作MOS管的栅电极。所述多晶硅层119填充满两个所述存储位单元140之间的沟槽，最终形成的所述多晶硅层119的厚度取决于后续工艺中多晶硅栅电极的厚度。

请参考图8，在所述第二区域II的多晶硅层119表面形成氮化硅层250。

所述氮化硅层250用于为后续的化学机械抛光提供抛光阻挡层，并为第二区域II的多晶硅层119提供掩膜，防止第二区域II的多晶硅层119在化学机械抛光过程中被部分去除。

由于化学机械抛光是化学作用和机械作用的共同结果，当第二区域II的多晶硅层表面没有形成氮化硅层时，虽然第二区域的多晶硅层与第一区域的多晶硅层相比高度较低，不容易被磨料通过机械作用研磨掉，但由于研磨剂中化学物质同样会腐蚀第二区域的多晶硅层，如果不在第二区域的多晶硅层表面形成掩膜层，所述第二区域的多晶硅层就会被部分刻蚀，形成的多晶硅层的表面就会变得不平整，以表面不平整的多晶硅层制作MOS晶体管的栅极会影响器件的电学特性，甚至可能会造成器件报废，因此本发明实施例中，在所述第二区域的多晶硅层表面覆盖氮化硅层以保护所述多晶硅层不被研磨剂中化学物质部分刻蚀掉。

形成所述氮化硅层250的方法为利用低压化学气相沉积或等离子增强化学气相沉积在多晶硅层119表面形成一层氮化硅层，然后在所述氮化硅层表面形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜对所述氮化硅层进行刻蚀，在第二区域II的多晶硅层119表面形成氮化硅层250。其中，所述氮化硅层250的高度与所述存储位单元140的高度持平，且与牺牲氮化硅层115的高度相同。所述氮化硅层250至少覆盖部分第二区域II的多晶硅层119，所述多晶硅层在后续工艺中用于形成半导体器件。

在其他实施例中，在形成所述氮化硅层250之前，在第一区域和第二区域的所述多晶硅层119的表面形成一层厚度范围为

至的氧化硅层。在本发明实施例中，由于后续工艺中氮化硅层是利用热磷酸湿法刻蚀掉的，虽然热磷酸对多晶硅的腐蚀不大，但为了不影响第二区域的待形成其他半导体器件的多晶硅层的电学性能，利用所述氧化硅层为掩膜可防止热磷酸对多晶硅的腐蚀。

请参考图9，对第一区域I的多晶硅层119进行化学机械抛光，直至暴露出所述存储位单元140，使得两个存储位单元140之间的多晶硅形成字线130。

由于所述氮化硅层250、牺牲氮化硅层115与存储位单元140的高度持平，以所述氮化硅层250和牺牲氮化硅层115为抛光阻挡层对所述多晶硅层119进行化学机械抛光，可以完全除去氮化硅层表面的多晶硅，使得所述字线130与其他区域的多晶硅层电学隔离，且由于氮化硅比氧化硅、多晶硅的硬度大的多，很容易进行终点检测，不会造成过度刻蚀。

请参考图10，除去所述氮化硅层250(请参考图9)和牺牲氮化硅层115(请参考图9)后，以图形化的光刻胶为掩膜，在第一区域I的半导体衬底100表面形成分栅式闪存170，在第二区域II的半导体衬底100表面刻蚀多晶硅层119(请参考图9)和栅氧化层218(请参考图9)形成栅极结构240。

除去氮化硅层250和牺牲氮化硅层115的方法为湿法刻蚀工艺或干法刻蚀工艺其中的一种。在本实施例中，采用的是湿法刻蚀工艺，将晶圆浸泡在热磷酸中，利用热磷酸除去所述氮化硅层250和牺牲氮化硅层115。

在第一区域I形成分栅式闪存170，在第二区域II形成栅极结构240的方法包括：在多晶硅层119、存储位单元140和字线130表面形成图形化的光刻胶(未示出)，以所述图形化的光刻胶为掩膜对所述第二区域的多晶硅层和栅氧化层、对所述第一区域的第二多晶硅层、第二层氧化硅层、第一多晶硅层和第一层氧化硅层进行干法刻蚀，直至暴露出半导体衬底100，在第一区域I的半导体衬底100表面刻蚀形成分栅式闪存170，在第二区域II的半导体衬底100表面刻蚀形成栅极结构240。所述分栅式闪存170由两个位于所述半导体衬底100表面间隔排列的存储位单元140、位于两者之间的沟槽侧壁及底部表面的隧穿氧化层118和位于所述隧穿氧化层118表面且填充满所述沟槽的字线130构成，所述栅极结构240包括栅氧化层218和栅电极219。

请参考图11，在所述分栅式闪存170两侧的半导体衬底100内形成第一源/漏区160，在所述栅极结构240两侧的半导体衬底100内形成第二源/漏区260。

在所述分栅式闪存170两侧的半导体衬底100内形成第一源/漏区160，在所述栅极结构240两侧的半导体衬底100内形成第二源/漏区260的方法包括在半导体衬底100表面形成图形化的光刻胶(未示出)，以所述栅极结构、分栅式闪存和图形化的光刻胶为掩膜，对栅极结构240、分栅式闪存170两侧的半导体衬底100进行一次或多次离子掺杂，形成第一源/漏区160和第二源/漏区260，最终形成分栅式闪存和MOS晶体管。其中，用于掺杂的离子可以为N型离子，如磷离子、砷离子，也可以为P型离子，如硼离子、铟离子。所述第一源漏区、第二源漏区可以在同一工艺步骤中形成，也可以分开形成。

本发明实施例采用同一离子注入工艺形成所述第一源/漏区和第二源漏区，节约了半导体集成器件的工艺步骤。

在对衬底进行离子注入形成源/漏区之前，在所述栅极结构、分栅式闪存的侧壁表面形成侧墙，所述侧墙的材料为氮化硅、氧化硅或者两者的叠层结构。在离子掺杂形成源/漏区的过程中由于所述侧墙保护栅极和分栅式闪存的侧壁，使得离子不会注入到栅极和分栅式闪存的侧壁，不会影响栅极和分栅式闪存的电学性能。

本发明实施例采用同一沉积和刻蚀工艺，形成所述位于栅极结构、分栅式闪存侧壁的侧墙，节约了半导体集成器件的工艺步骤。

本发明实施例将用于形成分栅式闪存字线的多晶硅层形成MOS晶体管的栅电极，与现有技术相比，不需要将原来的多晶硅层除去后再形成另一层多晶硅层以用来制作MOS晶体管，节省了工艺步骤，降低了成本，提高了工艺集成度。对多晶硅层进行化学机械抛光之前，在待形成MOS晶体管的区域的多晶硅层表面形成氮化硅层，所述氮化硅层作为抛光阻挡层可防止过度抛光，且为第二区域的多晶硅层提供掩膜，可避免第二区域的需要形成其他器件的多晶硅层在化学机械抛光过程中被部分除去，从而不会影响最后形成的器件的电学性能和量产产品的良率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，利用第二区域的多晶硅层还可以形成多晶硅电阻、多晶硅电容等，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种半导体集成器件制造方法，其特征在于，包括：

2.如权利要求1所述的半导体集成器件制造方法，其特征在于，所述第一区域为形成分栅式闪存的区域，所述第二区域为形成MOS晶体管的区域。

3.如权利要求2所述的半导体集成器件制造方法，其特征在于，还包括，利用所述第二区域的多晶硅层形成MOS晶体管。

4.如权利要求3所述的半导体集成器件制造方法，其特征在于，所述形成MOS晶体管的工艺为：

在所述栅极结构两侧的半导体衬底内形成第二源/漏区。

5.如权利要求4所述的半导体集成器件制造方法，其特征在于，利用同一工艺步骤，形成所述MOS晶体管的第二源/漏区时同时形成分栅式闪存的第一源/漏区。

6.如权利要求1所述的半导体集成器件制造方法，其特征在于，还包括，在对第一区域的多晶硅层进行化学机械抛光之前，在第二区域的多晶硅层表面形成氮化硅层。

7.如权利要求6所述的半导体集成器件制造方法，其特征在于，所述氮化硅层的高度与所述存储位单元的高度持平。

8.如权利要求6所述的半导体集成器件制造方法，其特征在于，还包括，在所述第一区域和第二区域的多晶硅层表面形成氧化硅层，在第二区域的氧化硅层表面形成氮化硅层。

9.如权利要求8所述的半导体集成器件制造方法，其特征在于，所述氧化硅层的厚度范围为

至