CN102187455A - 制造分裂栅存储器单元的方法 - Google Patents

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Abstract

一种方法包括在半导体衬底(12)上形成第一层栅极材料(18)；在第一层上形成硬掩模层(20)；形成开口(22)；在硬掩模层上和开口内形成电荷存储层(24)；在电荷存储层上形成第二层(26)栅极材料；去除覆盖硬掩模层的第二层的部分和电荷存储层的部分，其中，第二层的第二部分仍留在开口内；在硬掩模层和第二部分上形成图案化掩模层(28、30、32)，其中，图案化掩模层限定第一和第二位单元两者；以及使用图案化掩模层来形成第一和第二位单元，其中，第一和第二位单元中的每一个包括由第一层构成的选择栅极(38、40)和由第二层构成的控制栅极(34、36)。

Description

制造分裂栅存储器单元的方法
技术领域
本公开一般地涉及半导体存储器，更具体地，涉及制造具有分裂栅的非易失性存储器(NVM)。
背景技术
已经发现分裂栅非易失性存储器(NVM)提供用于可靠操作的很多益处。然而，在处理此类结构式出现制造方面的困难。被可以包括纳米晶体的电荷存储层分开的两个栅极的紧密接近是问题的一部分。此外，NVM与逻辑晶体管的集成增加了工艺步骤的数目。
因此，存在对分裂栅NVM的制造方面的改进的需要。
附图说明
由附图以示例的方式来图示本发明，并且本发明不受附图的限制，在附图中，相同的附图标记指示类似的元件。图中的元件是出于简单和明了的目的而图示的，并且不一定按比例绘制。
图1是根据实施例处理中的一个阶段处的器件结构的横截面图；
图2是处理中的后续步骤处的图1的器件结构的横截面图；
图3是处理中的后续步骤处的图2的器件结构的横截面图；
图4是处理中的后续步骤处的图3的器件结构的横截面图；
图5是处理中的后续步骤处的图4的器件结构的横截面图；
图6是处理中的后续步骤处的图5的器件结构的横截面图；
图7是处理中的后续步骤处的图6的器件结构的横截面图；
图8是处理中的后续步骤处的图7的器件结构的横截面图；
图9是处理中的后续步骤处的图8的器件结构的横截面图；
图10是处理中的后续步骤处的图9的器件结构的横截面图；
图11是处理中的后续步骤处的图10的器件结构的横截面图。
具体实施方式
在一方面，在栅极电介质上方形成第一层栅极材料，并在栅极材料上方形成硬掩模材料。在硬掩模材料和栅极材料中形成开口。该开口与可以包括纳米晶体的电荷存储层排列成行。沉积优选地相对厚的第二层栅极材料且其填充开口。优选地由化学机械抛光(CMP)执行的回蚀(etch back)导致第二层与剩余硬掩模材料的顶面齐平。第二层可以保持在此水平，或者甚至可以被进一步刻蚀，从而处于比第一层栅极材料低的高度。第二层和第一层的图案化刻蚀同时形成选择栅极、控制栅极和逻辑栅极。后续处理去除硬掩模层，形成侧壁间隔物和源极/漏极区。参考附图和以下说明，可更好地理解这一点。
本文所述的半导体衬底可以是任何半导体材料或材料的组合，诸如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等、以及上述各项的组合。
图1所示的是半导体器件10，其包括半导体衬底12、衬底12中的隔离区14、在隔离区14的一侧的衬底12上的栅极电介质层16、在隔离区上的与栅极电介质层16相对的一侧的衬底12上的栅极电介质层17、栅极电介质层16和17及隔离区14上的多晶硅层18、以及多晶硅层20上方的氮化物层20。氮化物层20充当硬掩模，并且可以是另一适当材料。具有栅极电介质16的一侧是将形成非易失性存储器(NVM)存储单元的地方。具有栅极电介质17的一侧是将形成逻辑晶体管的地方。逻辑晶体管用于执行各种逻辑功能中的任何一种，并且通常针对速度而设计。氮化物层20和多晶硅层18每个可以约为1500埃厚。可以使用其它厚度，但是氮化物层20应至少500埃，因为其被用作硬掩模，而不仅仅是抗反射涂层(ARC)。类似地，多晶硅层18可以是其它厚度，但是优选地至少500埃。栅极电介质16和17可以同时形成，并且因此可以是相同的厚度(如果有效的话是有益的厚度)。如果需要不同的栅极电介质，则它们可以具有不同的材料或不同的厚度。栅极电介质16和17可以被热生长至约40埃。栅极电介质可以改变，并且可以具有不同的材料和厚度。可能希望在多晶硅层18与氮化物层20之间具有薄氧化物层，可能仅80埃。
图2所示的是通过硬掩模20、多晶硅层18和栅极电介质16形成图案化刻蚀以在NVM侧形成开口22之后的半导体器件10。开口22可以约5000埃宽。这是使用(将由阅读者填补的化学作用)的各向异性刻蚀。
图3所示的是在开口22中和硬掩模层20上方沉积电荷存储层24之后的半导体器件10。电荷存储层24可以使用纳米晶体进行电荷存储。在这种情况下，可以通过首先形成电介质层、接着是纳米晶体形成来制成电荷存储层24。在纳米晶体周围和上方形成另一电介质层。诸如氮化物的另一电荷材料也可以被实施。电荷存储层24可以为约200埃厚。此厚度可以改变，尤其是如果使用大的纳米晶体(约100埃或更大的一些)。
图4所示的是在电荷存储层24上方沉积多晶硅层26之后的半导体器件10。多晶硅层18和26(作为多晶硅)在形成诸如供用作控制栅极的栅极、供用作选择栅极的栅极和供用作执行与作为NVM不同的逻辑功能的晶体管中的栅极的栅极时是有用的。可能发现诸如导电材料的其它材料是有用的。例如，正在进行使得金属可用作栅极方面的许多工作。多晶硅层26优选地是相对厚的，至少如图12中的开口22的深度一样厚。在这种情况下，其可以为约2800埃。实际上，优选的是其甚至更厚，例如约5000埃。
图5所示的是化学机械抛光(CMP)多晶硅层26之后的半导体器件10，使得多晶硅层26的剩余部分的顶面与氮化物层20的顶面齐平。
图6所示的是执行回蚀以将多晶硅层26的剩余部分的高度降低至多晶硅层18的顶面的高度以下之后的半导体器件10。使用在氮化物和多晶硅之间具有选择性的化学作用来执行回蚀。此类化学作用可以是对氧化物也具有选择性的，使得电荷存储层24未被显著刻蚀。此类刻蚀的示例是使用基于氯的化学作用的反应性离子刻蚀。一个此类示例是CI2+HBr、He+O2和CF4。
图7所示的沉积光致抗蚀剂层并将其图案化以留下光致抗蚀剂部分28、30和32之后的半导体器件10。光致抗蚀剂部分28与在多晶硅层26的剩余部分驻留于其中的开口的一侧上的氮化物层20的一部分和多晶硅层26的一部分重叠。光致抗蚀剂部分30与在多晶硅层26的剩余部分驻留于其中的开口的另一侧上的氮化物层20的一部分和多晶硅层26的一部分重叠。光致抗蚀剂部分32在将要完成逻辑晶体管的逻辑部分上方。
图8所示的是使用光致抗蚀剂部分28、30和32通过氮化物层20刻蚀多晶硅层18以分别在光致抗蚀剂部分28、30和32下面留下选择栅极34和36及从多晶硅层18剩余的逻辑栅极42之后的半导体器件10。刻蚀还通过多晶硅层26和电荷存储层24，其在光致抗蚀剂28和30下面分别留下从多晶硅层26剩余的控制栅极38和40。此刻蚀分三个步骤。第一步骤是氮化物的刻蚀。第二步骤是多晶硅的刻蚀。虽然多晶硅36比多晶硅40厚且因此多晶硅36被过刻蚀，但电荷存储层24充当刻蚀终止层。因此，在过刻蚀的时段期间衬底12被保护。第三步骤是通过电荷存储层24的刻蚀。在该刻蚀期间，可能存在光致抗蚀剂部分28、30和32的相当大的腐蚀。用于去除氮化物、多晶硅和纳米晶体的电荷存储层的刻蚀剂是众所周知的。用于刻蚀氮化物层20的化学作用的示例是(将由阅读者填补的化学作用)。用于刻蚀多晶硅层18的化学作用的示例是(将由阅读者填补的化学作用)。用于刻蚀电荷存储层24的化学作用的示例是(将由阅读者填补的化学作用)。
图9所示的是去除光致抗蚀剂部分28、30和32及氮化物层20的剩余部分之后的半导体器件10。在氮化物刻蚀期间，电荷存储层24的垂直部分在高度方面也减小。可以将热磷酸的湿法刻蚀用于氮化物的此刻蚀，其对于氧化物具有高度选择性，在这种情况下可能希望在多晶硅层18与氮化物层20之间具有先前所述的薄氧化物层，因为热磷酸能够使多晶硅变得坑坑洼洼。
图9所示的是执行低浓度源极/漏极注入以供在形成源极/漏极扩展区时使用之后的半导体器件10，所述源极/漏极扩展区导致形成轻掺杂区域44、46、48、50和52。此注入可以是诸如砷和磷的n型掺杂剂。
图11所示的是形成在横截面图中被示为选择栅极38的侧面上的侧壁间隔物54和58、选择栅极34的侧面上的侧壁间隔物56、选择栅极36的侧面上的侧壁间隔物60、选择栅极40的侧面上的侧壁间隔物62和64、以及逻辑栅极42的侧面上的侧壁间隔物68和70的多个侧壁间隔物之后的半导体器件10。使用侧壁间隔物作为掩模，执行注入以形成重掺杂源极/漏极区72、74、76、78、80和82。
因此，半导体器件10显示出一对位单元共享可以被视为漏极的公共掺杂区56。根据在编程和擦除时如何利用选择栅极和控制栅极，在某些方案中，可以使源极和漏极相反。并且，两个位单元使它们的栅极用仅两个掩模步骤限定，并且此外，逻辑晶体管使它的栅极由那两个掩模步骤中的一个来限定。一个步骤是开口22的形成。另一步骤是图7和8所示的光致抗蚀剂部分的使用。
到目前为止，应认识到已经提供了用于形成半导体结构的方法。该方法包括在半导体衬底上方形成栅极电介质层。所述方法还包括在栅极电介质层上方形成第一层栅极材料。所述方法还包括在第一层栅极材料上方形成硬掩模层。所述方法还包括通过硬掩模层和第一层栅极材料来形成开口。所述方法还包括在硬掩模层上方和开口内形成电荷存储层。所述方法还包括在电荷存储层上方形成第二层栅极材料，其中，第二层栅极材料的厚度至少与第一层栅极材料和硬掩模层的总厚度一样大。所述方法还包括去除覆盖硬掩模层的第二层栅极材料的部分和电荷存储层的部分，其中，所述去除使用硬掩模层作为终止层，并且其中，第二层栅极材料的第二部分仍在开口内。所述方法还包括在硬掩模层上方和在开口内的第二层栅极材料的第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元和第二位单元两者。所述方法还包括使用图案化掩模层来形成第一位单元和第二位单元，其中，第一位单元和第二位单元中的每一个包括由第一层栅极材料制成的选择栅极和由第二层栅极材料制成的控制栅极。所述方法还可以包括使得开口内的第二层栅极材料的第二部分凹陷，使得在该凹陷之后，开口内的第二层栅极材料的第二部分的顶面不与第一层栅极材料的顶面共面。所述方法的特征可以进一步在于在第一层栅极材料上方形成硬掩模层，其特征进一步在于硬掩模层具有500埃或更大的厚度。所述方法的特征可以进一步在于在第一层栅极材料上方形成硬掩模层，其特征进一步在于硬掩模层是氮化物层。所述方法可的特征可以进一步在于去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层，其特征进一步在于执行化学机械抛光以去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层。所述方法的特征可以进一步在于形成图案化掩模层，其特征进一步在于所述图案化掩模层进一步限定逻辑晶体管的栅极。所述方法还可以包括使用图案化掩模层来形成逻辑晶体管的栅极，其中，逻辑晶体管的栅极由第一层栅极材料制成。所述方法的特征可以进一步在于形成电荷存储层，其特征进一步在于电荷存储层包括纳米晶体。所述方法的特征可以进一步在于在电荷存储层上方形成第二层栅极材料，其特征进一步在于第二层栅极材料具有5000埃或更大的厚度。
还描述了一种用于形成半导体结构的方法。该方法包括在半导体衬底上方形成第一层栅极材料。所述方法还包括在第一层栅极材料上方形成硬掩模层。所述方法还包括通过硬掩模层和第一层栅极材料来形成开口。所述方法还包括在硬掩模层上方和开口内形成电荷存储层。所述方法还包括在电荷存储层上方形成第二层栅极材料，其中，第二层栅极材料的厚度至少与第一层栅极材料和硬掩模层的总厚度一样大。所述方法还包括去除覆盖硬掩模层的第二层栅极材料的部分和电荷存储层的部分，其中，所述去除使用硬掩模层作为终止层，并且其中，第二层栅极材料的第二部分仍在开口内。所述方法还包括在硬掩模层上方和在开口内的第二层栅极材料的第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元、第二位单元、以及逻辑晶体管的栅极。所述方法还包括使用图案化掩模层来形成第一位单元和第二位单元，其中，第一位单元和第二位单元中的每一个包括由第一层栅极材料制成的选择栅极和由第二层栅极材料制成的控制栅极。所述方法还包括使用图案化掩模层来形成逻辑晶体管的栅极，其中，逻辑晶体管的栅极由第一层栅极材料制成。所述方法还可以包括使得开口内的第二层栅极材料的第二部分凹陷，使得在该凹陷之后，开口内的第二层栅极材料的第二部分的顶面不与第一层栅极材料的顶面共面。所述方法的特征可以进一步在于在第一层栅极材料上方形成硬掩模层，其特征进一步在于硬掩模层具有500埃或更大的厚度。所述方法的特征可以进一步在于在第一层栅极材料上方形成硬掩模层，其特征进一步在于硬掩模层是氮化物层。所述方法可的特征可以进一步在于去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层，其特征进一步在于执行化学机械抛光以去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层。所述方法的特征可以进一步在于形成电荷存储层，其特征进一步在于电荷存储层包括纳米晶体。所述方法的特征可以进一步在于在电荷存储层上方形成第二层栅极材料，其特征进一步在于第二层栅极材料具有5000埃或更大的厚度。
还描述了一种用于形成半导体结构的方法。该方法包括在半导体衬底上方形成第一层栅极材料。所述方法还包括通过硬掩模层和第一层栅极材料来形成开口。所述方法还包括在硬掩模层上方和开口内形成电荷存储层。所述方法还包括在电荷存储层上方形成第二层栅极材料，其中，第二层栅极材料的厚度至少与第一层栅极材料和硬掩模层的总厚度一样大。所述方法还包括去除覆盖硬掩模层的第二层栅极材料的部分和电荷存储层的部分，其中，所述去除使用硬掩模层作为终止层，并且其中，第二层栅极材料的第二部分仍在开口内。所述方法还包括使开口内的第二层栅极材料的第二部分凹陷。所述方法还包括在硬掩模层上方和在开口内的第二层栅极材料的第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元和第二位单元两者。所述方法还包括使用图案化掩模层来形成第一位单元和第二位单元，其中，第一位单元和第二位单元中的每一个包括由第一层栅极材料制成的选择栅极和由第二层栅极材料制成的控制栅极。所述方法可的特征可以进一步在于去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层，其特征进一步在于执行化学机械抛光以去除覆盖硬掩模层的那部分第二层栅极材料和那部分电荷存储层。所述方法的特征可以进一步在于形成图案化掩模层，其特征进一步在于图案化掩模层进一步限定逻辑晶体管的栅极，并且其中，所述方法还包括使用图案化掩模层来形成逻辑晶体管的栅极，其中，所述逻辑晶体管的栅极由第一层栅极材料制成。所述方法的特征可以进一步在于在电荷存储层上方形成第二层栅极材料，其特征进一步在于第二层栅极材料具有5000埃或更大的厚度。
虽然在本文中参考特定实施例描述了本发明，但在不脱离如权利要求书所阐述的本发明的范围的情况下可以进行各种修改和变更，先前已描述了其中的一些。例如，描述了使用氮化物层20对多晶硅层26进行平面化的CMP步骤，回蚀工艺可以是用于实现这一点的替换。还将多晶硅描述为栅极材料，但是也可以使用在高k电介质上的金属栅极。因此，应将说明书和附图视为说明性而不是限制性的，并且所有此类修改不意图被包括在本发明的范围内。本文相对于特定实施例所述的任何益处、优点、或问题的解决方案意图被理解为任何或所有保护范围的关键、必需、或本质特征或元素。
此外，本文所使用的用语“一(a)”或“一个(an)”被定义为一个或多于一个。并且，不应将权利要求中的诸如“至少一个”和“一个或多个”的引导性短语的使用理解为意指由不定冠词“一(a)”或“一个(an)”对另一权利要求元素的引导限制包含这样引导的权利要求元素的任何特定权利要求局限于仅包含一个此类元素的发明，即使当同一权利要求包括引导性短语“一个或多个”或“至少一个”和诸如“一(a)”或“一个(an)”的不定冠词时也一样。这也适用于定冠词的使用。
除非另外说明，诸如“第一”和“第二”的术语用来任意地区别此类术语描述的元素。因此，这些术语不一定意图指示此类元件的时间或其它优先次序排列。

Claims (20)

1.一种用于形成半导体结构的方法，该方法包括以下步骤：
在半导体衬底上方形成栅极电介质层；
在所述栅极电介质层上方形成第一层栅极材料；
在所述第一层栅极材料上方形成硬掩模层；
形成通过所述硬掩模层和所述第一层栅极材料的开口；
在所述硬掩模层上方和所述开口内形成电荷存储层；
在所述电荷存储层上方形成第二层栅极材料，其中，所述第二层栅极材料的厚度至少与所述第一层栅极材料和所述硬掩模层的总厚度一样大；
去除覆盖所述硬掩模层的所述第二层栅极材料的部分和所述电荷存储层的部分，其中，所述去除使用所述硬掩模层作为终止层，并且其中，所述第二层栅极材料的第二部分保留在所述开口内；
在所述硬掩模层上方和在所述开口内的所述第二层栅极材料的所述第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元和第二位单元两者；以及
使用所述图案化掩模层来形成所述第一位单元和所述第二位单元，其中，所述第一位单元和所述第二位单元中的每一个包括由所述第一层栅极材料制成的选择栅极和由所述第二层栅极材料制成的控制栅极。
2.根据权利要求1的方法，还包括以下步骤：
使所述开口内的所述第二层栅极材料的所述第二部分凹陷，使得在该凹陷的步骤之后，所述开口内的所述第二层栅极材料的所述第二部分的顶面不与所述第一层栅极材料的顶面共面。
3.根据权利要求1的方法，其中，在所述第一层栅极材料上方形成硬掩模层的步骤的进一步特征在于：所述硬掩模层具有500埃或更大的厚度。
4.根据权利要求1的方法，其中，在所述第一层栅极材料上方形成硬掩模层的步骤的进一步特征在于：所述硬掩模层是氮化物层。
5.根据权利要求1的方法，其中，去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分的步骤的进一步特征在于：执行化学机械抛光以去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分。
6.根据权利要求1的方法，其中，形成图案化掩模层的步骤的进一步特征在于：所述图案化掩模层进一步限定逻辑晶体管的栅极。
7.根据权利要求6的方法，还包括以下步骤：
使用所述图案化掩模层来形成所述逻辑晶体管的所述栅极，其中，所述逻辑晶体管的所述栅极由所述第一层栅极材料制成。
8.根据权利要求1的方法，其中，形成电荷存储层的步骤的进一步特征在于：所述电荷存储层包括纳米晶体。
9.根据权利要求1的方法，其中，在所述电荷存储层上方形成第二层栅极材料的步骤的进一步特征在于：所述第二层栅极材料具有5000埃或更大的厚度。
10.一种用于形成半导体结构的方法，该方法包括以下步骤：
在半导体衬底上方形成第一层栅极材料；
在所述第一层栅极材料上方形成硬掩模层；
形成通过所述硬掩模层和所述第一层栅极材料的开口；
在所述硬掩模层上方和所述开口内形成电荷存储层；
在所述电荷存储层上方形成第二层栅极材料，其中，所述第二层栅极材料的厚度至少与所述第一层栅极材料和所述硬掩模层的总厚度一样大；
去除覆盖所述硬掩模层的所述第二层栅极材料的部分和所述电荷存储层的部分，其中，所述去除使用所述硬掩模层作为终止层，并且其中，所述第二层栅极材料的第二部分保留在所述开口内；
在所述硬掩模层上方和在所述开口内的所述第二层栅极材料的所述第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元、第二位单元、和逻辑晶体管的栅极；
使用所述图案化掩模层来形成所述第一位单元和所述第二位单元，其中，所述第一位单元和所述第二位单元中的每一个包括由所述第一层栅极材料制成的选择栅极和由所述第二层栅极材料制成的控制栅极；以及
使用所述图案化掩模层来形成所述逻辑晶体管的所述栅极，其中，所述逻辑晶体管的所述栅极由所述第一层栅极材料制成。
11.根据权利要求10的办法，还包括以下步骤：
使所述开口内的所述第二层栅极材料的所述第二部分凹陷，使得在该凹陷的步骤之后，所述开口内的所述第二层栅极材料的所述第二部分的顶面不与所述第一层栅极材料的顶面共面。
12.根据权利要求10的方法，其中，在所述第一层栅极材料上方形成硬掩模层的步骤的进一步特征在于：所述硬掩模层具有500埃或更大的厚度。
13.根据权利要求10的方法，其中，在所述第一层栅极材料上方形成硬掩模层的步骤的进一步特征在于：所述硬掩模层是氮化物层。
14.根据权利要求10的方法，其中，去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分的步骤的进一步特征在于：执行化学机械抛光以去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分。
15.根据权利要求10的方法，其中，形成电荷存储层的步骤的进一步特征在于：所述电荷存储层包括纳米晶体。
16.根据权利要求10的方法，其中，在所述电荷存储层上方形成第二层栅极材料的步骤的进一步特征在于：所述第二层栅极材料具有5000埃或更大的厚度。
17.一种用于形成半导体结构的方法，该方法包括以下步骤：
在半导体衬底上方形成第一层栅极材料；
在所述第一层栅极材料上方形成硬掩模层，其中，所述硬掩模层具有500埃或更大的厚度；
形成通过所述硬掩模层和所述第一层栅极材料的开口；
在所述硬掩模层上方和所述开口内形成电荷存储层；
在所述电荷存储层上方形成第二层栅极材料，其中，所述第二层栅极材料的厚度至少与所述第一层栅极材料和所述硬掩模层的总厚度一样大；
去除覆盖所述硬掩模层的所述第二层栅极材料的部分和所述电荷存储层的部分，其中，所述去除使用所述硬掩模层作为终止层，并且其中，所述第二层栅极材料的第二部分保留在所述开口内；
使所述开口内的所述第二层栅极材料的所述第二部分凹陷；
在所述硬掩模层上方和所述开口内的所述第二层栅极材料的所述第二部分上方形成图案化掩模层，其中，所述图案化掩模层限定第一位单元和第二位单元两者；以及
使用所述图案化掩模层来形成所述第一位单元和所述第二位单元，其中，所述第一位单元和所述第二位单元中的每一个包括由所述第一层栅极材料制成的选择栅极和由所述第二层栅极材料制成的控制栅极。
18.根据权利要求17的方法，其中，去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分的步骤的进一步特征在于：执行化学机械抛光以去除覆盖所述硬掩模层的所述第二层栅极材料的所述部分和所述电荷存储层的所述部分。
19.根据权利要求17的方法，其中，形成图案化掩模层的步骤的进一步特征在于：所述图案化掩模层进一步限定逻辑晶体管的栅极，并且其中所述方法还包括以下步骤：
使用所述图案化掩模层来形成所述逻辑晶体管的所述栅极，其中，所述逻辑晶体管的所述栅极由所述第一层栅极材料制成。
20.根据权利要求17的方法，其中，在所述电荷存储层上方形成第二层栅极材料的步骤的进一步特征在于：所述第二层栅极材料具有5000埃或更大的厚度。
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