CN110993559B - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN110993559B
CN110993559B CN201911334529.6A CN201911334529A CN110993559B CN 110993559 B CN110993559 B CN 110993559B CN 201911334529 A CN201911334529 A CN 201911334529A CN 110993559 B CN110993559 B CN 110993559B
Authority
CN
China
Prior art keywords
dielectric layer
layer
forming
semiconductor device
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201911334529.6A
Other languages
English (en)
Other versions
CN110993559A (zh
Inventor
李妍
辻直樹
汪韬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201911334529.6A priority Critical patent/CN110993559B/zh
Publication of CN110993559A publication Critical patent/CN110993559A/zh
Application granted granted Critical
Publication of CN110993559B publication Critical patent/CN110993559B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在本发明提供的半导体器件的形成方法中，通过形成保护层，所述保护层覆盖所述核心区的所述第二介质层；然后去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度。接着去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的第二介质层。由于所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度，由此在后续去除所述高压区剩余的所述第一介质层和所述核心区的所述第二介质层的过程中，减少了对所述核心区的所述第二介质层的刻蚀量，从而减少对靠近所述核心区的所述浅沟槽隔离形貌的损伤，进而改善器件的性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件的形成方法。
背景技术
在现有的半导体器件的形成方法中，需要在所述半导体衬底上形成栅氧层，所述半导体衬底上形成有牺牲层，在形成栅氧层前，需要通过多次刻蚀去除所述牺牲层，多次刻蚀会对半导体衬底造成损伤，以及会对浅沟槽隔离结构的形貌造成一定的影响，进而影响器件的性能。因此，如何降低对于器件性能的影响成了本领域技术人员需要解决的一个问题。
发明内容
本发明的目的在于提供一种半导体器件的形成方法，以解决半导体器件在形成过程中，影响浅沟槽隔离结构的形貌而导致影响器件性能的问题。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，所述半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括依次堆叠的基底、第一介质层和第二介质层，所述基底、所述第一介质层和所述第二介质层中形成有浅沟槽隔离结构，所述基底包括分别位于所述浅沟槽隔离结构两侧的核心区和高压区；
形成保护层，所述保护层覆盖所述核心区的所述第二介质层；
去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度；
去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层，暴露出所述高压区的所述基底以及所述核心区的所述第一介质层；
在暴露出的所述基底和所述第一介质层上形成栅氧层。
可选的，在所述半导体器件的形成方法中，所述第一介质层包括氧化层和位于所述氧化层上的硅材料层。
可选的，在所述半导体器件的形成方法中，去除所述高压区的部分所述第一介质层包括：去除所述高压区的所述硅材料层以及部分所述氧化层。
可选的，在所述半导体器件的形成方法中，所述第二介质层的厚度小于或者等于所述氧化层的厚度。可选的，在所述半导体器件的形成方法中，所述高压区剩余的所述第一介质层的厚度为1nm-20nm。
可选的，在所述半导体器件的形成方法中，所述第二介质层为氧化硅层。
可选的，在所述半导体器件的形成方法中，通过干法刻蚀去除所述高压区的所述第二介质层和部分厚度的所述第一介质层。
可选的，在所述半导体器件的形成方法中，通过湿法刻蚀去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层。
可选的，在所述半导体器件的形成方法中，所述湿法刻蚀所采用的溶液为酸性溶液。
可选的，在所述半导体器件的形成方法中，所述保护层为光刻胶层。
在本发明提供的半导体器件的形成方法中，通过形成保护层，所述保护层覆盖所述核心区的所述第二介质层；通过所述保护层保护所述核心区的所述第二介质层，避免在后续的工艺中造成损伤。去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度。接着去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的第二介质层。由于，所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度，由此在后续去除所述高压区剩余的所述第一介质层和所述核心区的第二介质层的过程中，减少了对对所述核心区的所述第二介质层的刻蚀量的，从而减少对靠近所述核心区的所述浅沟槽隔离形貌的损伤，进而改善器件的性能。
附图说明
图1是本发明具体实施例的半导体器件的形成方法的流程示意图；
图2-图5是本发明具体实施例的半导体器件的形成方法中形成的结构的示意图；
其中，附图标记说明如下：
100-基底；101-核心区；102-高压区；103-浅沟槽隔离结构；110-第一介质层；111-氧化层；112-硅材料层；120-第二介质层；130-栅氧层。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
本发明的核心思想在于，提供一种半导体器件的形成方法，通过形成保护层，所述保护层覆盖所述核心区的所述第二介质层；通过所述保护层保护所述核心区的所述第二介质层，避免在后续的工艺中造成损伤。去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度。接着去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层，由于所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度，由此在后续去除所述高压区剩余的所述第一介质层和所述核心区的第二介质层的过程中，减少了对对所述核心区的所述第二介质层的刻蚀量。从而减少在去除所述第二介质层的过程中对靠近所述核心区的所述浅沟槽隔离形貌的损伤，进而改善器件的性能。
接下去，本申请将结合具体实施例做进一步描述。
请先参考图1，图1是本发明具体实施例的半导体器件的形成方法的流程图。本发明的一种半导体器件的形成方法，包括以下步骤：
步骤S1:提供半导体衬底，所述半导体衬底包括依次堆叠的基底、第一介质层和第二介质层，所述基底、所述第一介质层和所述第二介质层中形成有浅沟槽隔离结构，所述基底包括分别位于所述浅沟槽隔离结构两侧的核心区和高压区；
步骤S2:形成光保护层，所述保护层覆盖所述核心区的所述第二介质层；
步骤S3:去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度；
步骤S4:去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层，暴露出所述高压区的所述基底以及所述核心区的所述第一介质层；
步骤S5:在暴露出的所述基底和所述第一介质层上形成栅氧层。
请参考图2，在步骤S1中，提供半导体衬底，所述半导体衬底包括依次堆叠的基底100、第一介质层110和第二介质层120，所述基底100、所述第一介质层110和所述第二介质层120中形成有浅沟槽隔离结构103，所述基底100包括分别位于所述浅沟槽隔离结构103两侧的核心区101和高压区102；所述第二介质层120的厚度小于所述第一介质层110的厚度；所述第一介质层110位于所述基底100的表面，所述第一介质层110包括包括氧化层111和位于所述氧化层111上的硅材料层112。其中，所述氧化层111可以为氧化硅层，所述硅材料层112可以为绝缘体上硅层。所述第二介质层覆盖所述硅材料层112，所述第二介质层120的厚度小于或者等于所述氧化层的厚度。，其中，所述氧化层111的材质可以为氧化硅。优选的，所述第二介质层120可以为氧化硅层。
在步骤S2中，所述保护层可以为光刻胶层，可以通过旋涂光刻胶的方法，在所述高压区102的所述第二介质层120上形成所述保护层(图中未示出)。所述保护层能够保护所述核心区101的所述第二介质层120避免在后续的刻蚀工艺中造成损伤。
请参考图3，在步骤S3中，可以通过干法刻蚀的方法去除所述高压区102的所述第二介质层120和部分厚度的所述第一介质层110，并且所述高压区102剩余的所述第一介质层110的厚度小于所述第二介质层120的厚度。所述干法刻蚀采用的刻蚀气体可以为氯气、溴化氢、三氯化硼和氩气其中的一种或组合。去除所述高压102部分厚度的所述第一介质层110包括，去除所述高压区102的所述硅材料层112以及部分厚度的所述氧化层111。优选的，所述高压区102剩余的所述第一介质层110的厚度为1nm-20nm。
请参考图4，在步骤S4中，可以通过湿法刻蚀去除所述高压区102剩余的所述第一介质层110、所述保护层以及所述核心区101的所述第二介质层120。即可以通过一次湿法刻蚀去除所述高压区102剩余的所述第一介质层110、所述保护层以及所述核心区101的所述第二介质层120。优选的，所述湿法刻蚀所采用的溶液为酸性溶液。采用湿法刻蚀的好处是，所述湿法刻蚀具有较高的选择比，易于控制，能够避免过刻蚀对所述基底100造成的损伤。去除所述高压区102剩余的所述第一介质层110、所述保护层以及所述核心区101的所述第二介质层120的过程中，可以以所述高压区102剩余的所述第一介质层110的厚度计算所述湿法刻蚀的刻蚀量，即所述湿法刻蚀的刻蚀量取决于高压区102剩余的所述第一介质层110的厚度。可以对所述高压区102剩余的所述第一介质层110进行过刻蚀，以去除所述高压区102剩余的所述第一介质层110和所述核心区101的所述第二介质层120。由于所述高压区102剩余的所述第一介质层110的厚度小于所述第二介质层120的厚度。由此以所述高压区102剩余的所述第一介质层110的厚度计算所述湿法刻蚀的刻蚀量，可以避免对所述核心区101的所述第一介质层的过刻蚀，即减少了对所述核心区101的所述第一介质层的刻蚀量。从而减少靠近所述核心区101的所述浅沟槽隔离结构103的形貌损伤，提高器件的性能。即在所述的湿法刻蚀工艺中，可以包含一定的过刻蚀，以将所述核心区102剩余的所述第一介质层110全部去除。比如，可以采用至少50％的过刻蚀量，去除所述高压区102剩余的所述第一介质层110以及去除所述核心区101部分厚度的所述第二介质层120。
请参考图5，在步骤S5中，在暴露出的所述基底100和所述第一介质层110上形成栅氧层130，可以通过热氧化工艺形成所述栅氧层130。在本申请的实施例中，在形成所述栅氧层130之前，可以通过清洗工艺对暴露出的所述基底以及所述第一介质层进行清洗，以去除所述基底表面和所述第一介质层表面的杂质。综上所述，在本申请的实施例中，通过在去除所述高压区的所述第二介质层和部分厚度的所述第一介质层过程中，使所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度。然后，去除所述高压区剩余的所述第一介质层以及所述核心区第二介质层。由此，通过减少高压区的刻蚀量来减少所述核心区的所述第一介质层的刻蚀量，从而减少在去除过程中对靠近所述核心区的所述浅沟槽隔离形貌的损伤，进而改善器件的性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，所述半导体器件的形成方法包括：
提供半导体衬底，所述半导体衬底包括依次堆叠的基底、第一介质层和第二介质层，所述基底、所述第一介质层和所述第二介质层中形成有浅沟槽隔离结构，所述基底包括分别位于所述浅沟槽隔离结构两侧的核心区和高压区；
形成保护层，所述保护层仅覆盖所述核心区的所述第二介质层；
在所述保护层的保护下，去除所述高压区的所述第二介质层和部分厚度的所述第一介质层，并且所述高压区剩余的所述第一介质层的厚度小于所述第二介质层的厚度；
在同一刻蚀步骤中同时去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层，暴露出所述高压区的所述基底以及所述核心区的所述第一介质层；
在暴露出的所述基底和所述第一介质层上形成栅氧层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一介质层包括氧化层和位于所述氧化层上的硅材料层。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，去除所述高压区的部分所述第一介质层包括：去除所述高压区的所述硅材料层以及部分所述氧化层。
4.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第二介质层的厚度小于或者等于所述氧化层的厚度。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述高压区剩余的所述第一介质层的厚度为1nm-20nm。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层为氧化硅层。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，通过干法刻蚀去除所述高压区的所述第二介质层和部分厚度的所述第一介质层。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，通过湿法刻蚀去除所述高压区剩余的所述第一介质层、所述保护层以及所述核心区的所述第二介质层。
9.如权利要求8所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀所采用的溶液为酸性溶液。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述保护层为光刻胶层。
CN201911334529.6A 2019-12-23 2019-12-23 半导体器件的形成方法 Active CN110993559B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911334529.6A CN110993559B (zh) 2019-12-23 2019-12-23 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911334529.6A CN110993559B (zh) 2019-12-23 2019-12-23 半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN110993559A CN110993559A (zh) 2020-04-10
CN110993559B true CN110993559B (zh) 2023-08-18

Family

ID=70074149

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911334529.6A Active CN110993559B (zh) 2019-12-23 2019-12-23 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN110993559B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101625999A (zh) * 2009-08-14 2010-01-13 上海集成电路研发中心有限公司 Sonos存储器的制作方法
CN101685797A (zh) * 2008-09-23 2010-03-31 中芯国际集成电路制造(上海)有限公司 牺牲氧化层的去除方法及相应的半导体存储器的制造方法
CN102693946A (zh) * 2012-06-11 2012-09-26 上海宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
CN106816406A (zh) * 2015-11-27 2017-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN110060927A (zh) * 2019-04-22 2019-07-26 上海华力微电子有限公司 半导体结构的制备方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI319898B (en) * 2006-12-28 2010-01-21 Method of manufacturing gate dielectric layer

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101685797A (zh) * 2008-09-23 2010-03-31 中芯国际集成电路制造(上海)有限公司 牺牲氧化层的去除方法及相应的半导体存储器的制造方法
CN101625999A (zh) * 2009-08-14 2010-01-13 上海集成电路研发中心有限公司 Sonos存储器的制作方法
CN102693946A (zh) * 2012-06-11 2012-09-26 上海宏力半导体制造有限公司 半导体器件制造方法以及存储器制造方法
CN106816406A (zh) * 2015-11-27 2017-06-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN110060927A (zh) * 2019-04-22 2019-07-26 上海华力微电子有限公司 半导体结构的制备方法

Also Published As

Publication number Publication date
CN110993559A (zh) 2020-04-10

Similar Documents

Publication Publication Date Title
CN101459115A (zh) 浅沟槽隔离结构的制造方法
KR20090104972A (ko) 반도체 소자 제조 방법
US8513132B2 (en) Method for fabricating metal pattern in semiconductor device
CN110993559B (zh) 半导体器件的形成方法
CN115775766B (zh) 浅沟槽隔离结构的形成方法及半导体器件的形成方法
CN100501938C (zh) 深沟槽工艺中保护沟槽底部的方法
US10566203B1 (en) Method for alleviating etching defect of salicide barrier layer
WO2004034442A2 (en) Method for semiconductor gate width reduction
TWI488224B (zh) 硬罩幕去除方法
CN106128951A (zh) 改善闪存阵列区垫氧层刻蚀过程中硅衬底完整性的方法
CN105070748A (zh) 一种igbt栅极的制作方法
CN102254854B (zh) 双沟槽隔离结构的形成方法
US10204960B2 (en) Method of forming polysilicon gate structure in image sensor device
CN111725137B (zh) 一种半导体器件的形成方法
US7268066B2 (en) Method for semiconductor gate line dimension reduction
CN108172513A (zh) 使用具有由不含氧材料形成的顶板的室进行蚀刻
CN102376620A (zh) 一种半导体器件的形成方法
CN108831829B (zh) 一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺
US8034690B2 (en) Method of etching oxide layer and nitride layer
KR0151618B1 (ko) 폴리실리콘 패턴 형성방법
KR100549583B1 (ko) 반도체소자의 게이트 제조방법
KR20010065692A (ko) 반도체 소자의 퓨즈 박스 제조방법
CN113643969A (zh) 一种通过优化多晶硅刻蚀改善高k介质栅被腐蚀的方法
CN117153788A (zh) 去除因化学机械研磨产生的残留的方法
CN106504984A (zh) 半导体器件的制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant