CN110060927A - 半导体结构的制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 44
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 80
- 239000010703 silicon Substances 0.000 claims abstract description 80
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000001039 wet etching Methods 0.000 claims abstract description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 238000001312 dry etching Methods 0.000 claims abstract description 28
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 24
- 239000012212 insulator Substances 0.000 claims description 27
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 238000004886 process control Methods 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000010586 diagram Methods 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 210000003205 muscle Anatomy 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 239000006117 anti-reflective coating Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910003978 SiClx Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供一种半导体结构的制备方法，包括提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。由于在湿刻的过程中仍保留了预定厚度的残留氧化层，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗。本发明的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体结构的制备方法。
背景技术
SONOS闪存器件具有单元尺寸小、操作电压低、与CMOS工艺兼容等特点，SONOS闪存器件采用硅基底-隧穿氧化层-氮化硅-阻挡氧化层(blocking oxide)-多晶硅(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)栅堆层代替了传统FLASH存储器件中的浮栅结构，是一种电荷陷阱型闪存器件。
然而，现有的SONOS闪存器件一般具有高压器件和核心器件，该高压器件和核心器件常存在导通时的沟道电流大小不确定的问题，从而影响器件的电性稳定性，尤其是采用绝缘体上硅衬底的器件，其顶层硅的厚度较薄，更易发生沟道电流大小不确定的问题。
发明内容
本发明的目的在于提供一种半导体结构的制备方法，以解决现有SONOS闪存器件导通时的沟道电流大小不确定的问题。
为解决上述技术问题，本发明提供了一种半导体结构的制备方法，其包括：
提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；
通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及
通过干刻去除所述光刻胶层。
可选的，所述第一部分表面形成的所述氧化层的厚度在4nm～8nm之间。
可选的，所述湿刻由自动工艺控制。
可选的，所述预定厚度在1.0nm～2.5nm之间。
可选的，所述半导体衬底包括绝缘体上硅和/或硅衬底。
可选的，所述绝缘体上硅的顶层硅的厚度在8nm～20nm之间。
可选的，所述半导体衬底在湿刻前后及干刻前后的厚度不变。
可选的，所述半导体衬底包括核心器件区、高压器件区以及闪存区，所述氧化层覆盖所述核心器件区以及所述高压器件区。
可选的，所述核心器件区包括绝缘体上硅，所述高压器件区包括硅衬底。
可选的，所述闪存区的表面依次覆盖有氮化硅层和所述光刻胶层，通过干刻去除所述光刻胶层后，暴露出所述氮化硅层。
发明人研究发现，导致现有的SONOS闪存器件的高压器件和核心器件导通时的沟道电流大小不确定的原因在于，在ONO刻蚀之后一般会采用湿法刻蚀完全去除前道工序(如离子注入工序)中用来保护衬底硅表面的牺牲氧化层，进而在后续工艺中常会损耗部分衬底硅，且损耗的程度亦不稳定，由此导致高压器件和核心器件导通时的沟道电流大小不确定。
综上所述，在本发明提供的半导体结构的制备方法中，包括提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。由于在湿刻的过程中仍保留了预定厚度的残留氧化层，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗，由此能够使得沟道电流大小稳定。本发明的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。
附图说明
本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：
图1是一种SONOS闪储器件工艺流程中湿刻之前的示意图；
图2是一种SONOS闪储器件工艺流程中湿刻之后的示意图；
图3是一种SONOS闪储器件工艺流程中干刻去胶之后的示意图；
图4是本发明一实施例提供的SONOS闪储器件湿刻之前的示意图；
图5是本发明一实施例提供的SONOS闪储器件湿刻之后的示意图；
图6是本发明一实施例提供的SONOS闪储器件干刻去胶之后的示意图。
附图中：
1-硅衬底；2-氧化层；3-重新生成的氧化层；4-绝缘体上硅；5-光刻胶层；7-核心器件区；8-高压器件区；9-闪存区；
10-硅衬底；20-氧化硅层；21-残留氧化硅层；30-氮化硅层；40-底部抗反射涂层；50-光刻胶层；70-绝缘体上硅；71-底层硅；72-埋藏氧化层；73-顶层硅；81-核心器件区；82-高压器件区；83-闪存区。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
如在本说明书和所附权利要求书中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本说明书和所附权利要求中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。
本发明提供了一种半导体结构的制备方法，其包括：提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。
以下参考附图进行描述。
请参考图1至图3，其中，图1是一种SONOS闪储器件工艺流程中湿刻之前的示意图，图2是一种SONOS闪储器件工艺流程中湿刻之后的示意图，图3是一种SONOS闪储器件工艺流程中干刻去胶之后的示意图。
如图1至图3所示，发明人发现，在SONOS闪存器件的制造工艺流程中，在ONO刻蚀之后一般会采用湿法刻蚀去除前道工序(如离子注入工序)中用来保护衬底硅表面的牺牲氧化层，这道湿法刻蚀通常会完全去除牺牲氧化层。但是这道湿法刻蚀之后的干刻去胶过程又会氧化衬底硅(即硅基底)的表面，进而在重新生成一层较厚的氧化硅的同时损伤衬底硅。具体的，一般的，在ONO湿法刻蚀后，如图2所示，在没有光刻胶层5的核心器件区7和高压器件区8，通常会完全去除表面的氧化层2(该氧化层2为前道工序用以保护衬底硅表面的牺牲氧化层)，使核心器件区7的绝缘体上硅4表面与高压器件区8的衬底硅1表面暴露，进而如图3所示，在干刻去除光刻胶层5的过程中会氧化绝缘体上硅4和衬底硅1，从而在绝缘体上硅4和衬底硅1裸露的区域重新生成一层较厚的氧化层3。由于该重新生成的氧化层3的厚度具有不稳定性(其厚度可在1.5nm～2.0nm范围内波动)，会使绝缘体上硅4和衬底硅1的损耗亦不稳定(消耗的硅的厚度可在0.6nm～0.8nm范围内波动)，尤其是对于绝缘体上硅4衬底结构，这种衬底硅损耗的不稳定会造成绝缘体上硅4的厚度不稳定，具体的，绝缘体上硅4的顶层硅的最终厚度目标可能仅为10nm，而此时0.2nm的差距相当于增加了2％的厚度波动，如此将会影响到器件导通时的沟道电流大小。从而影响器件的电性稳定性。
请参考图4至图6，其中，图4是本发明一实施例提供的SONOS闪储器件湿刻之前的示意图，图5是本发明一实施例提供的SONOS闪储器件湿刻之后的示意图，图6是本发明一实施例提供的SONOS闪储器件干刻去胶之后的示意图。
如图4和图5所示，本发明一实施例提供一种半导体结构的制备方法，该半导体结构主要包括SONOS闪储器件。所述半导体结构的制备方法包括：提供一半导体衬底，该半导体衬底的至少第一部分表面形成有氧化层(即氧化硅层20)，该半导体衬底的至少第二部分表面形成有光刻胶层50；通过湿刻去除部分厚度的所述氧化硅层20，以保留一预定厚度的残留氧化硅层21；以及通过干刻去除所述光刻胶层50。由于在湿刻的过程中仍保留了预定厚度的残留氧化硅层21，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗。本发明的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。
以下以一示范性的实施例，详细描述本实施例提供的半导体结构的制备方法。如图4所示，所述半导体衬底包括核心器件区81、高压器件区82以及闪存区83，所述核心器件区81以及所述高压器件区82的表面形成有氧化硅层20。优选的，核心器件区81包括绝缘体上硅70，所述高压器件区82包括硅衬底10。具体的，核心器件区81为一绝缘体上硅70，其包括底层硅71、埋藏氧化层72以及顶层硅73；而高压器件区82为一普通的硅衬底10；在核心器件区81与高压器件区82的表面均形成有氧化硅层20，该氧化硅层20的厚度优选在4nm～8nm之间，如可取6nm。所述闪存区83的表面由下至上依次形成有氮化硅层30、底部抗反射涂层(BARC)40和光刻胶层50。需理解，核心器件区81、高压器件区82以及闪存区83这3个区域在整个硅片上可以是穿插布置的，非限定于图4中所示的依次排布。
进而，如图5所示，将普通具有过刻蚀量的湿法刻蚀改为可控的湿法刻蚀，即控制湿刻去除的氧化硅层20的量，如减小湿法刻蚀量，保留预定厚度的残留氧化硅层21。这里，预定厚度可根据完全清除氧化层2后，干刻去胶过程中，硅衬底表面重新生成的氧化层3的厚度来进行调整。如该残留氧化硅层21的预定厚度可在1.0nm～2.5nm之间。优选的，残留氧化硅层21的预定厚度可选为完全清除氧化层2后干刻去胶过程中，硅衬底表面重新生成的氧化层3的最大厚度，如2.5nm。如此配置，一方面能保证在后续在干刻去胶的过程中，核心器件区81之绝缘体上硅70的表面和高压器件区82之硅衬底的表面均不再额外生成氧化硅，另一方面，亦能在干刻去胶的过程后，可继续通过现有的厚栅氧预清洗工艺对残留氧化硅层21进行去除。保留与完全清除氧化层2后重新生成的氧化层3相类似厚度的残留氧化硅层21，可有效地避免对后续工艺产生影响。优选的，所述可控的湿法刻蚀可由自动工艺控制，如APC湿法刻蚀，其能精确地控制残留氧化硅层21的厚度。
进一步，如图6所示，对上一步骤中得到的保留有残留氧化硅层21的半导体结构进行干刻，去除所述光刻胶层50和底部抗反射涂层(BARC)40后，暴露出氮化硅层30。在本步骤中(即干刻的过程中)，由于预定厚度的残留氧化硅层21的存在，对核心器件区81之绝缘体上硅70的表面和高压器件区82之硅衬底10的表面产生了保护作用，使得核心器件区81之绝缘体上硅70的表面和高压器件区82之硅衬底10的表面均不再额外生成氧化硅，亦不再受到损伤，绝缘体上硅70的厚度以及硅衬底10的厚度也不会因为这道工序而发生波动。亦即，半导体衬底在湿刻前后及干刻前后的厚度不变。如此，即保证了核心器件区81之绝缘体上硅70和高压器件区82之硅衬底10的厚度保持稳定，从而保证器件电性稳定。较佳的，绝缘体上硅70之顶层硅73的厚度在8nm～20nm之间，如可为17nm，特别的，这里顶层硅73的厚度是指在本实施例提供的制备方法的工艺步骤中，该顶层硅73的厚度，而非指最终产品的顶层硅的厚度，后续工艺还会对该顶层硅73的厚度进行调整，例如，最终产品的顶层硅的厚度可为10nm。由于绝缘体上硅70之顶层硅73的厚度相对较薄，而顶层硅73的厚度则会影响导通时的沟道电流大小，若其受到损伤，则对器件的电性稳定性影响较大。而本发明提供的半导体结构的制备方法尤其适合于绝缘体上硅衬底结构，能使绝缘体上硅70之顶层硅73的厚度在本发明提供的制备方法的工艺步骤中保持稳定，进而使最终产品的顶层硅的厚度保持稳定，从而保证器件的电性稳定性。
需理解，本实施例中，是对绝缘体上硅70的表面和普通的硅衬底10的表面的氧化硅层20同时进行可控的湿法刻蚀，在另外一些实施例中，并不限于同时对绝缘体上硅70的表面和硅衬底10的表面的氧化硅层20进行可控的湿法刻蚀，也可以对绝缘体上硅70的表面和硅衬底10的表面两者之一的氧化硅层20进行可控的湿法刻蚀，以获得预定厚度的残留氧化硅层21。本发明对此不作限制。同样的，本发明提供的半导体结构的制备方法亦不仅局限于对于ONO湿刻过程中对氧化硅层20进行可控的湿法刻蚀，也可应用于其它类似的氧化层和类似的工艺中，本发明对此亦不作限制。
综上所述，在本发明提供的半导体结构的制备方法中，包括提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。由于在湿刻的过程中仍保留了预定厚度的残留氧化层，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗。本发明的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；
通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及
通过干刻去除所述光刻胶层。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一部分表面形成的所述氧化层的厚度在4nm～8nm之间。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述湿刻由自动工艺控制。
4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述预定厚度在1.0nm～2.5nm之间。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底包括绝缘体上硅和/或硅衬底。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述绝缘体上硅的顶层硅的厚度在8nm～20nm之间。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底在湿刻前后及干刻前后的厚度不变。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底包括核心器件区、高压器件区以及闪存区，所述氧化层覆盖所述核心器件区以及所述高压器件区。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述核心器件区包括绝缘体上硅，所述高压器件区包括硅衬底。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述闪存区的表面依次覆盖有氮化硅层和所述光刻胶层，通过干刻去除所述光刻胶层后，暴露出所述氮化硅层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910324091.7A CN110060927A (zh) | 2019-04-22 | 2019-04-22 | 半导体结构的制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910324091.7A CN110060927A (zh) | 2019-04-22 | 2019-04-22 | 半导体结构的制备方法 |
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| Publication Number | Publication Date |
|---|---|
| CN110060927A true CN110060927A (zh) | 2019-07-26 |
Family
ID=67320119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910324091.7A Pending CN110060927A (zh) | 2019-04-22 | 2019-04-22 | 半导体结构的制备方法 |
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| CN (1) | CN110060927A (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190726 |