CN110061066B - 一种浅沟槽的电极同侧二极管芯片的制造工艺 - Google Patents

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Abstract

一种浅沟槽的电极同侧二极管芯片的制造工艺，步骤包括：在硅片衬底表面形成第一二氧化硅薄膜层；刻蚀并去除第一二氧化硅薄膜层的一第一区域；对第一区域进行第一掺杂形成N+区；将第一二氧化硅薄膜层去除，清洗后形成第二二氧化硅薄膜层；刻蚀并去除第二二氧化硅薄膜层的一第二区域，与第一区域间隔设置；对第二区域进行第二掺杂形成P+区；在N+区或P+区的边缘区域开沟槽；将第二二氧化硅薄膜层去除，清洗并形成多晶硅钝化复合薄膜层；在沟槽中形成玻璃钝化层；将第一、第二区域表面的多晶硅钝化复合薄膜层去除，裸露N+区及P+区；在N+区及P+区的表面沉积金属层形成金属电极。本发明的电极同侧，体积小成本低且电性能优异。

Description

一种浅沟槽的电极同侧二极管芯片的制造工艺
技术领域
本发明涉及一种二极管制造工艺，具体涉及一种浅沟槽的电极同侧二极管芯片的制造工艺。
背景技术
二极管广泛应用在各种电路中，可以说凡有电路处皆有二级管，利用其单向导通的特性把交流电转化为直流电，使电路的终端部件可以获得稳定的直流电输入。现有整流二极管的制造方法是以N 型〈111〉晶向单晶硅片为基本材料，在该硅片的上表面进行一次硼掺杂形成平的P 区，然后在下表面进行一次磷扩散形成平的N 区，然后再进行光刻、金属化、合金等工序，最终形成二极管的PN 结构和电极金属，制成整流二极管芯片（业界亦称“晶粒”）。
现有技术的不足包括：
一、由于采用芯片两面扩散的工艺形成PN结，不利于产品的小型化；
二、芯片两面都有电极和引线框架，进一步增加了厚度，并增加了电路连接工艺的复杂程度，而且在后续的封装工序中，芯片不能与外侧散热片直接接触，散热效果也会受到影响；
三、上述现有二极管在工作的过程中，反向截止，正向导通，在正向电流导通过程中由于其自身的正向压降存在，二极管会不断发热，P=U*I（这里U 是正向压降，I 是代表正常工作的电流）。二极管发热的这部分功耗不但由于持续的发热而影响器件的可靠性和使用寿命，而且消耗大量无谓的能量，这和目前绿色节能的环保要求显得格格不入。
因此，如何解决上述现有技术存在的不足，便成为本发明所要研究解决的课题。
发明内容
本发明的目的是提供一种浅沟槽的电极同侧二极管芯片的制造工艺。
为达到上述目的，本发明采用的技术方案是：
一种浅沟槽的电极同侧二极管芯片的制造工艺；选择硅片衬底，然后按以下步骤进行操作：
第一步，在所述硅片衬底上表面形成一层第一二氧化硅薄膜层；
第二步，通过光刻胶掩膜所述第一二氧化硅薄膜层的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第一二氧化硅薄膜层的一第一区域；
第三步，第一杂质掺杂，在所述硅片衬底上表面对所述第一区域进行第一掺杂，从而在此第一区域形成N+区，该N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；
第四步，将所述第一二氧化硅薄膜层去除，并对所述硅片衬底上表面进行清洗，然后形成一层第二二氧化硅薄膜层；
第五步，通过光刻胶掩膜所述第二二氧化硅薄膜层的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第二二氧化硅薄膜层的一第二区域，且该第二区域与所述第一区域间隔设置；
第六步，第二杂质掺杂，在所述硅片衬底上表面对所述第二区域进行第二掺杂，从而在此第二区域形成P+区，该P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
第七步，在所述N+区或所述P+区的边缘区域开沟槽，沟槽的深度为20~40um；
第八步，将所述第二二氧化硅薄膜层去除，并对所述硅片衬底上表面以及所述沟槽进行清洗，然后形成一层多晶硅钝化复合薄膜层；
第九步，在所述沟槽中的多晶硅钝化复合薄膜层表面形成一层玻璃钝化层；
第十步，将所述第一区域以及所述第二区域表面的多晶硅钝化复合薄膜层去除，并裸露出所述N+区以及所述P+区；
第十一步，在所述N+区以及所述P+区的表面均沉积金属层，形成金属电极。
上述技术方案中的有关内容解释如下：
1．上述方案中，所述第一杂质掺杂为磷杂质掺杂或砷杂质掺杂，所述第二杂质掺杂为硼杂质掺杂或镓杂质掺杂。
2．上述方案中，所述硅片衬底为N 型〈111〉晶向，所述沟槽开设于所述P+区的边缘区域；
或者，所述硅片衬底为P 型〈111〉晶向，所述沟槽开设于所述N+区的边缘区域。
3．上述方案中，所述P+区与所述N+区的距离为200~300um。
4．上述方案中，所述第一区域及所述第二区域在水平方向沿直线间隔设置，构成所述N+区和所述P+区在水平方向并列间隔设置；
或者，所述第一区域及所述第二区域在水平方向一内一外间隔设置，构成所述N+区和所述P+区在水平方向一者被另一者包围。
5．上述方案中，所述步骤一中，所述第一二氧化硅薄膜层形成的工艺条件为：1150±0.5℃炉管内，先经过30±5分钟的氧气气氛，再经过480±10分钟的水汽气氛，最后再经过30±5分钟的氧气气氛。
6．上述方案中，所述步骤三中，磷杂质掺杂的工艺条件为：首先在1100℃±0.5℃炉管内，时间为2±0.05小时，气氛为三氯氧磷；出炉后泡氢氟酸30±5分钟，接着，在1250±0.5℃炉管内，时间为4±0.05小时，气氛为N2的条件下进行，从而在所述第一区域通过磷原子扩散形成所述N+区。
7．上述方案中，所述步骤六中，硼杂质掺杂的工艺条件为：首先在与所述N+区同侧的所述第二区域的表面涂覆液态硼源，在1150±0.5℃炉管内，时间为2±0.05小时，气氛为氮气；出炉后泡氢氟酸30±5分钟，接着，在1250±0.5℃炉管内，时间为18±0.05小时，气氛为氮气的条件下进行，从而在所述第二区域通过硼原子扩散形成所述P+区。
8．上述方案中，在步骤八中，所述多晶硅钝化复合薄膜层采用CVD工艺沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷气体和一氧化二氮气体，时间为25±1分钟，其中所述硅烷气体的流速为每分钟130±5ml，所述一氧化二氮气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷气体和一氧化二氮气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层。
9．上述方案中，在步骤九中，在所述沟槽中形成所述玻璃钝化层的工艺条件为：在沟槽内填充玻璃胶，厚度为25~35μm，然后通过高温烧结形成致密的所述玻璃钝化层，温度为830±10℃，时间为30±5分钟。
10．上述方案中，所述N+区和所述P+区的下表面均呈弧形，PN结呈U形增加了有效面积。
为达到上述目的，本发明采用的另一技术方案是：
一种浅沟槽的电极同侧二极管芯片，包括一硅片衬底，所述硅片衬底的上表面通过第一杂质掺杂形成有N+区，并通过第二杂质掺杂形成有P+区，且N+区与P+区间隔设置；所述N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
其中，所述N+区或所述P+区的边缘区域开有沟槽，该沟槽的深度为20~40um；
所述硅片衬底上表面于所述N+区以及所述P+区的周边区域以及所述沟槽的表面覆盖有一层多晶硅钝化复合薄膜层；所述沟槽中还填充有玻璃胶，其厚度为25~35μm，并通过高温烧结形成致密的玻璃钝化层；
所述N+区以及所述P+区的表面均沉积有金属层，形成金属电极。
上述技术方案中的有关内容解释如下：
1．上述方案中，所述第一杂质掺杂为磷杂质掺杂或砷杂质掺杂，所述第二杂质掺杂为硼杂质掺杂或镓杂质掺杂。
2．上述方案中，所述硅片衬底为N 型〈111〉晶向，所述沟槽开设于所述P+区的边缘区域；
或者，所述硅片衬底为P 型〈111〉晶向，所述沟槽开设于所述N+区的边缘区域。3．上述方案中，所述P+区与所述N+区的距离为200~300um。
4．上述方案中，所述N+区和所述P+区在水平方向并列间隔设置；
或者，所述N+区和所述P+区在水平方向一者被另一者包围，呈“回”字形。如P+区可被N+区包围，或者在某些使用要求下，可设计为N+区可被P+区包围。
本发明的工作原理及优点如下：
本发明一种浅沟槽的电极同侧二极管制造工艺；按以下步骤操作：
一、在硅片衬底上表面形成第一二氧化硅薄膜层；二、刻蚀并去除第一二氧化硅薄膜层的一第一区域；三、对第一区域进行第一掺杂，形成N+区，表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；四、将第一二氧化硅薄膜层去除，清洗后形成一层第二二氧化硅薄膜层；五、刻蚀并去除第二二氧化硅薄膜层的一第二区域，该第二区域与第一区域间隔设置；六、对第二区域进行第二掺杂，形成P+区，表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；七、在N+区或P+区的边缘区域开沟槽，深度为20~40um；八、将第二二氧化硅薄膜层去除，对硅片衬底上表面及沟槽进行清洗并形成一层多晶硅钝化复合薄膜层；九、在沟槽中的多晶硅钝化复合薄膜层表面形成一层玻璃钝化层；十、将第一区域及第二区域表面的多晶硅钝化复合薄膜层去除，裸露N+区及P+区；十一、在N+区及P+区的表面沉积金属层形成金属电极。
相比现有技术而言，本发明的优点包括：
一、N+区与P+区位于硅片衬底的同一面，采用芯片同一面扩散的工艺形成PN结，有利于产品的小型化，并可保证高可靠性的品质；
二、无需在芯片两面都设电极和引线框架，降低了电路连接工艺的复杂程度，且在后续的封装工序中，芯片能与外侧散热片直接接触，散热效果大幅提升；
三、结合印刷技术可取消常规的铜引线，大大简化了流程，并节约成本；
四、通过与陶瓷基板贴装后可直接应用于电路，取消了环氧，降低了热阻，提升了散热性能；
五、采用20~40um的浅沟槽，结合多晶硅钝化复合薄膜层加玻璃钝化的方式对PN结进行保护，工艺流程简单，化学品耗用少，正向功耗低，制造成本低但品质高；
六、通过选择性扩散形成U形的PN结，增加了PN结的有效面积，显著降低了二极管在电路中应用时的功耗；
七、工艺适用范围广，可应用于普通的整流二极管、快恢复二极管、TVS保护二极管、稳压管等。
另外，本发明一方面不同于常规平面工艺，常规平面工艺一般只能做到600V，如果需要达到800或1000V以上则需要复杂的工艺，即通过多个分压环来实现，需要更大的芯片面积和复杂的工艺过程，加工成本至少需要加倍才能完成；另一方面也不同于100~140um常规的沟槽工艺，常规的沟槽工艺需要3倍以上的化学品腐蚀深的沟槽，采用大面积的玻璃钝化方法增加了杂质沾污的机会，导致漏电流偏高，同时深的沟槽还会导致硅片翘曲增加过程破片率等问题。
相较传统二极管芯片结构而言，本发明能够做到大幅简化封装，从而能够降低材料费、人工费，有利于降低大批量二极管半导体器件的加工成本，实现最多可降低30%的加工成本，并能够提升单位时间的生产效率。还能减少客户端的使用能耗，更有利于减少资源的浪费（免去对树脂、焊锡、铜引线等材料的消耗），对环保作出贡献。
附图说明
附图1为本发明实施例第一步的原理示意图；
附图2为本发明实施例第二步的原理示意图；
附图3为本发明实施例第三步的原理示意图；
附图4为本发明实施例第四步的原理示意图；
附图5为本发明实施例第五步的原理示意图；
附图6为本发明实施例第六步的原理示意图；
附图7为本发明实施例第七步的原理示意图；
附图8为本发明实施例第八步的原理示意图；
附图9为本发明实施例第九步的原理示意图；
附图10为本发明实施例第十步的原理示意图；
附图11为本发明实施例第十一步的原理示意图；
附图12为本发明实施例N+区和P+区并列设置的示意图；
附图13为本发明实施例N+区和P+区包围设置的示意图。
以上附图中：1．硅片衬底；2．第一二氧化硅薄膜层；3．第一区域；4．第二二氧化硅薄膜层；5．第二区域；6．沟槽；7．多晶硅钝化复合薄膜层；8．玻璃钝化层；9．金属层；d．距离；10．N+区；11．P+区。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例：参见附图1~11所示，一种浅沟槽的电极同侧二极管芯片的制造工艺；首先选择硅片衬底1，该硅片衬底1可选用N型〈111〉晶向或者P型〈111〉晶向，本实施例以N型〈111〉晶向为例进行说明，然后按以下步骤进行操作：
第一步，如图1所示，在所述硅片衬底1上表面形成一层第一二氧化硅薄膜层2；所述第一二氧化硅薄膜层2形成的工艺条件为：1150±0.5℃炉管内，先经过30±5分钟的氧气（O2）气氛，再经过480±10分钟的水汽（H2O）气氛，最后再经过30±5分钟的氧气（O2）气氛。
第二步，如图2所示，通过光刻胶掩膜所述第一二氧化硅薄膜层2的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第一二氧化硅薄膜层2的一第一区域3。
第三步，如图3所示，第一杂质掺杂，该第一杂质掺杂可为磷杂质掺杂（也可为砷杂质掺杂），通过在所述硅片衬底1上表面对所述第一区域3进行磷掺杂，从而在此第一区域3形成N+区10，该N+区10表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；
磷杂质掺杂的工艺条件为：首先在1100℃±0.5℃炉管内，时间为2±0.05小时，气氛为三氯氧磷（POCl3）；出炉后泡氢氟酸（HF）30±5分钟，接着，在1250±0.5℃炉管内，时间为4±0.05小时，气氛为N2的条件下进行，从而在所述第一区域3通过磷原子扩散形成所述N+区10。
第四步，如图4所示，将所述第一二氧化硅薄膜层2去除，并对所述硅片衬底1上表面进行清洗，然后形成一层第二二氧化硅薄膜层4。
第五步，如图5所示，通过光刻胶掩膜所述第二二氧化硅薄膜层4的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第二二氧化硅薄膜层4的一第二区域5，且该第二区域5与所述第一区域3间隔设置。
第六步，如图6所示，第二杂质掺杂，该第二杂质掺杂可为硼杂质掺杂（也可为镓杂质掺杂），通过在所述硅片衬底1上表面对所述第二区域5进行硼掺杂，从而在此第二区域5形成P+区11，该P+区11表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
硼杂质掺杂的工艺条件为：首先在与所述N+区10同侧的所述第二区域5的表面涂覆液态硼源，在1150±0.5℃炉管内，时间为2±0.05小时，气氛为氮气（N2）；出炉后泡氢氟酸（HF）30±5分钟，接着，在1250±0.5℃炉管内，时间为18±0.05小时，气氛为氮气（N2）的条件下进行，从而在所述第二区域5通过硼原子扩散形成所述P+区11。
第七步，如图7所示，在所述P+区11的边缘区域开沟槽6（若所述硅片衬底为P 型〈111〉晶向，则所述沟槽开设于所述N+区的边缘区域），从而在所述硅片衬底1上表面暴露PN结，形成二极管器件区，沟槽6的深度为20~40um；
通过沟槽6的开设，一方面可去除所述硅片衬底1表面的损伤层，减少器件的漏电流，另一方面使暴露在硅片表面的PN 结向下凹陷，在第八步和第九步的多晶硅钝化复合薄膜层7保护下，减小器件表面的漏电流以提升可靠性。
第八步，如图8所示，将所述第二二氧化硅薄膜层4去除，并对所述硅片衬底1上表面以及所述沟槽6进行清洗，然后形成一层多晶硅钝化复合薄膜层7；
所述多晶硅钝化复合薄膜层7采用CVD工艺（化学气相淀积工艺）沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷（SiH4）气体和一氧化二氮（N2O）气体，时间为25±1分钟，其中所述硅烷（SiH4）气体的流速为每分钟130±5ml，所述一氧化二氮（N2O）气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷（SiH4）气体和一氧化二氮（N2O）气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层7。通过上述各项工艺条件，达到符合要求的多晶硅钝化复合薄膜层7的膜厚、成分、晶胞大小、折射率等物理参数。
第九步，如图9所示，在所述沟槽6中的多晶硅钝化复合薄膜层7表面形成一层玻璃钝化层8；
在所述沟槽6中形成所述玻璃钝化层8的工艺条件为：在沟槽6内填充玻璃胶，厚度为25~35μm，然后通过高温烧结形成致密的所述玻璃钝化层8，温度为830±10℃，时间为30±5分钟。
第十步，如图10所示，将所述二极管器件区的所述第一区域3以及所述第二区域5表面的多晶硅钝化复合薄膜层7去除，并裸露出所述N+区以及所述P+区。
第十一步，如图11所示，在所述N+区10以及所述P+区11的表面均沉积金属层9，形成金属电极。
其中，所述P+区11与所述N+区10的距离d为200~300um。之所以选择该距离参数，是因为P+区11和N+区10的距离设计必须保证一定的范围，当外加电场时，二极管PN结的空间电荷区会外扩展，P+区11和N+区10的距离太近则导致空间电荷区的展宽不够，二极管会提前击穿而达不到设计的电压要求，如果太宽则导致尺寸的增加和材料的浪费。
如图12所示，所述第一区域3及所述第二区域5可在水平方向沿直线间隔设置，构成所述N+区10和所述P+区11在水平方向并列间隔设置；或者，如图13所示，所述第一区域3及所述第二区域5在水平方向一内一外间隔设置，构成所述N+区10和所述P+区11在水平方向一者被另一者包围，呈“回”字形，如图中所示的P+区11可被N+区10包围，或者在某些使用要求下，可设计为N+区10可被P+区11包围。
综上工艺步骤所述，本案于产品层面可按以下方案实施，该方案仅为举例说明之用，不应以此为限：
一种浅沟槽的电极同侧二极管芯片，包括一硅片衬底1，所述硅片衬底1的上表面通过磷杂质掺杂形成有N+区10，并通过硼杂质掺杂形成有P+区11，且N+区10与P+区11间隔设置；所述N+区10表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述P+区11表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
其中，所述P+区11的边缘区域开有沟槽6，该沟槽6的深度为20~40um；
所述硅片衬底1上表面于所述N+区10以及所述P+区11的周边区域以及所述沟槽6的表面覆盖有一层多晶硅钝化复合薄膜层7；所述沟槽6中还填充有玻璃胶，其厚度为25~35μm，并通过高温烧结形成致密的玻璃钝化层8；
所述N+区10以及所述P+区11的表面均沉积有金属层9，形成金属电极。
其中，所述多晶硅钝化复合薄膜层5采用CVD工艺（化学气相淀积工艺）沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷气体和一氧化二氮气体，时间为25±1分钟，其中所述硅烷气体的流速为每分钟130±5ml，所述一氧化二氮气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷气体和一氧化二氮气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层5。
上述实施例只为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种浅沟槽的电极同侧二极管芯片的制造工艺；其特征在于：选择硅片衬底，然后按以下步骤进行操作：
第一步，在所述硅片衬底上表面形成一层第一二氧化硅薄膜层；
第二步，通过光刻胶掩膜所述第一二氧化硅薄膜层的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第一二氧化硅薄膜层的一第一区域；
第三步，第一杂质掺杂，在所述硅片衬底上表面对所述第一区域进行第一掺杂，从而在此第一区域形成N+区，该N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；
第四步，将所述第一二氧化硅薄膜层去除，并对所述硅片衬底上表面进行清洗，然后形成一层第二二氧化硅薄膜层；
第五步，通过光刻胶掩膜所述第二二氧化硅薄膜层的周边区域，并以此光刻胶作为掩膜层，刻蚀并去除裸露的所述第二二氧化硅薄膜层的一第二区域，且该第二区域与所述第一区域间隔设置；
第六步，第二杂质掺杂，在所述硅片衬底上表面对所述第二区域进行第二掺杂，从而在此第二区域形成P+区，该P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
第七步，在所述N+区或所述P+区的边缘区域开沟槽，沟槽的深度为20~40um；
第八步，将所述第二二氧化硅薄膜层去除，并对所述硅片衬底上表面以及所述沟槽进行清洗，然后形成一层多晶硅钝化复合薄膜层；
第九步，在所述沟槽中的多晶硅钝化复合薄膜层表面形成一层玻璃钝化层；
第十步，将所述第一区域以及所述第二区域表面的多晶硅钝化复合薄膜层去除，并裸露出所述N+区以及所述P+区；
第十一步，在所述N+区以及所述P+区的表面均沉积金属层，形成金属电极。
2.根据权利要求1所述的工艺，其特征在于：所述第一杂质掺杂为磷杂质掺杂或砷杂质掺杂，所述第二杂质掺杂为硼杂质掺杂或镓杂质掺杂。
3.根据权利要求1所述的工艺，其特征在于：所述硅片衬底为N 型〈111〉晶向，所述沟槽开设于所述P+区的边缘区域；
或者，所述硅片衬底为P 型〈111〉晶向，所述沟槽开设于所述N+区的边缘区域。
4.根据权利要求1所述的工艺，其特征在于：所述第一区域及所述第二区域在水平方向沿直线间隔设置，构成所述N+区和所述P+区在水平方向并列间隔设置；
或者，所述第一区域及所述第二区域在水平方向一内一外间隔设置，构成所述N+区和所述P+区在水平方向一者被另一者包围。
5.根据权利要求1所述的工艺，其特征在于：所述步骤一中，所述第一二氧化硅薄膜层形成的工艺条件为：1150±0.5℃炉管内，先经过30±5分钟的氧气气氛，再经过480±10分钟的水汽气氛，最后再经过30±5分钟的氧气气氛。
6.根据权利要求1所述的工艺，其特征在于：所述步骤三中，所述第一杂质掺杂为磷杂质掺杂，该磷杂质掺杂的工艺条件为：首先在1100℃±0.5℃炉管内，时间为2±0.05小时，气氛为三氯氧磷；出炉后泡氢氟酸30±5分钟，接着，在1250±0.5℃炉管内，时间为4±0.05小时，气氛为N2的条件下进行，从而在所述第一区域通过磷原子扩散形成所述N+区。
7.根据权利要求1所述的工艺，其特征在于：所述步骤六中，所述第二杂质掺杂为硼杂质掺杂，该硼杂质掺杂的工艺条件为：首先在与所述N+区同侧的所述第二区域的表面涂覆液态硼源，在1150±0.5℃炉管内，时间为2±0.05小时，气氛为氮气；出炉后泡氢氟酸30±5分钟，接着，在1250±0.5℃炉管内，时间为18±0.05小时，气氛为氮气的条件下进行，从而在所述第二区域通过硼原子扩散形成所述P+区。
8.根据权利要求1所述的工艺，其特征在于：在步骤八中，所述多晶硅钝化复合薄膜层采用CVD工艺沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷气体和一氧化二氮气体，时间为25±1分钟，其中所述硅烷气体的流速为每分钟130±5ml，所述一氧化二氮气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷气体和一氧化二氮气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层。
9.根据权利要求1所述的工艺，其特征在于：在步骤九中，在所述沟槽中形成所述玻璃钝化层的工艺条件为：在沟槽内填充玻璃胶，厚度为25~35μm，然后通过高温烧结形成致密的所述玻璃钝化层，温度为830±10℃，时间为30±5分钟。
10.一种浅沟槽的电极同侧二极管芯片，其特征在于：根据权利要求1~9中任一项工艺制备获得，该芯片包括一硅片衬底，所述硅片衬底的上表面通过第一杂质掺杂形成有N+区，并通过第二杂质掺杂形成有P+区，且N+区与P+区间隔设置；所述N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm；
其中，所述N+区或所述P+区的边缘区域开有沟槽，该沟槽的深度为20~40um；
所述硅片衬底上表面于所述N+区以及所述P+区的周边区域以及所述沟槽的表面覆盖有一层多晶硅钝化复合薄膜层；所述沟槽中还填充有玻璃胶，其厚度为25~35μm，并通过高温烧结形成致密的玻璃钝化层；
所述N+区以及所述P+区的表面均沉积有金属层，形成金属电极。
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