CN111477546B - 一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 230000008569 process Effects 0.000 title claims abstract description 33
- 229910052581 Si3N4 Inorganic materials 0.000 title claims abstract description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 title claims abstract description 23
- 238000002955 isolation Methods 0.000 title claims abstract description 8
- 239000010410 layer Substances 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 12
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 239000011241 protective layer Substances 0.000 claims abstract description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 238000012545 processing Methods 0.000 claims abstract description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 4
- 239000011737 fluorine Substances 0.000 claims abstract description 4
- 238000009832 plasma treatment Methods 0.000 claims abstract description 4
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 16
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 8
- 238000004140 cleaning Methods 0.000 claims description 8
- 239000010408 film Substances 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 239000002994 raw material Substances 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000008021 deposition Effects 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005513 bias potential Methods 0.000 claims description 2
- 230000005284 excitation Effects 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims description 2
- 238000013461 design Methods 0.000 abstract description 4
- 230000003068 static effect Effects 0.000 abstract description 3
- 238000004806 packaging method and process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
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Abstract
本发明公开一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，包括以下步骤：S1、在硅片基板上蚀刻出第一沟槽；S2、将初加工晶体管置于氧化炉管中进行氧化操作，并在第一沟槽的内侧壁生成氧化硅保护层；S3、以化学气相沉积工艺，在第一沟槽的氧化硅保护层上沉积形成氮化硅薄膜层；S4、以含氟气体进行电浆化处理，形成侧壁；S5、随后在第一沟槽的底部向下继续蚀刻硅片基板的Si层，形成第二沟槽；S6、以O2电浆工艺，去除位于第一沟槽底部的氮化硅薄膜层，形成双沟槽结构。多沟槽设计结构在同样封装体积取得更大的晶体管面积，使得多沟槽的静态电流通过以及承载高电压能力均得以增加，其极大化有效的电晶体面积能够提升3倍。
Description
技术领域
本发明属于晶片生产技术领域，具体涉及一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺。
背景技术
半导体集成电路(IC)工业经历了迅速的发展。在IC的发展过程中，通常增大了功能密度(即每个芯片区域的互连器件的数量)，而减小了几何尺寸(即使用制造工艺可以制造的最小器件或互连线)。IC性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。这种按比例缩小的工艺优点在于提高了生产效率并且降低了相关费用。同时，这种按比例缩小的工艺也增加了处理和制造IC的复杂性。
现在一般采用MOS-FET and IGBT方法来对晶体管进行开槽，比如MOS-FET andIGBT，目前工艺，只进行完成蚀刻单个浅沟槽。如图1所示，为现有工艺中生产的单沟槽晶体管，在晶体管材的厚度一定时，而单沟槽晶体管的单沟槽设计宽度是工艺方法所制(现有采用MOS-FET and IGBT方法已经是极限宽度)，进而导致在单位面积的单晶硅表面能够蚀刻的浅沟槽条数有限。整个单晶硅表面形成的单沟槽壁的有效接触面积有限，限制了通过单沟槽的静态电流通过以及承载高电压能力，而从而使晶体管材的整体性能较差。
发明内容
针对现有技术的不足，本发明的目的在于提供一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，解决了现有技术中单沟槽晶体管的通电能力以及承载高电压能力有限的技术问题。
本发明的目的可以通过以下技术方案实现：
一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，包括以下步骤：
S1、选用硅片基板，并在硅片基板上蚀刻出第一沟槽，形成初加工晶体管，同时清洗去除第一沟槽侧壁的杂质；
S2、将初加工晶体管置于氧化炉管中进行氧化操作，以便在第一沟槽的内侧壁生成厚度为
的氧化硅保护层；
S3、以电浆激发化学气相沉积工艺或低压力化学气相沉积法，在第一沟槽的氧化硅保护层上沉积形成氮化硅薄膜层；
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时蚀刻停止在氧化硅保护层上；
S5、以第一沟槽侧壁蚀刻出的氮化硅薄膜层作为硬掩模，随后在第一沟槽的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽，并清洗去除第二沟槽侧壁的杂质；
S6、以磷酸化学液为原料，采用湿法蚀刻工艺，去除位于第一沟槽底部的氮化硅薄膜层，使第一沟槽与第二沟槽形成整体呈双沟槽结构；
S7、以第二沟槽为基底，继续重复S2-S6操作至少2次，使得多个沟槽依次呈多阶梯状。
进一步的，所述S2中采用的氧化炉管中氧化操作的温度为900-1050℃。
进一步的，所述S3中所述氮化硅薄膜层与氧化硅保护层的蚀刻比大于10:1。
进一步的，所述S3中采用的化学气相沉积工艺是在400-800℃温度下，以SiH2Cl2+NH3为原料进行沉积操作。
进一步的，所述S6中采用的磷酸的浓度>50％。
进一步的，所述S6中磷酸湿法蚀刻的温度>50℃。
进一步的，在每次形成沟槽后，先进行清洗以去除杂质再进行下一步操作。
本发明的有益效果：
本申请通过使用电浆激发化学气相沉积工艺或低压力化学气相沉积法在单沟槽晶体管内再经过多次蚀刻以增加沟槽，多沟槽设计结构在同样封装体积取得更大的晶体管面积，使得多沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升3倍。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的现有单沟槽晶体管结构示意图；
图2是本发明实施例的S1步骤成型结构示意图；
图3是本发明实施例的S2步骤成型结构示意图；
图4是本发明实施例的S3步骤成型结构示意图；
图5是本发明实施例的S5步骤成型结构示意图；
图6是本发明实施例的S6步骤成型结构示意图；
图7是本发明实施例的S7步骤成型结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本实施例提供一种利用氮化硅隔离层生成双沟槽晶体管的工艺方法，包括以下步骤：
S1、如图2所示，选用硅片基板，并在硅片基板上蚀刻(etch)出第一沟槽11，形成初加工晶体管1，同时清洗去除第一沟槽11侧壁的杂质。
S2、如图3所示，将初加工晶体管1置于温度为900-1050℃的氧化炉管中进行氧化操作，以便在第一沟槽11的内侧壁生成厚度为
的氧化硅保护层101，同时在第一沟槽11所在的上方也形成氧化硅保护层101。且氧化硅保护层101的厚度x小于第一沟槽11位于第二沟槽12上边沿y宽度的1/10。
S3、如图4所示，以电浆激发化学气相沉积工艺(PECVD)或低压力化学气相沉积法(LPCVD)，例如采用PECVD时，在400-800℃温度下，以SiH2Cl2+NH3为原料进行沉积操作，形成机理为：
3SiH2Cl2+4NH3→Si3N4+6HCl+6H2
随后在氧化硅保护层101上均匀覆盖氮化硅薄膜层102(即氮化硅隔离层)，其中氮化硅薄膜层102与氧化硅保护层101的蚀刻比大于10:1，达到
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时硅基板上层蚀刻停止在氧化硅保护层101上。
S5、如图5所示，以第一沟槽11侧壁蚀刻出的氮化硅薄膜层102作为硬掩模(hardmask)，随后在第一沟槽11的底部以干蚀刻工艺继续蚀刻(etch)硅片基板的Si层，形成第二沟槽12，并清洗去除第二沟槽12侧壁的杂质。
S6、如图6所示，以磷酸化学液为原料(或采用其他化学腐蚀原料对氮化硅薄膜层102进行腐蚀也在本申请的保护范围中)，磷酸化学液的浓度>50％，并在>50℃的温度环境下，采用湿法蚀刻工艺去除位于第一沟槽11底部的氧化硅保护层101，使第一沟槽11与第二沟槽12形成整体呈双沟槽结构。
S7、如图7所示，以第二沟槽12为基底，继续重复S2-S6操作至少2次，使得多个沟槽依次呈多阶梯状，依次产生第三沟槽13和第四沟槽14，根据工艺需要可继续增加沟槽的梯度。
综上所述，本申请通过电浆激发化学气相沉积工艺(PECVD)或低压力化学气相沉积法(LPCVD)使用多次蚀刻的工艺生成氮化硅薄膜层，在单沟槽晶体管内再生成多层阶梯状沟槽，这种多阶梯状沟槽设计结构在同样封装体积取得更大的晶体管面积。使得多阶梯状沟槽的静态电流通过以及承载高电压能力均得以增加，从而使晶体管材的整体性能得到较大提成，其极大化有效的电晶体面积能够提升3倍以上。
在本说明书的描述中，参考术语“一个实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。
Claims (6)
1.一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，包括以下步骤：
S1、选用硅片基板，并在硅片基板上蚀刻出第一沟槽(11)，形成初加工晶体管(1)，同时清洗去除第一沟槽(11)侧壁的杂质；
S2、将初加工晶体管(1)置于氧化炉管中进行氧化操作，以便在第一沟槽(11)的内侧壁生成厚度为
的氧化硅保护层(101)；
S3、以电浆激发化学气相沉积工艺或低压力化学气相沉积法，在第一沟槽(11)的氧化硅保护层(101)上沉积形成氮化硅薄膜层(102)；
S4、以含氟气体进行电浆化处理，并提供偏压电位，形成侧壁，此时蚀刻停止在氧化硅保护层(101)上；
S5、以第一沟槽(11)侧壁蚀刻出的氮化硅薄膜层(102)作为硬掩模，随后在第一沟槽(11)的底部以干蚀刻工艺继续蚀刻硅片基板的Si层，形成第二沟槽(12)，并清洗去除第二沟槽(12)侧壁的杂质；
S6、以磷酸化学液为原料，采用湿法蚀刻工艺，去除位于第一沟槽(11)底部的氮化硅薄膜层(102)，使第一沟槽(11)与第二沟槽(12)形成整体呈双沟槽结构；
S7、以第二沟槽(12)为基底，继续重复S2-S6操作至少2次，使得多个沟槽依次呈多阶梯状；
所述S3中采用的化学气相沉积工艺是在400-800℃温度下，以SiH2Cl2+NH3为原料进行沉积操作。
2.根据权利要求1所述的利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S2中采用的氧化炉管中氧化操作的温度为900-1050℃。
3.根据权利要求1所述的利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S3中所述氮化硅薄膜层(102)与氧化硅保护层(101)的蚀刻比大于10:1。
4.根据权利要求1所述的利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S6中采用的磷酸的浓度>50％。
5.根据权利要求4所述的利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，所述S6中磷酸湿法蚀刻的温度>50℃。
6.根据权利要求1所述的利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺，其特征在于，在每次形成沟槽后，先进行清洗以去除杂质再进行下一步操作。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010182607.1A CN111477546B (zh) | 2020-03-16 | 2020-03-16 | 一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010182607.1A CN111477546B (zh) | 2020-03-16 | 2020-03-16 | 一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111477546A CN111477546A (zh) | 2020-07-31 |
| CN111477546B true CN111477546B (zh) | 2023-02-07 |
Family
ID=71748249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010182607.1A Active CN111477546B (zh) | 2020-03-16 | 2020-03-16 | 一种利用氮化硅隔离层生成多阶梯状沟槽晶体管的工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111477546B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN104485286A (zh) * | 2014-12-29 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 包含中压sgt结构的mosfet及其制作方法 |
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| CN208903993U (zh) * | 2018-11-19 | 2019-05-24 | 长鑫存储技术有限公司 | 浅沟槽隔离结构 |
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2020
- 2020-03-16 CN CN202010182607.1A patent/CN111477546B/zh active Active
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