CN102629623B - 包含宽沟渠终端结构的半导体元件 - Google Patents

Abstract

一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含：一宽沟渠结构，界定于一半导体基板上且其宽度大于主动结构区的窄沟渠结构宽度；一氧化层，位于该宽沟渠结构的内表面上；至少一沟渠多晶硅层，位于该氧化层上且在该宽沟渠结构的内侧壁上；一金属层，位在未被该沟渠多晶硅层覆盖的氧化层上及该沟渠多晶硅层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。

Description

包含宽沟渠终端结构的半导体元件

技术领域

本发明涉及一种用于半导体元件的宽沟渠终端结构，尤指可提供半导体元件(例如肖特基二极管装置)有较高的反向耐电压值的宽沟渠终端结构。 

背景技术

肖特基二极管为以电子作为载流子的单极性元件，其特性为速度快与正向导通压降值(VF)低，但反向偏压漏电流则较大(与金属功函数及半导体掺杂浓度所造成的肖特基势垒值有关)，且因为以电子作为载流子的单极性元件，没有少数载流子复合的因素，反向回复时间较短。而P-N二极管，为一种双载流子元件，传导电流量大。但元件的正向操作压降值(VF)一般较肖特基二极管高，且因空穴载流子的作用使P-N二极管反应速度较慢，反向回复时间较长。 

为综合肖特基二极管与P-N二极管的优点，一种栅式二极管的架构，利用平面式金氧半场效晶体管的栅极与源极等电位，设定为阳极。而晶背漏极设定为阴极的二极管被提出来。该元件具有与肖特基二极管相匹敌或更低的正向导通压降值(VF)。反向偏压漏电流的性能接近P-N二极管，较肖特基二极管为低。在高温的反向回复时间与肖特基二极管相近。元件的接口可耐受温度则较肖特基二极管更高。在应用上为较肖特基二极管性能更优良的元件。 

关于栅式二极管装置，其代表性技术方案可参阅2003年的美国专利，第6624030号发明名称RECTIFIER DEVICE HAVING A LATERALLY GRADED P-N JUNCTION FOR A CHANNEL REGION所揭露的元件结构为代表。请参阅图1A～图1L所示，其制作方法主要包括步骤：首先，如图1A所示，提供N+基板20与已长好的N-型外延层22，于其上成长场氧化层(Field Oxide)50。而后如图1B所示，于场氧化层50上形成光阻层52后进行微影工艺及蚀刻工艺，以移除部分场氧化层50，然后进行第一离子布植层硼离子的植入。之后，如图1C所示，于光阻去除后，进行第一离子布植层硼离子的热驱入，形成边缘的P型层28与中心的P型层30。然后进行第二离子布植层氟化硼离子的植入。接着如图1D及图1E所示，进行第二微影工艺及蚀刻工艺，于元件周围为光阻54所覆盖，以移除元件中心区域的场氧化层50。如图1F所示，成长栅氧化层56，栅极多晶硅层58，与氮化硅层60，并进行砷离子的植入。接着如图1G所示，披覆一化学气相沉积的氧化层62，并于其上进行第三微影工艺，留下栅极图案的光阻层64。然后，如图1H所示，对化学气相沉积的氧化层62，进行湿式蚀刻。于图1I所示，对基板进行一干式蚀刻以移除部分的氮化硅层60，然后进行一第三离子布植层硼离子的植入。接着如图1J所示，于去除光阻层64的后，进行一第四离子布植层硼离子的植入，以形成P型包覆层(P-type Pocket)36。如图1K所示，对基板进行一湿式蚀刻，以移除氧化层62，然后再对基板进行一干式蚀刻以移除一部分的栅极多晶硅层58。然后，进行一砷离子布植工艺，以形成一N+的布植区24，如图1L所示，将氮化硅层60以湿蚀刻的方式去除，然后对基板进行砷离子的植入。元件的工艺部分于此完成，后续则陆续上表面金属层，微影工艺与蚀刻工艺等，以完成晶圆(圆片)的前端工艺。 

由上述的工法制作的栅式二极管，与肖特基二极管相较，正向导通压降值(VF)相当，反向漏电流低，界面耐受温度较高，可靠度测试的结果较佳，而反向回复时间则较肖特基二极管高(于室温下)。 

再者，上述的栅式二极管并未考虑反向耐压的设计，在反向电压较高时，会有接面崩溃问题，因而对其用途造成限制。 

发明内容

为了使半导体元件有较高的反向耐压，本发明的一目的为提供一种用于半导体元件的宽沟渠终端结构。 

依据本发明的一实施例，本发明提供一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含：一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；一氧化层，位于该宽沟渠结构的内表面上；至少一沟渠多晶硅层，位于该氧化层上且在该宽沟渠结构的内侧壁上；一金属层，位在未被该沟渠多晶硅层覆盖的氧化层上及该沟渠多晶硅层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。 

依据本发明的又另一实施例，本发明提供一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含：一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；一热氧化层，位在该宽沟渠结构的内表面；一四乙氧基硅(TEOS)氧化层，覆盖于该热氧化层上；一金属层，位在该四乙氧基硅(TEOS)氧化层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。 

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。 

附图说明

图1A～图1L，其为美国专利第6624030号所揭露的栅式二极管装置制作方法示意图； 

图2A～图2R，其为本发明具有宽沟渠终端结构的半导体元件的第一实施例的制作流程示意图； 

图3A～图3R，其为本发明具有宽沟渠终端结构的半导体元件的第二实施例的制作流程示意图； 

图4A-图4J为本发明用于半导体元件的宽沟渠终端结构的另一制作方法的制作流程示意图。 

其中，附图标记 

本发明附图中所列，用于说明现有技术的各元件列示如下： 

N+基板20          N-型外延层22 

场氧化层50        第一离子布植层28、30 

栅氧化层56      栅极多晶硅层58 

氮化硅层60        化学气相沉积的氧化层62 

第三离子布植层66  第四离子布植层36 

光阻层52、54、64  阳极金属层18 

砷离子布植区24 

本发明附图中，用于说明本发明第一制作法的各元件列示如下： 

高掺杂浓度N型硅基板(N+基板)201 

低掺杂浓度N型外延层(N-型外延层)202 

基板20(包含N+基板201，与N-型外延层202) 

第一掩膜层(氧化层侧壁)210 

侧壁结构22 

第一光阻层211 

曝光后的无光阻区域2110、2350、2730 

曝光后的有光阻区域2111、2351、2731 

栅氧化层231              多晶硅层232 

氮化硅层233、24          氧化层234 

第二掩膜层23(包含231、232、233、234) 

氮化硅包覆结构241        窄沟渠结构25 

宽沟渠结构25’ 

沟渠结构内的热氧化层251  沟渠多晶硅层252 

第一离子布植层260 

金属溅镀层27(包含第一金属层271、与第二金属层272) 

本发明附图中，用于说明本发明第二制作法的各元件列示如下： 

高掺杂浓度N型硅基板(N+基板)301 

低掺杂浓度N型外延层(N-型外延层)302 

基板30(包含N+基板301，与N-型外延层302) 

第一掩膜层(氧化层侧壁)310 

第一光阻层311            凹陷结构40 

窄沟渠结构41             宽沟渠结构41’ 

第一氧化层310 

第二掩膜层32             沟渠多晶硅层420 

栅氧化层431              氧化层432 

第三掩膜层(多晶硅栅极层)45 

第一离子布植层360 

金属层50(包含第一金属层51、与第二金属层52) 

本发明附图中，用于说明本发明第三制作法的各元件列示如下： 

基板40 

高掺杂浓度N型硅基板401 

低掺杂浓度N型外延层402 

第一掩膜层410(氧化层侧壁)  光阻层411 

宽沟渠结构70  热氧化层72 

四乙氧基硅(TEOS)氧化层74   光阻层75 

金属层80 

具体实施方式

请参阅图2A至图2R，其为本发明为改善现有技术手段的缺失所发展出一具有宽沟渠终端结构的半导体元件的第一实施例的制作流程示意图；于此实施例所示的半导体元件是以金氧半P-N接面二极管装置作为范例说明，但是须知依据本发明第一实施例的宽沟渠终端结构也可以用于其他的需要终端结构的半导体元件，例如肖特基二极管、金氧半场效晶体管(MOSFET)或是绝缘栅双极晶体管(IGBT)，因此本发明的专利范围并不以此实施例为限。 

从图中我们可以清楚的看出，首先，提供一基板20(如图2A所示)，该基板20是为一高掺杂浓度N型硅基板201(N+硅基板)与一低掺杂浓度N型外延层202(N-外延层)所构成；如图2B所示，通过一氧化工艺于该基板20上形成一第一掩膜层210(氧化层)；于该第一掩膜层210上形成一光阻(抗蚀刻)层211(如图2C所示)；于该光阻层211上定义出一有光阻图形区2111，与无光阻区2110(如图2D所示)；根据该光阻图形对该第一掩膜层210进行蚀刻并去除剩余的该光阻层2111后而于该基板20中形成一氧化层侧壁22(如图2E所示)。 

接着，于该氧化层侧壁22(也即留下的氧化层210部分)上及低掺杂浓度N型外延层202上，成长第二掩膜层23。该第二掩膜层23包含成长于基板区20的一氧化层231；于基板区20、氧化层侧壁22上及第一掩膜层210上披覆一多晶硅层232；在多晶硅层232上的一氮化硅层233；与在氮化硅层233上的一氧化层234(如图2F所示)；于该第二掩膜层23上，进行第二微影(光 刻)工艺，以定义出一有光阻区2351，与无光阻区2350(如图2G所示)；根据该光阻图形对该第二掩膜层的234、233与232进行蚀刻并去除剩余的该光阻层2351(如图2H所示)。 

于图2H的结构上成长一第三掩膜层氮化硅层24(如图2I所示)；对第三掩膜层氮化硅层24，进行一干式回蚀刻工艺，以形成一包覆结构241(如图2J所示)；进行蚀刻工艺，于该基板202形成一沟渠结构，并移除氧化层234(如图2K所示)。更具体而言，在如图2K所示的结构中，沟渠结构包含在元件结构区域(虚线左侧所示)的至少一窄沟渠结构25及在终端结构区域(虚线右侧所示)的一宽沟渠结构25’，其中宽沟渠结构25’的宽度大于窄沟渠结构25的宽度(例如该宽沟渠结构25’的宽度可大于10微米)。于沟渠结构25内成长一热氧化层251，接着于沟渠结构内、第一掩膜层210上、第二掩膜层23上披覆一第四掩膜层，可为一多晶硅层252(如图2L所示)。 

接着，对第四掩膜层252，进行一干式回蚀刻工艺，直至第四掩膜层的高度较基板的位置还低至某个高度为止(如图2M所示)；更具体而言，在图示右侧的宽沟渠结构25’中，经过此干式回蚀刻工艺，第四掩膜层252仅会留在其侧壁上，而形成沟渠多晶硅层252，而宽沟渠结构25’的底表面上不会有第四掩膜层252，而仅有露出热氧化层251。随后，进行蚀刻工艺以移除氮化硅层233、与氮化硅包覆结构241(如图2N所示)。接着，对基板进行一第一离子布植工艺，也即硼离子植入工艺，进而于该低掺杂浓度N型外延层202中形成相邻于沟渠结构氧化层251的一第一深度布植区域260(如图2O所示)；于该窄沟渠结构25的沟渠多晶硅层252表面、该栅极结构的表面多晶硅层232、该宽沟渠结构25’所裸露的氧化层251的表面、该宽沟渠结构25’侧壁上的沟渠多晶硅层252、与氧化层210上进行一金属溅镀或蒸镀工艺，以形成一金属层27。而在此实施例中，该金属层是以金属溅镀层27为例说明且其是由一第一金属层271和一第二金属层272这两部分所构成(如图2P所示)，其中第一金属层271的材料为钛金属或氮化钛，第二金属层272的材料为铝金属或其他金属。并且，金属溅镀层27形成后还进行一快速氮化工艺，进而使得该第一金属层能完全的接着于该窄沟渠结构25’的多晶硅层252表面、该栅极结构的表面多晶硅层232、该宽沟渠结构25’所裸露的氧化层251的表面、该宽沟渠结构25’侧壁上的沟渠多晶硅层252、与氧化层侧壁210等结构上。 

最后，对该金属层27进行一第三微影工艺，以于所涂布的光阻层上定义出有光阻图形区域2731与无光阻区域2730(如图2Q所示)；对该金属层27进行一蚀刻工艺，以去除部分该金属层27，并去除剩余的该光阻层2731，进而完成如图2R所示的结构。 

再参见图2R所示，该具有宽沟渠终端结构的金氧半P-N接面二极管装置主要包含两个区域，也即在左边的元件结构区域，及在右边的宽沟渠终端结构。该宽沟渠终端结构主要包含该基板20(具有一高掺杂浓度N型硅基板201与一低掺杂浓度N型外延层202)、一宽沟渠结构25’、在宽沟渠结构25’内表面上的热氧化层251、位在宽沟渠结构25’侧壁两侧的沟渠多晶硅层252(其在热氧化层251之上)、及一金属层27。该金属层27包含一第一金属层271(材料可为钛金属或氮化钛)及第二金属层272(材料为铝金属或其他金属)，且第一金属层271覆盖在宽沟渠结构25’侧壁两侧的沟渠多晶硅层252上、宽沟渠结构25’底部露出的热氧化层251、与氧化层侧壁210结构上；而第二金属层272则覆盖在第一金属层271上。依据如图2R所示的结构，在反向电压施加到金属层27上时，电压可通过在金属层27与宽沟渠结构25’侧壁两侧的沟渠多晶硅层252电连接，及金属层27与宽沟渠结构25’底部露出的热氧化层251电连接而分散，进而提高金氧半P-N接面二极管装置的反向耐压。 

请参阅图3A至图3R，其为本发明为改善现有技术手段的缺失所发展出一具有宽沟渠终端结构的半导体元件的第二实施例的制作流程示意图。于此实施例所示的半导体元件是以金氧半P-N接面二极管装置作为范例说明，但是须知依据本发明第一实施例的宽沟渠终端结构也可以用于其他的需要终端结构的半导体元件，例如肖特基二极管、金氧半场效晶体管(MOSFET)或是绝缘栅双极晶体管(IGBT)，因此本发明的权利要求范围并不以此实施例为限。 

从图中我们可以清楚的看出，首先，提供一基板30(如图3A所示)，该基板30是为一高掺杂浓度N型硅基板301(N+硅基板)与一低掺杂浓度N型外延层302(N-外延层)所构成；如图3B所示，通过一氧化工艺于该基板30上形成一第一掩膜层310(氧化层)；于该第一掩膜层310上形成一光阻层311(如图3C所示)；进行第一微影工艺，以于该光阻层311上定义出一有光阻图形区域3111与无光阻图形区域3110，并依据所定义的光阻图形，对第一掩膜层310进行一干蚀刻工艺，以形成一凹陷结构40(如图3D所示)；去除剩余光阻层3111， 根据该第一掩膜层310对基板30进行蚀刻以于该基板30中形成一沟渠结构41(如图3E所示)。更具体而言，在如图3E所示的结构中，沟渠结构包含在元件结构区域(虚线左侧所示)的至少一窄沟渠结构41及在终端结构区域(虚线右侧所示)的一宽沟渠结构41’，其中宽沟渠结构41’的宽度大于窄沟渠结构41的宽度(例如该宽沟渠结构25’的宽度可大于10微米)。 

接着，于沟渠结构41内成长一第一氧化层410(如图3F所示)；于该第一掩膜层310、第一氧化层410上披覆一第二掩膜层42，其为一多晶硅层(如图3G所示)；对该第二掩膜层42进行一干式回蚀刻工艺，直至剩余的第二掩膜层，该多晶硅层420的表面低于基板的N型外延层302约 为止(如图3H所示)。再者，如图3H所示，在此干式回蚀刻工艺之后，在此宽沟渠结构41’中，该多晶硅层420仅留在宽沟渠结构41’的两侧侧壁上，而成为沟渠多晶硅层420，且其在第一氧化层410上。 

接着，对基板进行一第二微影工艺，以于基板形成有光阻区3121，与无光阻区3120，(如图3I所示)，其中有光阻区3121大体对应于终端结构区域，且覆盖宽沟渠结构41’的结构。以光阻3121为掩膜对基板进行一蚀刻工艺，以移除部分的第一掩膜层310，(如图3J所示)；接着，去除光阻3121并清洗基板，而后进行一热氧化层成长工艺，以于基板30上成长出一栅氧化层431，而于沟渠多晶硅层420的表面成长出一表面氧化层432，(如图3K所示)；而后，进行一多晶硅沉积工艺，以于基板的栅氧化层431上、多晶硅的表面氧化层432、裸露的沟渠氧化层410、第一掩膜层310上，沉积一第三掩膜层45，其为一多晶硅栅极层(如图3L所示)。 

接着，进行一第三微影工艺，以于基板30上形成有光阻区4511，与无光阻区4510，如图3M所示；而后，以光阻层4511为掩膜，对第三掩膜层45，进行一蚀刻工艺，并去除光阻层4511(如图3N所示)；对基板进行一第一离子布植工艺，也即硼离子植入工艺，与一快速热退火工艺，进而于该低掺杂浓度N型外延层302中形成相邻于沟渠结构氧化层410的一第一深度布植区域360(如图3O所示)；对基板进行清洗与蚀刻工艺，以移除第一深度布植区域360上的部分的栅氧化层431，与部分的多晶硅表面氧化层432。接着，于所得结构的整个表面上，进行一金属溅镀或是蒸镀工艺，以形成一金属层50。而在此实施例中，该金属层50是以金属溅镀层50为例说明且其是由一第一金属层 51和一第二金属层52这两部分所构成(如图3P所示)，其中第一金属层51的材料为钛金属或氮化钛，第二金属层52的材料为铝金属或其他金属。如图3P所示，在金氧半P-N接面二极管装置的宽沟渠终端结构中，该金属溅镀层50至少覆盖表面多晶硅层45、与氧化层侧壁310上。 

并且，金属溅镀层51形成后还进行一快速氮化工艺，进而使得该第一金属层能完全的接着于该宽沟渠终端结构中的表面多晶硅层45、与氧化层侧壁310上；最后，对该金属层50进行一第四微影工艺，以于所涂布的光阻层上定义出有光阻图形区域5011与无光阻区域5010(如图3Q所示)；对该金属层50进行一蚀刻工艺，以去除部分该金属层50，并去除剩余的该光阻层5011，进而完成如图3R所示。 

再参见图3R所示，该具有宽沟渠终端结构的金氧半P-N接面二极管装置主要包含两个区域，也即在左边的元件结构区域，及在右边的宽沟渠终端结构。该宽沟渠终端结构主要包含该基板30(具有一高掺杂浓度N型硅基板301与一低掺杂浓度N型外延层302)、一宽沟渠结构41’、在宽沟渠结构41’内表面上的氧化层410、位在宽沟渠结构41’两内侧壁上且在热氧化层410的沟渠多晶硅层420、位在沟渠多晶硅层420外表面上的表面氧化层432、位在表面氧化层432及热氧化层410上的多晶硅层45、及包覆该多晶硅层45的金属层50。该金属层50包含一第一金属层51(材料可为钛金属或氮化钛)及第二金属层52(材料为铝金属或其他金属)。再者，图3R所示的该具有宽沟渠终端结构尚且具有在宽沟渠结构41’外侧的氧化层侧壁310。依据如图3R所示的结构，在反向电压施加到金属层50上时，电压可通过在金属层50与多晶硅层45电连接而分散，进而提高金氧半P-N接面二极管装置的反向耐压。 

再者，除了上述说明的宽沟渠终端结构外，依据本发明的另一观点，本发明是为一种沟渠隔绝式金氧半P-N接面二极管结构及其制作方法。其在元件的结构设计上，为金氧半N型通道结构与侧边P-N接面二极管共构的架构，并在P型结构中埋入一填满多晶硅的沟渠氧化层结构，以取代大部分的P型结构区域。通过此种结构设计，当元件于正向偏压操作时为金氧半N型通道与P-N面二极管并联，具有接近肖特基二极管的反应速度快与正向导通压降值(VF)低的特性。而于反向偏压操作时，通过填满多晶硅的沟渠氧化层结构与侧边P-N接面二极管空乏区对漏电的夹止与N型通道关闭的行为，使元件具有非常 低的漏电流，又以填满多晶硅的沟渠氧化层结构取代基板中大部分的P型区，通过减少P型区的面积，以降低少数载流子效应的影响，使元件具有较低的反向回复时间trr。因此，该元件同时具有肖特基二极管与P-N二极管的优点。即为具有反应速度快，正向导通压降值(VF)值低，然后又有反向偏压漏电流小，有较低的反向回复时间(trr)等特性的二极管元件。 

图4A-图4L为本发明用于半导体元件的宽沟渠终端结构的另一制作方法的制作流程示意图。如图4A所示，首先，提供一基板40，该基板40是为一高掺杂浓度N型硅基板401(N+硅基板)与一低掺杂浓度N型外延层402(N-外延层)所构成；且通过一氧化工艺于该基板40上形成一第一掩膜层410(氧化层)。如图4B所示，于该第一掩膜层410上形成一光阻层411；进行第一微影工艺以形成光阻层411图案；接着利用光阻层411图案进行一干蚀刻工艺，以移除未被覆盖的第一掩膜层410部分(图4C)。在移除光阻层411图案(图4D)后，即可利用剩余的第一掩膜层410部分做掩膜以进行一干蚀刻工艺，在对应终端结构区域部分形成一宽沟渠结构70(图4E)，其中该宽沟渠结构70的宽度例如可大于10微米。 

当该宽沟渠结构70形成后，可接着对其包含有底部与侧壁的表面进行一随选的粗糙度修饰(Trench Rounding)步骤，以使其表面因前述的蚀刻过程所产生的粗糙边角能加以去除，而让后续的相关氧化层的形成有较佳的环境。该粗糙度修饰步骤可由下列方式进行：(1)为先对该宽沟渠结构70进行沿其表面向下厚度约达数百个埃大小的干式蚀刻，使得此一较薄的蚀刻处理能修饰其表面；(2)接着前述处理后，于该宽沟渠结构70的表面包含了其底部与侧壁上形成一厚度不大的氧化层，其目的是为一种牺牲氧化层(Sacrificial Oxide)，也就是通过其形成之后便接着加以除去的过程，来达到修饰该宽沟渠结构70的表面的目的。 

随后进行热氧化层成长以于所得结构上形成一热氧化层72(图4F)及于所得结构上成长四乙氧基硅(TEOS)氧化层74(图4G)，其中此四乙氧基硅(TEOS)氧化层74的厚度可为(但是不限定于)2000埃以上。再如图4H所示，以一光阻层75覆盖该宽沟渠结构70；随后可以前述两个实施例类似方式，制作元件结构区域的所需元件(此处略以说明)，其中元件结构区的元件可具有多个的沟渠，且该些沟渠的宽度小于宽沟渠结构70的宽度。再者，由于光阻 层75覆盖该宽沟渠结构70，对于元件结构区域的工艺也不会影响该宽沟渠结构70内的元件特性。随后，如图4I所示，移除光阻层75之后，并完成元件结构区的工艺之后，再于所得结构上进行一金属溅镀或是蒸镀工艺，以形成一金属层(未图示于图4I)。最后，再对该金属层进行光阻蚀刻工艺，以移除在宽沟渠结构70周缘的部分金属层，以形成如图4J所示的结构，其中该宽沟渠终端结构包含基板40(具有高掺杂浓度N型硅基板401及低掺杂浓度N型外延层402)、界定于基板40表面的宽沟渠结构70、位在基板40表面且在宽沟渠结构70外的氧化层侧壁410、位在宽沟渠结构70内的热氧化层72及热氧化层72上的四乙氧基硅(TEOS)氧化层74、及大体覆盖于宽沟渠结构70的四乙氧基硅(TEOS)氧化层74上的金属层80，及氧化层侧壁410。在反向电压施加到金属层80上时，电压可通过在金属层80与四乙氧基硅(TEOS)氧化层74而分散，进而提半导体装置的反向耐压。 

此外，上述的金属层80也可如前述的两个实施例，包含一第一金属层(材料可为钛金属或氮化钛)及第二金属层52(材料为铝金属或其他金属，且在第一金属层上)；在上述金属溅镀层蚀刻之后，也可随选进行一热融合(Sintering)工艺，以增加金属溅镀层与其下的四乙氧基硅(TEOS)氧化层74的密合。 

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。 

Claims (10)

1.一种包含宽沟渠终端结构的半导体元件，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该半导体元件包含：

一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；

一氧化层，位于该宽沟渠结构的内表面上；

至少一沟渠多晶硅层，位于该氧化层上且在该宽沟渠结构的内侧壁上；

其特征在于，该半导体元件尚且包含：

一金属层，位于未被该沟渠多晶硅层覆盖的氧化层上及该沟渠多晶硅层上，且金属层直接连接到露出的该未被该沟渠多晶硅层覆盖的氧化层上，该金属层进一步延伸到该宽沟渠结构外；及

一氧化层侧壁，位于该半导体基板上且在该宽沟渠结构外侧。

2.根据权利要求1所述的包含宽沟渠终端结构的半导体元件，其特征在于，该半导体基板包含一高掺杂浓度的硅基板与一低掺杂浓度的外延层。

3.根据权利要求1所述的包含宽沟渠终端结构的半导体元件，其特征在于，该金属层包含有：一第一金属层，及一第二金属层，所述第二金属层形成于该第一金属层上。

4.根据权利要求3所述的包含宽沟渠终端结构的半导体元件，其特征在于，该第一金属层为钛金属，而该第二金属层为铝。

5.根据权利要求1所述的包含宽沟渠终端结构的半导体元件，其特征在于，该半导体元件为金氧半P-N接面二极管装置、肖特基二极管、金氧半场效晶体管或是绝缘栅双极晶体管。

6.一种包含宽沟渠终端结构的半导体元件，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该半导体元件包含：

一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；

一热氧化层，位于该宽沟渠结构的内表面；

其特征在于，该半导体元件尚且包含：

一四乙氧基硅氧化层，覆盖于该热氧化层上，且延伸到该宽沟渠结构外；

一金属层，位于该四乙氧基硅氧化层上，且延伸到该宽沟渠结构外；及

一氧化层侧壁，位于该半导体基板上且在该宽沟渠结构外侧。

7.根据权利要求6所述的包含宽沟渠终端结构的半导体元件，其特征在于，该半导体基板包含一高掺杂浓度的硅基板与一低掺杂浓度的外延层。

8.根据权利要求6所述的包含宽沟渠终端结构的半导体元件，其特征在于，该金属层包含有：一第一金属层，及一第二金属层，形成于该第一金属层上。

9.根据权利要求8所述的包含宽沟渠终端结构的半导体元件，其特征在于，该第一金属层为钛金属，而该第二金属层为铝。

10.根据权利要求6所述的包含宽沟渠终端结构的半导体元件，其特征在于，该半导体元件为金氧半P-N接面二极管装置、肖特基二极管、金氧半场效晶体管或是绝缘栅双极晶体管。