CN210182359U - 一种四颗二极管集成芯片 - Google Patents
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Abstract
一种四颗二极管集成芯片，包括硅片衬底，通过第一次硼杂质掺杂形成有第一P+区，在上下方向贯通硅片衬底形成隔离墙，在硅片衬底中隔离出四间隔块；各间隔块的上表面通过磷杂质掺杂形成有N+区，并通过第二次硼杂质掺杂形成有第二P+区，且N+区与第一P+区、第二P+区均间隔设置；第二P+区的边缘区域开有沟槽；硅片衬底上表面于N+区、第二P+区的周边区域及沟槽的表面覆盖有多晶硅钝化复合薄膜层；沟槽中还填充有玻璃胶，并通过高温烧结形成玻璃钝化层；N+区及第二P+区的表面均沉积有金属层形成金属电极。本实用新型具有工艺简单、集成度高、体积小且品质高等优点。
Description
技术领域
本实用新型涉及一种二极管制造工艺，具体涉及一种四颗二极管集成芯片。
背景技术
二极管广泛应用在各种电路中，可以说凡有电路处皆有二极管，利用其单向导通的特性把交流电转化为直流电，使电路的终端部件可以获得稳定的直流电输入。现有整流二极管的制造方法是以N 型〈111〉晶向单晶硅片为基本材料，在该硅片的上表面进行一次硼掺杂形成平的P 区，然后在下表面进行一次磷扩散形成平的N 区，然后再进行光刻、金属化、合金等工序，最终形成二极管的PN 结构和电极金属，制成整流二极管。
现有技术的不足包括：
一、当需要组成桥式整流电路时，通常需要四个独立的二极管进行电连接，不利于产品的小型化，且工艺流程复杂，制造成本较高；
二、现有二极管结构存在侧壁的漏电流，器件可靠性低；
三、上述现有二极管在工作的过程中，反向截止，正向导通，在正向电流导通过程中由于其自身的正向压降存在，二极管会不断发热，P=U*I（这里U 是正向压降，I 是代表正常工作的电流）。二极管发热的这部分功耗不但由于持续的发热而影响器件的可靠性和使用寿命，而且消耗大量无谓的能量，这和目前绿色节能的环保要求显得格格不入。
因此，如何解决上述现有技术存在的不足，便成为本实用新型所要研究解决的课题。
发明内容
本实用新型的目的是提供一种四颗二极管集成芯片。
为达到上述目的，本实用新型采用的技术方案是：
一种四颗二极管集成芯片，包括一硅片衬底，所述硅片衬底中通过第一次第一杂质掺杂形成有第一P+区或第一N+区，该第一P+区或第一N+区在上下方向贯通所述硅片衬底形成隔离墙，在硅片衬底中隔离出四个水平间隔布置的间隔块；
各所述间隔块的上表面通过第二杂质掺杂形成有N+区或P+区，并通过第二次第一杂质掺杂形成有第二P+区或第二N+区，且N+区与第一P+区、第二P+区均间隔设置，或者P+区与第一N+区、第二N+区均间隔设置；
其中，所述第二P+区或所述第二N+区的边缘区域开有沟槽；
所述硅片衬底上表面于所述N+区或P+区的周边区域、所述第二P+区或所述第二N+区的周边区域以及所述沟槽的表面覆盖有一层多晶硅钝化复合薄膜层；所述沟槽中还填充有玻璃胶，并通过高温烧结形成玻璃钝化层；
所述N+区或P+区以及所述第二P+区或所述第二N+区的表面均沉积有金属层，形成金属电极。
上述技术方案中的有关内容解释如下：
1．上述方案中，所述硅片衬底为N 型〈111〉晶向，所述第一杂质掺杂为硼杂质掺杂或镓杂质掺杂，所述第二杂质掺杂为磷杂质掺杂或砷杂质掺杂；
所述第一次第一杂质掺杂在硅片衬底上表面及下表面的所述隔离带区域中均形成第一P+区；所述第二杂质掺杂在所述硅片衬底上表面的四所述周边区域中形成N+区；所述第二次第一杂质掺杂在所述硅片衬底上表面的各所述第二间隔区域中形成第二P+区；
所述沟槽开设于所述第二P+区的边缘区域。
2．上述方案中，所述硅片衬底为N 型〈111〉晶向，所述第一P+区呈十字形，将所述硅片衬底在水平方向隔离成呈田字形布置的四所述间隔块。
所述N+区与所述第二P+区的距离为200~300um。
所述N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述第二P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm。
在后期封装过程中，可通过将不同二极管颗粒（间隔块）上的所述N+区及所述第二P+区对应的金属电极通过引脚连接，使之成为全桥整流的产品，或者成为一个半桥和两个二极管的产品。
3．上述方案中，所述硅片衬底为P型〈111〉晶向，所述第一杂质掺杂为磷杂质掺杂或砷杂质掺杂，所述第二杂质掺杂为硼杂质掺杂或镓杂质掺杂；
所述第一次第一杂质掺杂在硅片衬底上表面及下表面的所述隔离带区域中均形成第一N+区；所述第二杂质掺杂在所述硅片衬底上表面的四所述周边区域中形成P+区；所述第二次第一杂质掺杂在所述硅片衬底上表面的各所述第二间隔区域中形成第二N+区；
所述沟槽开设于所述第二N+区的边缘区域。
4．上述方案中，所述硅片衬底为P型〈111〉晶向，所述第一N+区呈十字形，将所述硅片衬底在水平方向隔离成呈田字形布置的四所述间隔块。
所述P+区与所述第二N+区的距离为200~300um。
所述P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述第二N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm。
在后期封装过程中，可通过将不同二极管颗粒（间隔块）上的所述P+区及所述第二N+区对应的金属电极通过引脚连接，使之成为全桥整流的产品，或者成为一个半桥和两个二极管的产品。
5．上述方案中，所述沟槽的深度为20~40um。
6．上述方案中，所述玻璃胶的厚度为25~35μm。
7．上述方案中，所述多晶硅钝化复合薄膜层采用CVD工艺沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷气体和一氧化二氮气体，时间为25±1分钟，其中所述硅烷气体的流速为每分钟130±5ml，所述一氧化二氮气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷气体和一氧化二氮气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层。
本实用新型的工作原理及优点如下：
本实用新型一种四颗二极管集成芯片，包括硅片衬底，通过第一次硼杂质掺杂形成有第一P+区或第一N+区，在上下方向贯通硅片衬底形成隔离墙，在硅片衬底中隔离出四间隔块；各间隔块的上表面通过磷杂质掺杂形成有N+区或P+区，并通过第二次硼杂质掺杂形成有第二P+区或第二N+区，且N+区与第一P+区、第二P+区均间隔设置，或P+区与第一N+区、第二N+区均间隔设置；第二P+区或第二N+区的边缘区域开有沟槽；硅片衬底上表面于N+区或P+区、第二P+区或第二N+区的周边区域及沟槽的表面覆盖有多晶硅钝化复合薄膜层；沟槽中还填充有玻璃胶，并通过高温烧结形成玻璃钝化层；N+区或P+区以及第二P+区或第二N+区的表面均沉积有金属层形成金属电极。
相比现有技术而言，本实用新型的优点包括：
一、通过选择性扩散形成U形的PN结，增加了PN结的有效面积，显著降低了二极管在电路中应用时的功耗；
二、采用化学汽相淀积钝化和玻璃钝化结合的方法，减少侧壁的漏电流，提高了器件的可靠性；
三、工艺流程简单，化学品耗用少，正向功耗低，实现了低制造成本高品质的效果；
四、采用20~40um的浅沟槽，加玻璃的二极管PN结钝化设计，通过将四颗二极管都集成在同一硅片衬底中，且各二极管的电极均设计在芯片的同一侧，提高了集成度，器件的体积可大幅减小。
另外，本实用新型一方面不同于常规平面工艺，常规平面工艺一般只能做到600V，如果需要达到800或1000V以上则需要复杂的工艺，即通过多个分压环来实现，需要更大的芯片面积和复杂的工艺过程，加工成本至少需要加倍才能完成；另一方面也不同于100~140um常规的沟槽工艺，常规的沟槽工艺需要3倍以上的化学品腐蚀深的沟槽，采用大面积的玻璃钝化方法增加了杂质沾污的机会，导致漏电流偏高，同时深的沟槽还会导致硅片翘曲增加过程破片率等问题。
本实用新型可应用的产品包括普通的整流二极管、快恢复二极管、TVS保护二极管以及稳压管等。
相较传统二极管芯片结构而言，本实用新型能够做到大幅简化封装，从而能够降低材料费、人工费，有利于降低大批量二极管半导体器件的加工成本，实现最多可降低30%的加工成本，并能够提升单位时间的生产效率。还能减少客户端的使用能耗，更有利于减少资源的浪费（免去对树脂、焊锡、铜引线等材料的消耗），对环保作出贡献。
附图说明
附图1为本实用新型实施例的结构原理示意图；
附图2为本实用新型实施例的结构示意图（俯视视角）。
以上附图中：1．硅片衬底；2．第一P+区；3．间隔块；4．N+区；5．第二P+区；6．沟槽；7．多晶硅钝化复合薄膜层；8．玻璃钝化层；9．金属层；d．距离。
具体实施方式
下面结合附图及实施例对本实用新型作进一步描述：
实施例：参见附图1、2所示，一种四颗二极管集成芯片，包括一硅片衬底1，该硅片衬底1可选择N 型〈111〉晶向或者P型〈111〉晶向，本实施例以N型〈111〉晶向为例进行说明。
所述硅片衬底1中通过第一次硼杂质掺杂（也可为镓杂质掺杂）形成有第一P+区2，该第一P+区2在上下方向贯通所述硅片衬底1形成隔离墙，在硅片衬底1中隔离出四个水平间隔布置的间隔块3；所述第一P+区2呈十字形，将所述硅片衬底1在水平方向隔离成呈田字形布置的四所述间隔块3。
各所述间隔块3的上表面通过磷杂质掺杂（也可为砷杂质掺杂）形成有N+区4，并通过第二次硼杂质掺杂（也可为镓杂质掺杂）形成有第二P+区5，且N+区4与第一P+区2、第二P+区5均间隔设置；所述N+区4与所述第二P+区5的距离d为200~300um。
所述N+区4表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述第二P+区5表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm。
其中，所述第二P+区5的边缘区域开有沟槽6；所述沟槽6的深度为20~40um。
所述硅片衬底1上表面于所述N+区4的周边区域、所述第二P+区5的周边区域以及所述沟槽6的表面覆盖有一层多晶硅钝化复合薄膜层7；所述沟槽6中还填充有玻璃胶，所述玻璃胶的厚度为25~35μm，并通过高温烧结形成玻璃钝化层8。
所述N+区4以及所述第二P+区5的表面均沉积有金属层9，形成金属电极。
其中，所述多晶硅钝化复合薄膜层7采用CVD工艺（化学气相淀积工艺）沉积形成，其工艺条件为：首先，在650±1℃的温度条件下通入硅烷气体和一氧化二氮气体，时间为25±1分钟，其中所述硅烷气体的流速为每分钟130±5ml，所述一氧化二氮气体的流速为每分钟30±2ml；然后，在780±1℃的温度条件下继续通入硅烷气体和一氧化二氮气体，时间为15±0.5分钟，且两种气体的流速分别为SiH4每分钟25±5ml和N2O每分钟80±5ml；最终形成一层含氧多晶硅钝化膜和二氧化硅薄膜的所述多晶硅钝化复合薄膜层7。
其中，在后期封装过程中，可通过将不同二极管颗粒（间隔块3）上的所述N+区4及所述第二P+区5对应的金属电极通过引脚连接，使之成为全桥整流的产品，或者成为一个半桥和两个二极管的产品。
上述实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据以实施，并不能以此限制本实用新型的保护范围。凡根据本实用新型精神实质所作的等效变化或修饰，都应涵盖在本实用新型的保护范围之内。
Claims (10)
1.一种四颗二极管集成芯片，其特征在于：包括一硅片衬底，所述硅片衬底中通过第一次第一杂质掺杂形成有第一P+区或第一N+区，该第一P+区或第一N+区在上下方向贯通所述硅片衬底形成隔离墙，在硅片衬底中隔离出四个水平间隔布置的间隔块；
各所述间隔块的上表面通过第二杂质掺杂形成有N+区或P+区，并通过第二次第一杂质掺杂形成有第二P+区或第二N+区，且N+区与第一P+区、第二P+区均间隔设置，或者P+区与第一N+区、第二N+区均间隔设置；
其中，所述第二P+区或所述第二N+区的边缘区域开有沟槽；
所述硅片衬底上表面于所述N+区或P+区的周边区域、所述第二P+区或所述第二N+区的周边区域以及所述沟槽的表面覆盖有一层多晶硅钝化复合薄膜层；所述沟槽中还填充有玻璃胶，并通过高温烧结形成玻璃钝化层；
所述N+区或P+区以及所述第二P+区或所述第二N+区的表面均沉积有金属层，形成金属电极。
2.根据权利要求1所述的芯片，其特征在于：所述硅片衬底为N 型〈111〉晶向，所述第一杂质掺杂为硼杂质掺杂或镓杂质掺杂，所述第二杂质掺杂为磷杂质掺杂或砷杂质掺杂；
所述第一次第一杂质掺杂在硅片衬底上表面及下表面的一隔离带区域中均形成第一P+区；所述第二杂质掺杂在所述硅片衬底上表面的四所述周边区域中形成N+区；所述第二次第一杂质掺杂在所述硅片衬底上表面的各第二间隔区域中形成第二P+区；
所述沟槽开设于所述第二P+区的边缘区域。
3.根据权利要求1所述的芯片，其特征在于：所述硅片衬底为P型〈111〉晶向，所述第一杂质掺杂为磷杂质掺杂或砷杂质掺杂，所述第二杂质掺杂为硼杂质掺杂或镓杂质掺杂；
所述第一次第一杂质掺杂在硅片衬底上表面及下表面的一隔离带区域中均形成第一N+区；所述第二杂质掺杂在所述硅片衬底上表面的四所述周边区域中形成P+区；所述第二次第一杂质掺杂在所述硅片衬底上表面的各第二间隔区域中形成第二N+区；
所述沟槽开设于所述第二N+区的边缘区域。
4.根据权利要求2所述的芯片，其特征在于：所述第一P+区呈十字形，将所述硅片衬底在水平方向隔离成呈田字形布置的四所述间隔块。
5.根据权利要求2所述的芯片，其特征在于：所述N+区与所述第二P+区的距离为200~300um。
6.根据权利要求2所述的芯片，其特征在于：所述N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述第二P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm。
7.根据权利要求3所述的芯片，其特征在于：所述第一N+区呈十字形，将所述硅片衬底在水平方向隔离成呈田字形布置的四所述间隔块。
8.根据权利要求3所述的芯片，其特征在于：所述P+区与所述第二N+区的距离为200~300um。
9.根据权利要求3所述的芯片，其特征在于：所述P+区表面的掺杂浓度至少1021atm/cm3，扩散深度为30~50μm；所述第二N+区表面的掺杂浓度至少1021atm/cm3，扩散深度为50~70μm。
10.根据权利要求1所述的芯片，其特征在于：所述沟槽的深度为20~40um；所述玻璃胶的厚度为25~35μm。
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| CN201920611001.8U CN210182359U (zh) | 2019-04-30 | 2019-04-30 | 一种四颗二极管集成芯片 |
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Cited By (1)
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| CN110060934A (zh) * | 2019-04-30 | 2019-07-26 | 苏州固锝电子股份有限公司 | 一种四颗二极管集成芯片的制造工艺 |
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Cited By (2)
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| CN110060934A (zh) * | 2019-04-30 | 2019-07-26 | 苏州固锝电子股份有限公司 | 一种四颗二极管集成芯片的制造工艺 |
| CN110060934B (zh) * | 2019-04-30 | 2024-02-09 | 苏州固锝电子股份有限公司 | 一种四颗二极管集成芯片的制造工艺 |
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