CN205231072U - 一种中低压台面二极管芯片 - Google Patents
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Abstract
本实用新型公开了一种中低压台面二极管芯片，属于芯片制造技术领域。本实用新型的芯片包括PN结和钝化膜层，其特征在于：所述PN结的N区外侧设有N+层；所述钝化膜层包覆在PN结外部的台面侧壁，所述钝化膜层包括掺氧半绝缘多晶硅层和不掺杂氧化硅层，所述掺氧半绝缘多晶硅层与所述台面侧壁直接接触；与现有技术相比，本实用新型具有钝化膜表面完整性好，生产周期短，成本低的优点。
Description
技术领域
本实用新型涉及一种二极管芯片，尤其涉及一种中低压台面二极管芯片。
背景技术
半导体二极管主要是依靠PN结而工作的，与PN结不可分割的点接触型和肖特基型，也被列入一般的二极管的范围内。包括这两种型号在内，根据PN结构造面的特点，把晶体二极管分类如下：点接触型二极管、键型二极管、合金型二极管、扩散型二极管、台面型二极管、平面型二极管、合金扩散型二极管、外延型二极管、肖特基二极管，其中台面型二极管的PN结的制作方法虽然与扩散型相同，但是，只保留PN结及其必要的部分，把不必要的部分用药品腐蚀掉，而其剩余的部分便呈现出台面形，因而得名。
芯片表面的钝化层可以避免芯片与外界直接接触和避免杂质原子对芯片的吸附，有利于缓解外部应力对芯片的损伤，从而减少侧壁表面漏电流，有效提高芯片的可靠性。
现有的中低压GPP二极管和高耐压GPP二极管一样均采用玻璃钝化，即用玻璃粉高温烧结形成玻璃保护PN结的技术。玻璃钝化工艺生产出的产品容易存在各种电性问题，如漏电流偏高，击穿电压偏低等；硅片整体变形严重，导致破碎率高；国产玻璃粉质量尚未完全过关，进口玻璃粉价格高，供应也不稳定。玻璃钝化工艺玻璃粉的烧结必须在有气体（N2和O2）保护的状态下进行，所以在玻璃粉烧结成玻璃的时候容易在玻璃中形成气泡；玻璃与硅接触不好，也会存在PN结覆盖不完全，这些均会导致击穿电压降低，漏电流超标等问题。玻璃的热膨胀系数与硅相差较大，因此很容易造成硅片整体翘曲，破片率高，因此只适宜生产小尺寸的硅片，生产成本很难降低。
现有技术中，如公开号为CN203386762U，名称为“台面型玻璃钝化二极管芯片”的实用新型专利，该专利公开的芯片，包括一块半导体基片上的PN结、台面侧壁包覆在PN结外部的钝化玻璃层和低温氧化隔层，其特征在于：所述玻璃钝化层分两层，其中一层与二层之间增加低温氧化隔层；低温氧化隔层厚度为1±0.5μm，PN结周围玻璃钝化层及低温氧化隔层，能有效提高芯片的高温可靠性能。该专利使用的低温氧化隔层是LPCVD工艺生长的低温氧化硅LTO膜，其沉积速率低，生产效率低下，不能完全满足大规模生产的要求。
又如公开号为CN202384330U，名称为“多层保护的玻璃钝化芯片”的实用新型专利，该专利公开的芯片，包括半导体基片、半导体基片上的P+层、N+层和玻璃钝化层，所述半导体基片的腐蚀沟槽内设置有含氧多晶硅保护层和氮化硅保护层，所述含氧多晶硅保护层位于腐蚀沟槽表面上，氮化硅保护层位于含氧多晶硅保护层与玻璃钝化层之间。
半导体生产用氮化硅主要通过CVD工艺获得。无论是LPCVD还是APCVD(常压CVD)制备氮化硅都需要750℃以上的高温。等离子增强CVD（PECVD）氮化硅虽然淀积温度较低，300℃以上即可，但存在等离子表面损伤的问题，浅结器件就不能用，即使退火也难恢复，现是在裸露的PN结上做钝化，稳定性是潜在的问题。同时氮化硅界面态密度高、应力系数大，膜厚受到限制；另外氮化硅腐蚀特性与氧化硅、掺氧多晶硅和玻璃都不同，工艺难以兼容，通常氮化硅需要化学干法腐蚀(CDE)，这也会给生产带来麻烦。试验表明，与玻璃组成复合钝化结构的CVD膜必须有一定的厚度，而在适用范围内膜厚些更佳。LPCVD淀积速率慢，不仅制约生产效率，对于一些市场急需产品，问题会更加突出。SIPOS比LTO淀积速率更慢，基本上是1:2，在钝化膜膜厚配比上LTO更厚些，因此氧化硅的生长速率就显得至关重要。
中低压台面二极管主要应用于工作电压要求不很高的电子部件中，其应用范围遍及各个领域。
实用新型内容
本实用新型旨在提供一种中低压台面二极管芯片，通过采用掺氧半绝缘多晶硅（SIPOS）与常压CVD生长的氧化硅（UDO）进行配合，使得本实用新型的芯片表面平整性好，生产效率高，次品率低，具有成本低，经济效益好的优点。
为了实现上述发明目的本实用新型的技术方案如下：
一种中低压台面二极管芯片，包括PN结和钝化膜层，其特征在于：所述钝化膜层包覆在PN结外部的台面侧壁，所述钝化膜层包括掺氧半绝缘多晶硅层和不掺杂氧化硅层，所述掺氧半绝缘多晶硅层与所述台面侧壁直接接触。
所述PN结的N区外侧设有N+层，如反向击穿电压较低，衬底材料电阻率不太高，则N+层可不要。
需要说明的是，不掺杂氧化硅层采用常压化学汽相淀积得到，英文缩写为UDO。一般掺杂是指掺磷，本实用新型的不掺杂是指不掺磷；N区的一端与P区连接，另一端即为N区外侧。
所述掺氧半绝缘多晶硅层的厚度为0.3～0.5μm。
所述不掺杂氧化硅层的厚度为0.6～1.0μm。
所述PN结的P区厚度为80～90μm，N区厚度为120～140μm。
所述N+层的厚度为50～60μm。
所述掺氧半绝缘多晶硅层的氧原子占15～30%。
所述PN结的P区外侧、N+层外侧还有镀镍层。
所述镀镍层的厚度为0.9～1.1μm。
与现有技术相比，本实用新型具有以下有益效果：
（1）本实用新型通过优化钝化膜层组成，其中掺氧半绝缘多晶硅（SIPOS）具有较高的抗反向击穿电压的能力，且与衬底接触良好，覆盖后表面完整性好，而氧化硅（UDO）具有较高的沉积速率，两者相互配合，既能满足较好的抗反向击穿电压的能力，有效提高产品的使用的稳定性、延长使用寿命，又具有良好的钝化效果。
本实用新型与背景技术中公开号为CN203386762U的专利文献中的钝化层为玻璃层+氧化隔层相比，具有钝化效果稳定，生产效率高的优点，其省去了玻璃层，避免了玻璃钝化容易存在各种电性问题，如漏电流偏高，击穿电压偏低的缺点；与背景技术中公开号为CN202384330U的专利文献中钝化膜结构为氮化硅+氧化硅+玻璃的钝化膜相比，本实用新型的加工性能好，膜的厚度不会受到限制，膜厚的均匀性更易控制，不必使用盒舟，操作更方便；且工艺兼容性更好，生产效率更高，且本实用新型的钝化膜生长速率快，尤其是不掺杂氧化硅比普通的低温化学汽相淀积氧化硅快近30倍，可大大缩短生产周期，提高生产效率。
（2）本实用新型在PN结的N端设有N+层，可降低衬底电阻，既保证高耐压能力又能降低电耗和发热。
（3）本实用新型进一步对各层的厚度进行可优化，即掺氧半绝缘多晶硅层的厚度、不掺杂氧化硅层厚度、PN结的P区、N区厚度的设计，可进一步提高器件的良品率和稳定性。
（4）本实用新型的PN结的P区外侧、N+层外侧还有镀镍层，镀镍层的厚度设为0.9～1.1μm，以进一步保护芯片，便于焊接，保证良好的欧姆接触。
附图说明
图1为本实用新型的芯片剖视结构示意图；
其中，1-PN结，11-N区，12-P区，2-钝化膜层，21-掺氧半绝缘多晶硅层，22-不掺杂氧化硅层，3-N+层，4-镀镍层。
具体实施方式
实施例1
一种中低压台面二极管芯片，如图1所示，包括PN结1和钝化膜层2，其特征在于：钝化膜层2包覆在PN结1外部的台面侧壁，钝化膜层2包括掺氧半绝缘多晶硅层21和不掺杂氧化硅层22，掺氧半绝缘多晶硅层21与所述台面侧壁直接接触。
实施例2
一种中低压台面二极管芯片，如图1所示，包括PN结1和钝化膜层2，其特征在于：钝化膜层2包覆在PN结1外部的台面侧壁，钝化膜层2包括掺氧半绝缘多晶硅层21和不掺杂氧化硅层22，掺氧半绝缘多晶硅层21与所述台面侧壁直接接触。
PN结1的N区11外侧设有N+层，以降低电耗和发热。
本实施例中，掺氧半绝缘多晶硅层21的厚度为0.3μm，不掺杂氧化硅层22的厚度为0.6μm，PN结1的P区12厚度为80μm，N区11厚度为120μm，N+层3的厚度为50μm。
实施例3
本实施例与实施例2的区别在于：掺氧半绝缘多晶硅层21的厚度为0.5μm，不掺杂氧化硅层22的厚度为1.0μm，PN结1的P区12厚度为90μm，N区11厚度为140μm，N+层3的厚度为60μm。进一步地，N+层3的厚度为50μm，掺氧半绝缘多晶硅层21的氧原子占15%；PN结1的P区12外侧、N+层3外侧还有镀镍层4，镀镍层4的厚度为0.9μm，以进一步提高耐压强度，保证焊接质量。
实施例4
本实施例与实施例3的区别在于：掺氧半绝缘多晶硅层21的厚度为0.4μm，不掺杂氧化硅层22的厚度为0.8μm，PN结1的P区12厚度为85μm，N区11厚度为125μm，N+层3的厚度为60μm，掺氧半绝缘多晶硅层21的氧原子占30%；PN结1的P区12外侧、N+层3外侧还有镀镍层4，镀镍层4的厚度为1.1μm。
实施例5
本实施例与实施例3的区别在于：掺氧半绝缘多晶硅层21的厚度为0.35μm，不掺杂氧化硅层22的厚度为0.7μm，PN结1的P区12厚度为82μm，N区11厚度为130μm，N+层3的厚度为57μm，掺氧半绝缘多晶硅层21的氧原子占22%；PN结1的P区12外侧、N+层3外侧还有镀镍层4，镀镍层4的厚度为1.0μm，以进一步保证焊接质量。
本实施例的中低台面二极管的制备工艺包括：晶圆清洗—涂磷—磷扩散—磷分割一一次喷砂—涂硼—硼扩散—硼分割—二次喷砂—二次清洗—一次光刻（刻蚀台面）—清洗—掺氧半绝缘多晶硅淀积—不掺杂氧化硅淀积—二次光刻—表面金属化—点测—划片—裂片—晶粒清洗步骤；其中不掺杂氧化硅采用常压化学汽相淀积得到。
Claims (8)
1.一种中低压台面二极管芯片，包括PN结（1）和钝化膜层（2），其特征在于：所述钝化膜层（2）包覆在PN结（1）外部的台面侧壁，钝化膜层（2）包括掺氧半绝缘多晶硅层（21）和不掺杂氧化硅层（22），所述掺氧半绝缘多晶硅层（21）与所述台面侧壁直接接触。
2.如权利要求1所述的中低压台面二极管芯片，其特征在于：所述PN结（1）的N区（11）外侧设有N+层（3）。
3.如权利要求1所述的中低压台面二极管芯片，其特征在于：所述掺氧半绝缘多晶硅层（21）的厚度为0.3～0.5μm。
4.如权利要求1所述的中低压台面二极管芯片，其特征在于：所述不掺杂氧化硅层（22）的厚度为0.6～1.0μm。
5.如权利要求1所述的中低压台面二极管芯片，其特征在于：所述PN结（1）的P区（12）厚度为80～90μm，N区（11）厚度为120～140μm。
6.如权利要求2所述的中低压台面二极管芯片，其特征在于：所述N+层（3）的厚度为50～60μm。
7.如权利要求1所述的中低压台面二极管芯片，其特征在于：所述PN结（1）的P区（12）外侧、N+层（3）外侧还有镀镍层（4）。
8.如权利要求7所述的中低压台面二极管芯片，其特征在于：所述镀镍层（4）的厚度为0.9～1.1μm。
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| CN201520983605.7U CN205231072U (zh) | 2015-12-02 | 2015-12-02 | 一种中低压台面二极管芯片 |
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Cited By (2)
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|---|---|---|---|---|
| CN110061067A (zh) * | 2019-04-30 | 2019-07-26 | 苏州固锝电子股份有限公司 | 一种可并联组合的整流二极管芯片的制造工艺 |
| CN113571513A (zh) * | 2021-09-23 | 2021-10-29 | 四川上特科技有限公司 | 一种用于瞬态抑制器的低触发高鲁棒性scr器件及保护电路 |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: A medium and low voltage mesa diode chip Effective date of registration: 20201223 Granted publication date: 20160511 Pledgee: Agricultural Bank of China Limited Shehong City sub branch Pledgor: SICHUAN SHANGTE TECHNOLOGY Co.,Ltd. Registration number: Y2020510000116 |
|
| PE01 | Entry into force of the registration of the contract for pledge of patent right |