KR100884975B1 - 플래시 메모리 소자의 형성 방법 - Google Patents
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Abstract
본 발명은, 반도체 기판상에 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 및 컨트롤 게이트를 포함하는 다수의 플래시 셀이 형성된 플래시 셀 영역 및 상기 플래시 셀 영역 주변에 다수의 트랜지스터가 형성된 트랜지스터 영역이 구비된 상태에서, 상기 플래시 셀과 상기 트랜지스터 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계와, 상기 제 2 절연막 상에 포토레지스트막을 도포한 후, 상기 플래시 셀 영역 상의 포토레지스트막을 제거하여 상기 플래시 셀 영역을 오픈하는 단계와, 상기 플래시 셀 영역 상의 제 2 절연막을 제거하는 단계와, 상기 트랜지스터 영역 상의 제 2 절연막에 대해 식각공정을 수행하여 상기 트랜지스터의 양 측벽에 제 1 절연막을 포함하는 듀얼 스페이서(dual spacer)를 형성하는 단계와, 상기 플래시 셀 영역 상에 남아있는 상기 제 1 절연막에 대해 식각공정을 수행하여 상기 플래시 셀 양 측벽에 스페이서를 형성하는 단계를 포함하며, 상기 플래시 셀 영역에 잔존하는 스페이서는 상기 플래시 셀 주변 트랜지스터 영역에 잔존하는 스페이서보다 더 얇게 형성되는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법에 관한 것이다.
플래시 셀, 듀얼 스페이서(dual spacer)
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 플래시 메모리 소자의 형성 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판
210 : 제 1 절연막
211 : 제 2 스페이서
220 : 제 2 절연막
221 : 제 1 스페이서
230 : 포토레지스트막
240 : 듀얼 스페이서
본 발명은 플래시 메모리 소자의 형성 방법에 관한 것으로, 특히 플래시 셀 영역과 플래시 셀 주변의 트랜지스터 영역의 스페이서(spacer)를 서로 다른 크기로 형성함으로써 후속의 효과적인 산화막 갭필 공정이 수행될 수 있도록 하는 플래시 메모리 소자의 형성 방법에 관한 것이다.
플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
한편, 플래시 메모리 소자에서 메모리 셀의 성능을 결정하는 중요한 변수는 게이트 결합 계수이다. 이와 같은 게이트 결합 계수는 플로팅 게이트(floating gate)의 전위에 큰 영향을 미친다. 더욱 높은 게이트 결합 계수를 가지는 플래시 메모리 소자는 플로팅 게이트의 전위를 메모리 셀의 컨트롤 게이트(control gate)에 주어진 전위에 근접하게 형성할 수 있으므로, 더욱 높은 프로그램 및 소거 효율 또는 판독 속도를 포함한 플래시 메모리 셀의 성능이 보다 향상될 수 있다. 높은 게이트 결합 비율은 플래시 칩 설계를 간소화하여, 특히 더욱 낮은 전원 전압에 대해 플래시 메모리 셀의 동작 전압을 낮출 수 있다. 게이트 결합 계수를 결정하는 중요한 요인은 터널 옥사이드 커패시턴스(tunnel oxide capacitance)에 대한 폴리 실리콘(poly silicon) 사이의 커패시턴스, 즉 플로팅 게이트 폴리(floating gate poly)와 컨트롤 게이트 폴리(control gate poly) 사이의 커패시턴스이다. 폴리실리콘 사이의 커패시턴스가 증가하고 터널 옥사이드 커패시턴스가 감소함에 따라, 게이트 결합 계수는 증가할 수 있다.
한편, 반도체 소자의 고집적화 경향에 따라 플래시 메모리 셀의 설계 규칙(design rule)이 감소하고 이에 따라, 셀(cell)의 크기가 축소됨으로써 플래시 셀 및 플래시 셀 주변의 트랜지스터 소자에 대해 동일한 크기의 스페이서(spacer)를 사용할 수 없게 되었다.
도 1에 도시된 바와 같이, 만약 플래시 셀 및 플래시 셀 주변의 트랜지스터 소자에 대해 동일한 크기의 스페이서를 사용할 경우, 플래시 셀 사이(H)의 종횡비(aspect ratio)가 급격하게 나빠져서 후속의 PMD(premetal dielectric) 갭필(gap fill) 공정과정에서 정상적인 갭필이 진행될 수 없는 문제가 있다.
전술한 문제를 해결하기 위해 본 발명은, 플래시 셀 영역과 플래시 셀 주변의 트랜지스터 영역의 스페이서(spacer)를 서로 다른 크기로 형성함으로써 후속의 효과적인 산화막 갭필 공정이 수행될 수 있도록 하는 플래시 메모리 소자의 형성 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 및 컨트롤 게이트를 포함하는 다수의 플래시 셀이 형성된 플래시 셀 영역 및 상기 플래시 셀 영역 주변에 다수의 트랜지스터가 형성된 트랜지스터 영역이 구비된 상태에서, 상기 플래시 셀과 상기 트랜지스터 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계와, 상기 제 2 절연막 상에 포토레지스트막을 도포한 후, 상기 플래시 셀 영역 상의 포토레지스트막을 제거하여 상기 플래시 셀 영역을 오픈하는 단계와, 상기 플래시 셀 영역 상의 제 2 절연막을 제거하는 단계와, 상기 트랜지스터 영역 상의 제 2 절연막에 대해 식각공정을 수행하여 상기 트랜지스터의 양 측벽에 제 1 절연막을 포함하는 듀얼 스페이서(dual spacer)를 형성하는 단계와, 상기 플래시 셀 영역 상에 남아있는 상기 제 1 절연막에 대해 식각공정을 수행하여 상기 플래시 셀 양 측벽에 스페이서를 형성하는 단계를 포함하며, 상기 플래시 셀 영역에 상기 제 1 절연막으로 형성된 스페이서는 상기 플래시 셀 주변 트랜지스터 영역에 상기 제 1 절연막 및 제 2 절연막을 포함하여 형성된 듀얼 스페이서보다 더 얇게 형성되는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법을 제공한다.
본 발명에서, 상기 제 1 절연막 및 제 2 절연막을 형성하는 단계는, 상기 플래시 셀 및 상기 트랜지스터를 포함한 상기 기판 전면에 대해 플라즈마 보강 기상증착 또는 저압 화학 기상증착 방식으로 상기 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막에 대해 제 1 완전 이방성 식각 공정을 수행하는 단계와, 상기 제 1 완전 이방성 식각 공정이 수행된 제 1 절연막을 포함한 상기 기판 전면에 저압 화학 기상증착 방식으로 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막에 대해 제 2 완전 이방성 식각 공정을 수행하는 단계를 포함한다.
본 발명에서, 상기 제 1 절연막은 MTO(Medium Temperature Deposition of Oxide) 또는 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성하고, 상기 제 2 절연막은 질화막(Nitride)을 이용하여 형성한다.
본 발명에서, 상기 제 2 절연막의 두께는 상기 형성된 제 1 절연막의 두께보다 3 ~ 5배 두껍게 형성하고, 상기 포토레지스트막의 두께는 상기 제 2 절연막의 두께보다 10 ~ 15배 두껍게 형성한다.
본 발명에서, 상기 플래시 셀 영역 상의 제 2 절연막을 제거하는 단계에서, 상기 제 2 절연막은 인산(H3PO4)을 사용하는 습식 에칭으로 제거한다.
본 발명에서, 상기 트랜지스터 양 측벽의 듀얼 스페이서 및 상기 플래시 셀 양 측벽의 스페이서는 CF4가스를 이용한 반응 이온 식각(Reactive Ion Etch) 방법으로 식각하여 형성한다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자의 형성 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)상에 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 및 컨트롤 게이트를 포함한 다수의 플래시 셀이 형성된 플래시 셀 영역(A) 및 플래시 셀 영역(A) 주변에 다수의 트랜지스터가 형성된 트랜지스터 영역(B)이 구비된 상태에서, 플래시 셀 및 트랜지스터를 포함한 기판(200) 전면에 대해 제 1 절연막(210)을 콘포말(conformal)하게 형성한다. 이때, 제 1 절연막(210)은 MTO(Medium Temperature Deposition of Oxide) 또는 TEOS(Tetra-Ethyl-Ortho-Silicate)를 포함한 산화막(Oxide film)으로 형성할 수 있다.
이러한 산화막은, 주로 저온에 의한 플라즈마 보강 기상증착(Plasma Enhanced Chamical Vapor Deposition, PECVD) 방식 또는 약 800℃ 정도의 온도에서 산화막을 증착하는 저압 화학 기상증착(Low Pressure Chamical Vapor Deposition, LPCVD) 방식을 이용하여 형성하는 것이 바람직하다.
이어서, 제 1 절연막(210)에 대해 제 1 완전 이방성 식각 공정을 수행하여 플래시 셀 및 트랜지스터 등의 각각의 소자 사이 반도체 기판(200)의 표면을 노출시킨다.
다음으로, 도 2b에 도시된 바와 같이, 제 1 절연막(210)이 형성된 플래시 셀 및 트랜지스터를 포함한 기판(200) 전면에 제 1 절연막(210)을 형성할 때와 동일하게 제 2 절연막(220)을 콘포말(conformal)하게 형성한다. 이때, 제 2 절연막(220)은 일반적으로 LPCVD 방식을 통해 질화막(nitride)을 이용하여 형성할 수 있다.
또한, 이러한 질화막을 이용하여 형성된 제 2 절연막(220)의 두께는 상기 형성된 제 1 절연막(210)의 두께보다 3 ~ 4배 정도 두껍게 형성하는 것이 바람직하다.
이어서, 제 2 절연막(220)에 대해 제 1 완전 식각 공정과 동일하게, 제 2 완전 이방성 식각 공정을 수행하여 제 1 절연막(210)이 형성된 플래시 셀 및 트랜지 스터 등의 각각의 소자 사이 반도체 기판(200)의 표면을 노출시킨다.
다음으로, 도 2c에 도시된 바와 같이, 제 1 절연막(210) 및 제 2 절연막(220)이 순차적으로 형성된 플래시 셀 및 트랜지스터를 포함한 기판(200) 전면에 포토레지스트막(230)을 도포한다. 이때, 포토레지스트막(230)의 두께는 일반적으로 1.1㎛ 두께로 형성하는데, 본 발명에서는 제 2 절연막(220)의 두께보다 10 ~ 15배 정도 두껍게 도포하는 것이 바람직하다.
이어서, 플래시 셀 영역(A) 상에 형성된 포토레지스트막에 대해 애싱(ashing) 공정을 수행하여 제거함으로써 플래시 셀 영역(A)을 오픈할 수 있다.
그 후, 오픈된 플래시 셀 영역(A)의 플래시 셀 상부에 형성된 제 2 절연막(220)을 제거한다. 이때, 질화막으로 이루어진 제 2 절연막(220)에 대해 인산(H3PO4)을 사용하는 습식 에칭을 통해 제거할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 트랜지스터 영역(B) 상에 형성된 포토레지스트막을 제거한 후, 트랜지스터 위에 형성된 제 2 절연막(220)에 대해 CF4가스를 이용하여 반응 이온 식각(Reactive Ion Etct)을 포함한 이방성 식각 방법을 통해 트랜지스터의 양 측벽에 제 1 스페이서(221)를 형성한다. 즉, 트랜지스터의 양 측벽에는 산화막으로 이루어진 제 1 절연막(210)을 포함함으로써 질화막으로 이루어진 제 2 절연막(220)이 이방성 식각됨에 따라 제 1 스페이서(221)를 형성하여 후속의 플래시 셀의 양 측벽에 형성될 스페이서의 두께보다 두꺼운 스페이서를 구현할 수 있다.
다음으로, 도 2e에 도시된 바와 같이, 이번에는, 플래시 셀 영역(A) 상의 플래시 셀 위에 남아있는 제 1 절연막(210)에 대해 CF4가스를 이용한 이방성 식각 예컨대, RIE 방법으로 식각하여 플래시 셀 양 측벽에 제 2 스페이서(211)를 형성한다. 이때, 도 2e에서 보듯이, 트랜지스터 영역(B)의 트랜지스터 상부에 형성된 제 1 절연막(210)의 일부가 식각될 수 있다.
따라서, 플래시 셀 영역(A)의 플래시 셀 양 측벽에는 산화막만으로 이루어진 제 2 스페이서(211)를 형성할 수 있다. 또한, 트랜지스터 영역(B)의 트랜지스터 양 측벽에는 산화막으로 이루어진 제 1 절연막(210)을 포함하고, 질화막으로 이루어진 제 1 스페이서(211)를 형성함으로써 결과적으로, 트랜지스터 양 측벽에는 플래시 셀 양 측벽에 형성된 제 2 스페이서(211)의 두께보다 두꺼운 듀얼 스페이서(dual spacer)(240)을 형성할 수 있다.
전술한 바와 같이, 플래시 셀 영역(A)에 구비된 제 2 스페이서(211)와 트랜지스터 영역(B)에 구비된 듀얼 스페이서(240)의 크기를 다르게 형성함으로써 플래시 셀의 크기가 감소됨에 따라 플래시 셀 영역(A)의 종횡비(aspect ratio)가 나빠져서 발생할 수 있는 후속의 PMD(premetal dielectric) 갭필(gap fill) 공정의 취약함을 해소할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 트랜지스터 영역에 듀얼 스페이서(dual spacer)를 형성하여 플래시 셀 영역의 스페이서보다 더 두껍게 형성함으로써 플래시 셀의 크기가 감소됨에 따라 플래시 셀 영역(A)의 종횡비(aspect ratio)가 나빠져서 발생할 수 있는 후속의 PMD(premetal dielectric) 갭필(gap fill) 공정의 취약함을 해소할 수 있다.
Claims (6)
- 반도체 기판상에 플로팅 게이트, ONO(Oxide-Nitride-Oxide) 및 컨트롤 게이트를 포함하는 다수의 플래시 셀이 형성된 플래시 셀 영역 및 상기 플래시 셀 영역 주변에 다수의 트랜지스터가 형성된 트랜지스터 영역이 구비된 상태에서,상기 플래시 셀과 상기 트랜지스터 상에 제 1 절연막 및 제 2 절연막을 순차적으로 형성하는 단계와,상기 제 2 절연막 상에 포토레지스트막을 도포한 후, 상기 플래시 셀 영역 상의 포토레지스트막을 제거하여 상기 플래시 셀 영역을 오픈하는 단계와,상기 플래시 셀 영역 상의 제 2 절연막을 제거하는 단계와,상기 트랜지스터 영역 상의 제 2 절연막에 대해 식각공정을 수행하여 상기 트랜지스터의 양 측벽에 제 1 절연막을 포함하는 듀얼 스페이서(dual spacer)를 형성하는 단계와,상기 플래시 셀 영역 상에 남아있는 상기 제 1 절연막에 대해 식각공정을 수행하여 상기 플래시 셀 양 측벽에 스페이서를 형성하는 단계를 포함하며,상기 플래시 셀 영역에 상기 제 1 절연막으로 형성된 스페이서는 상기 플래시 셀 주변 트랜지스터 영역에 상기 제 1 절연막 및 제 2 절연막을 포함하여 형성된 듀얼 스페이서보다 더 얇게 형성되는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막 및 제 2 절연막을 형성하는 단계는,상기 플래시 셀 및 상기 트랜지스터를 포함한 상기 기판 전면에 대해 플라즈마 보강 기상증착 또는 저압 화학 기상증착 방식으로 상기 제 1 절연막을 형성하는 단계와,상기 제 1 절연막에 대해 제 1 완전 이방성 식각 공정을 수행하는 단계와,상기 제 1 완전 이방성 식각 공정이 수행된 제 1 절연막을 포함한 상기 기판 전면에 저압 화학 기상증착 방식으로 제 2 절연막을 형성하는 단계와,상기 제 2 절연막에 대해 제 2 완전 이방성 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 절연막은 MTO(Medium Temperature Deposition of Oxide) 또는 TEOS(Tetra Ethyl Ortho Silicate)를 이용하여 형성하고, 상기 제 2 절연막은 질화막(Nitride)을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제 2 절연막의 두께는 상기 형성된 제 1 절연막의 두께보다 3 ~ 5배 두껍게 형성하고, 상기 포토레지스트막의 두께는 상기 제 2 절연막의 두께보다 10 ~ 15배 두껍게 형성하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 플래시 셀 영역 상의 제 2 절연막을 제거하는 단계에서, 상기 제 2 절연막은 인산(H3PO4)을 이용하는 습식 에칭으로 제거하는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
- 제 1 항에 있어서,상기 트랜지스터 양 측벽의 듀얼 스페이서 및 상기 플래시 셀 양 측벽의 스페이서는 CF4가스를 이용한 반응 이온 식각(Reactive Ion Etch) 방법으로 식각하여 형성되는 것을 특징으로 하는 플래시 메모리 소자의 형성 방법.
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Citations (3)
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|---|---|---|---|---|
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Patent Citations (3)
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Cited By (1)
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