JP2777988B2 - 半導体メモリ及びその製造方法 - Google Patents

半導体メモリ及びその製造方法

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ及び
その製造方法に係るもので、詳しくは、半導体メリのア
クセス（access）トランジスタの電流を適度に制御し、
セルの動作安定性を向上させる技術に関する。
【０００２】
【従来の技術】従来、例えば、SRAM(Static Random Acc
ess Memory）等の半導体メモリ素子においては、図４に
示すように、一つのワードラインW/L と二つのビットラ
インB/L 、B/L とが夫々形成され、ビットラインB/L と
ワードラインW/L 間に二つのアクセストランジスタM1、
M2が夫々接続され、アクセストランジスタM1、M2にNMOS
トランジスタの各駆動トランジスタのM3、M4が夫々接続
され、駆動トランジスタM3、M4に負荷素子(load device
s)の各PMOSトランジスタM5、M6が夫々接続されて構成さ
れている。
【０００３】即ち、従来のSRAMセルは、PMOSトランジス
タM5及びNMOSトランジスタM3を有する第１インバータ
と、PMOSトランジスタM6及びNMOSトランジスタM4を有す
る第２インバータを備えたラッチと、二つのアクセスト
ランジスタM1、 M2 と、から構成されている。且つ、前
記アクセストランジスタM1は負荷素子のPMOSトランジス
タM5と駆動トランジスタのNMOSトランジスタM3とに接続
され、前記アクセストランジスタM2は負荷素子のPMOSト
ランジスタM6と駆動トランジスタのNMOSトランジスタM4
とに接続され、前記アクセストランジスタM1の第１セル
ノードa はアクセストランジスタM2に接続された駆動ト
ランジスタM4のゲートと接続され、前記アクセストラン
ジスタM2の第２セルノードb はアクセストランジスタM1
に接続された駆動トランジスタM3のゲートと接続されて
いる。
【０００４】従って、ワードラインW/L 及びビットライ
ンB/L により一つのセルが選択された状態において、該
選択されたワードラインW/L がオン(on)になると、ビッ
トラインB/L の電圧によりセルノードの電圧がハイ(hig
h)又はロー(low）になり、アクセストランジスタを介し
て書き込み（write ）又は読み出し（read）の動作が行
われる。
【０００５】次に、かかる従来のSRAMの製造方法につい
て説明する。先ず、図５（Ａ）に示すように、第１段階
として、半導体基板１上の素子隔離領域にフィールド酸
化膜3 を成長させ、アクチブ領域用部分と素子隔離領域
用部分とを区分した後、半導体基板上アクチブ領域にゲ
ート絶縁膜５を形成する。次いで、第２段階とし、図５
（Ｂ）に示すように、駆動トランジスタM3のゲートと第
２セルノードb を接続するため、前記半導体基板１表面
所定部位が露出するように、ゲート絶縁膜５を食刻して
埋没コンタクト(buried contact)７を形成し、前記半導
体基板１表面に導電性膜のポリシリコン膜９を形成す
る。次いで、該ポリシリコン膜９に不純物をドーピング
(doping)するために高濃度のｎ型不純物のポクル（POCl
3)をイオン注入する。すると、ゲート絶縁膜５が除去さ
れ、前記表面が露出した部分の半導体基板１内に高濃度
のｎ型不純物がドーピングされる。その結果、埋没コン
タクト７の半導体基板１内にｎ+ 不純物領域が形成され
る。
【０００６】次いで、第３段階として、図５（Ｃ）に示
すように、前記ポリシリコン膜９の所定部分を食刻して
ゲート電極９’を形成した後、それをマスクにして低濃
度のｎ型不純物をイオン注入し、半導体基板１内に、ｎ
- 低濃度イオン注入領域11（ｎ- lightly doped drain
領域：以下ｎ- LDD 領域と称す）を形成する。次いで、
埋没コンタクト７の形成されていないビットライン側の
ゲート絶縁膜５を食刻してその部分の半導体基板１表面
を露出させ、埋没コンタクト７内の半導体基板１中、表
面が露出した部分を所定厚さだけ食刻した後、前記ゲー
ト電極９’の側面に側壁スペーサ13を形成する。
【０００７】次いで、第４段階として、図５（Ｄ）に示
すように前記ゲート電極９’及び側壁スペーサ13をマス
クにして半導体基板内に高濃度のｎ型不純物をイオン注
入してｎ+ ソース／ドレーン領域15を形成し、SRAMセル
のアクセストランジスタの製造が終了する。
【０００８】
【発明が解決しようとする課題】然るに、このようにし
て製造された従来の半導体メモリにおいては、アクセス
トランジスタのセルノードと反対側の駆動トランジスタ
のゲートとを接続するため、埋没コンタクトを形成する
ようになっているが、該埋没コンタクトの形成工程中
に、埋設コンタクト７内の基板表面が露出した領域が所
定厚さだけ食刻されてシリコンの損失が発生し、セルノ
ードの接触抵抗が増加するので、セル動作の安定性(sta
bility）が低下するという不都合な点があった。
【０００９】又、現在SRAMセルに採用されているアクセ
ストランジスタの電流は、セルノードの電圧状態とは無
関係に流れ、只、ワードラインの電圧によって制御され
る。特に、ローモード(low mode)側に接続されたアクセ
ストランジスタはアクセストランジスタ自身が供給し得
る最大電流を供給するようになるため、ローモード側の
電圧を上昇させる要因となり、セルの動作安定性が一層
低下するという不都合な点があった。
【００１０】本発明はこのような従来の課題に鑑みてな
されたもので、SRAMアクセストランジスタのセルノード
側ゲート電極エッジ領域に該セルノードを接続して他方
側の駆動トランジスタのゲートに接続されたゲート電極
を形成し、セルの動作安定性を向上し得る半導体メモリ
及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】このため、請求項１の発
明にかかる半導体メモリは、フィールド酸化膜によりア
クチブ領域の区分された半導体基板と、該半導体基板の
アクチブ領域及びフィールド酸化膜上所定部位に形成さ
れた第１ゲート電極と、セルノード側の前記半導体基板
表面所定部位が露出するように前記第１ゲート電極を含
む半導体基板上に形成された絶縁膜と、セルノード側の
第１ゲート電極エッジ領域上の前記絶縁膜，表面が露出
した半導体基板及び第１ゲート電極が形成された前記フ
ィールド酸化膜上に形成された第２ゲート電極と、ビッ
トライン側の前記第１ゲート電極側面とセルノード側の
前記第２ゲート電極側面とに夫々形成された側壁スペー
サと、相互に異なるドーピング濃度を有するように第１
ゲート電極のビットライン側及びセルノード側半導体基
板内に夫々形成されたドレイン領域及びソース領域と、
を備えている。
【００１２】かかる構成によれば、アクセストランジス
タのゲート電極エッジに接続されたサイドトランジスタ
が形成される。請求項２の発明にかかる半導体メモリで
は、前記ドレイン領域は、相互に異なるドーピング濃度
を有する第２次及び第３次不純物イオン注入領域にて形
成され、その側方に相互に異なるドーピング濃度を有す
る第１次、第３次及び第４次不純物イオン注入領域のソ
ース領域が夫々形成されている。
【００１３】請求項３の発明にかかる半導体メモリで
は、前記第１不純物イオン注入領域は、空乏層形(deple
tion type)である。請求項４の発明にかかる半導体メモ
リの製造方法では、半導体基板にフィールド酸化膜を成
長させてアクチブ領域と素子隔離領域とを区分する工程
と、前記半導体基板上のアクチブ領域とフィールド酸化
膜上所定部位に第１ゲート電極を夫々形成する工程と、
前記第１ゲート電極をマスクとして不純物を第１次イオ
ン注入し、第１ゲート電極のビットライン側及びセルノ
ード側半導体基板内に第１不純物イオン注入領域を形成
する工程と、前記セルノード側の半導体基板表面の所定
部位が露出するように前記第１ゲート電極を含む半導体
基板上アクチブ領域に絶縁膜を形成する工程と、ビット
ライン側の前記絶縁膜所定部位が露出されるようにセル
ノード側の第１ゲート電極エッジ領域上の前記絶縁膜、
表面が露出した半導体基板及び第１ゲート電極が形成さ
れた前記フィールド酸化膜上に第２ゲート電極を形成す
る工程と、前記第１ゲート電極及び第２ゲート電極をマ
スクとして不純物を第２次イオン注入し、第１ゲート電
極のビットライン側半導体基板内に第２次不純物イオン
注入領域を形成する工程と、ビットライン側の前記第１
ゲート電極側面とセルノード側の前記第２ゲート電極側
面とに夫々側壁スペーサを形成する工程と、前記第１、
第２ゲート電極側面の側壁スペーサをマスクとして不純
物を第３次イオン注入し、第１ゲート電極のビットライ
ン側及びセルノード側半導体基板内にドーピング濃度の
相異なるソース／ドレイン領域を夫々形成する工程と、
を順次行うようにした。
【００１４】請求項５の発明にかかる半導体メモリの製
造方法では、前記第１次不純物イオン注入領域は、第２
ゲート電極を電圧が印加されないときにオン状態を保持
する空乏層形である。請求項６の発明にかかる半導体メ
モリの製造方法では、前記第２次イオン注入は、第１ゲ
ート電極のセルノード側半導体基板内に不純物が注入さ
れない程度のエネルギーの下で行われる。
【００１５】請求項７の発明にかかる半導体メモリの製
造方法では、前記第３次イオン注入は、前記第２次不純
物イオン注入領域の不純物ドーピング濃度ピークが第１
ゲート電極のビットライン側に形成された絶縁膜よりも
200 Å程度下方側に位置するようにエネルギーを選択し
て行われる。請求項８の発明にかかる半導体メモリの製
造方法では、前記ドレイン領域は、相互異なるドーピン
グ濃度を有する第２次及び第３次不純物イオン注入領域
が夫々隣接してビットライン側半導体基板内に形成さ
れ、その側方に相互に異なるドーピング濃度を有する第
１次、第３次及び第４次不純物イオン注入領域のソース
領域がセルノード側の半導体基板内に夫々形成される。
【００１６】請求項９の発明にかかる半導体メモリの製
造方法では、前記第４次不純物イオン注入領域は、第３
次イオン注入を行うとき、前記第２ゲート電極にドーピ
ングされていた不純物が、表面が露出した半導体基板を
通って一緒に浸透するように形成される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づいて説明する。本発明に係るSRAM半導体メ
モリにおいては、図１に示すように、負荷素子のPMOSト
ランジスタM5に駆動NMOSトランジスタM3が接続された第
１インバータと、負荷素子のPMOSトランジスタM6に駆動
NMOSトランジスタM4が接続された第２インバータとを備
えたラッチと、二つのアクセストランジスタM1、M2と、
アクセストランジスタM1、M2の第１セルノードa'及び第
２セルノードb'のゲート電極エッジに夫々接続された各
サイドトランジスタM7、M8と、を備えて構成されてい
る。
【００１８】且つ、前記サイドトランジスタM7は、前記
第１セルノードa'を通って前記負荷素子のPMOSトランジ
スタM5と駆動NMOSトランジスタM3とに接続され、前記サ
イドトランジスタM8は、前記第２セルノードb'を通って
前記負荷素子のPMOSトランジスタM6と駆動NMOSトランジ
スタM4とに接続され、前記第１セルノード a' は前記サ
イドトランジスタM8と接続した駆動NMOSトランジスタM4
のゲートに接続され、前記第２セルノードb'は前記サイ
ドトランジスタM7と接続された駆動NMOSトランジスタM3
のゲートに接続されている。又、サイドトランジスタM
7、M8は、ゲート電圧が印加されないとき、オン状態を
保持するように、空乏層形(depletion type)に形成され
ている。
【００１９】従って、このようなSRAM半導体メモリは、
第１及び第２セルノードa'、b'がロー状態になると、セ
ルノードに接続された各サイドトランジスタM7、 M8 の
ゲートにロー電圧(low voltage）が印加され、各サイド
トランジスタM7、M8のチャンネル電流が低下するので、
各アクセストランジスタM1、M2の電流が減少する。従っ
て、Idr ／Ida （駆動トランジスタの電流／アクセスト
ランジスタの電流）の比が大きくなって、第１及び第２
セルノードa'、b'のロー状態が加速する。
【００２０】且つ、第１及び第２セルノードa'、b'がハ
イ状態になると、各サイドトランジスタM7、M8のゲート
にハイ電圧(high voltage)が印加され、サイドトランジ
スタM7、M8のチャンネルの電流を充分にオンにし得るよ
うになるので、既存のアクセストランジスタと同様の電
流駆動力を発揮し、第１及び第２セルノードa'、b'をハ
イ状態にさせる。
【００２１】そして、かかるSRAM半導体メモリのアクセ
ストランジスタは、フィールド酸化膜によりアクチブ領
域の区分された半導体基板と、該基板のアクチブ領域及
びフィールド酸化膜上所定部位に形成された第１電極
と、セルノード側の前記基板表面所定部位が露出するよ
うに前記第１電極を含む基板上に形成された絶縁膜と、
ビットライン側の基板及び該基板上前記第１ゲート電極
エッジ領域上に露出した絶縁膜と表面が露出した半導体
基板及び前記第１ゲート電極が形成されたフィールド酸
化膜上に形成された第２ゲート電極と、ビットライン側
の前記第１ゲート電極側面とセルノード側の前記第２ゲ
ート電極側面とに夫々形成された側壁スペーサと、相互
に異なるドーピング濃度を有するように第１ゲート電極
のビットライン側及びセルノード側基板内に夫々形成さ
れたドレイン領域及びソース領域と、を備えている。
【００２２】次にかかるSRAM半導体メモリのアクセスト
ランジスタの製造方法について説明する。先ず、第１段
階として、図２（Ａ）に示すように、半導体基板100 上
の素子隔離領域にフィールド酸化膜102 を成長させ、ア
クチブ領域と素子隔離領域とに区分した後、前記半導体
基板100 上のアクチブ領域所定部位にゲート絶縁膜104
を形成する。次いで、該ゲート絶縁膜104 及びフィール
ド酸化膜102 上に第１導電性膜として第１ポリシリコン
膜106 を夫々形成し、ゲート絶縁膜104 の表面所定部位
が露出するようにポリシリコン膜106 を食刻してアクセ
ストランジスタの第１ゲート電極106 を形成した後、該
第１ゲート電極106 をマスクにしてその下部のゲート絶
縁膜104 を食刻する。その後、アクセストランジスタの
セルノード側第１ゲート電極エッジ領域に形成されるサ
イドトランジスタの動作を空乏層形するため、しきい電
圧(threshold voltage）調節用の低濃度ｎ型不純物を第
１次イオン注入する。すると、前記第１ゲート電極106
の両方側半導体基板100 内に第１次不純物イオン注入領
域のｎ0 領域108 が形成される。
【００２３】次いで、第２段階として、図２（Ｂ）に示
すように、前記第１ゲート電極106を含む半導体基板100
上アクチブ領域に薄い絶縁膜110 を成長させる。該絶
縁膜110 は後述するサイドトランジスタ形成時のゲート
絶縁膜の機能を有するばかりでなくアクセストランジス
タゲートとサイドトランジスタゲートとを絶縁する機能
を有する。次いで、前記各セルノードa'及びb'と各駆動
トランジスタM3及びM4のゲートとを接続するため、アク
セストランジスタのセルノードの半導体基板表面の所定
部位が露出するように前記絶縁膜110 を食刻し、ビアコ
ンタクト(via contact）112 を形成する。
【００２４】次いで、第３段階として、図３（Ｃ）に示
すように、前記パターン全面に第２導電性膜の第２ポリ
シリコン膜114 を形成し、その内部に高濃度のｎ型不純
物をドーピングした後、前記ビアコンタクト112 が形成
されていない第１ゲート電極エッジ領域及び該エッジ領
域側方半導体基板100 上の絶縁膜110 が露出するように
第２ポリシリコン膜114 を食刻し、サイドトランジスタ
の第２ゲート電極を形成する。次いで、アクセストラン
ジスタのLDD 領域を形成するために半導体基板100 内に
低濃度のｎ型不純物を第２次イオン注入するが、該ｎ型
不純物の第２次イオン注入は、アクセストランジスタセ
ルノードにはドーピングが施されないように低いエネル
ギーの下で行う。その結果、アクセストランジスタのビ
ットライン側半導体基板100 内にのみ第２次不純物イオ
ン注入領域のｎ- LDD 領域116 が形成される。
【００２５】次いで、第４段階として、図３（Ｄ）に示
すように、ビットライン側の第１ゲート電極側面及びセ
ルノード側の第２ゲート電極側面に側壁スペーサ(side
wallspacer)118 を夫々形成し、該スペーサをマスクに
して半導体基板100 内に高濃度のｎ型不純物を第３次イ
オン注入して工程を終了する。この図３（Ｄ）におい
て、ポリシリコン114 の一部がサイドトランジスタのゲ
ートになる。このゲートは、ｎ++領域122 との間でイン
ターコネクション(interconnection) が行われ、従っ
て、ｎ0 領域108 がサイドトランジスタのチャンネル領
域となり、このｎ0 領域108 にｎ++領域122 と同じ電位
(potential) が印加される。
【００２６】その結果、ビットライン側の半導体基板10
0 内にはｎ- LDD 領域116 と、このｎ- LDD 領域116 に
隣接した第３次不純物イオン注入領域のｎ+ 領域120 と
を有するドレイン領域124 が形成され、セルノード側の
半導体基板100 内にはｎ0 領域108 に隣接した第３次不
純物イオン注入領域のｎ+ 領域120 と、該ｎ+ 領域120
に隣接した第４次不純物イオン注入領域のｎ++領域122
と、を有するソース領域126 が形成される。この時の不
純物ドーピング濃度はｎ0 ＜ｎ- ＜ｎ+ ＜ｎ++となる。
【００２７】この場合、前記ビアコンタクト112 の部分
の半導体基板内にｎ++領域122 が形成されるのは、前記
第３次イオン注入を行うとき、第２ポリシリコン114 内
にドーピングされていた高濃度のｎ型不純物が、ソース
／ドレーン（126 、124 ）領域の形成時に半導体基板10
0 に浸透するためである。且つ、前記高濃度のｎ型不純
物イオン注入時のエネルギーは、高濃度ｎ型ドーピング
濃度のピーク(peak)がアクセストランジスタのドレイン
領域124 で絶縁膜110 よりも200 Å下方側に位置するよ
うに設定され、ソース領域126 のｎ+ 領域120 のドーピ
ング濃度が反対側のドレーン領域ｎ+ 領域120 のドーピ
ング濃度よりも低くなるように設定される。
【００２８】従って、このように構成されたSRAM半導体
メモリのアクセストランジスタにおいては、二つのサイ
ドトランジスタ(side transistor）が、アクセストラン
ジスタM1、M2の第１及び第２セルノードa'、b'側ゲート
電極エッジ領域に接続され、第１及び第２セルノード
a'、b'を介して相互他方側駆動トランジスタM3、M4のゲ
ートに夫々接続されるので、アクセストランジスタの電
流をセルノードの状態、例えばロー又はハイ状態に適合
するように制御し、セル動作の安定性を確保することが
できる。
【００２９】また、以下に示すような効果を得ることが
できる。即ち、埋没コンタクトの形成時に発生する半導
体基板のシリコン損失を防止することができる。読み出
し(read)動作(operation）時、アクセストランジスタの
セルノード側のソース領域126 の抵抗がビットラインに
接続されたドレイン領域124 の抵抗よりも大きくなるた
め、電流駆動能力が低下し、セルの動作安定性を向上さ
せることができる。
【００３０】SRAMにおける、サイドトランジスタのゲー
トを他のインターコネクション(interconnection）の配
線等に代用することができるためセル内における相互接
続が容易になる。
【００３１】
【発明の効果】以上説明したように、本発明にかかる半
導体メモリによれば、埋没コンタクトの形成時の半導体
基板のシリコン損失を防止することができる。また、サ
イドトランジスタを設けたので、アクセストランジスタ
の電流をセルノードの状態、例えばロー又はハイ状態に
適合するように制御し、セル動作の安定性を確保するこ
とができ、サイドトランジスタのゲートを他のインター
コネクション（interconnection ）の配線等に代用する
ことができるため、セル内における相互接続が容易にな
る。さらに、読み出しの動作時、アクセストランジスタ
のセルノード側ソース領域がビットラインと接続された
ドレーン領域よりもｎ+ 抵抗が大きくなるため、電流駆
動能力が減少し、セルの動作安定性を確保することがで
きる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るSRAM半導体メモリの
回路図。
【図２】図１のアクセストランジスタの製造方法を示す
工程断面図。
【図３】同上工程断面図。
【図４】従来のSRAM半導体メモリの回路図。
【図５】図４の製造方法を示す工程断面図。
【符号の説明】
100 半導体基板 102 フィールド酸化膜 104 ゲート絶縁膜 106 第１ポリシリコン膜 108 ｎ0 領域 110 絶縁膜 112 ビアコンタクト 114 第２ポリシリコン膜 116 ｎ- LDD 領域 118 側壁スペーサ 120 ｎ+ 領域 122 ｎ++領域 124 ドレイン領域 126 ソース領域

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】フィールド酸化膜によりアクチブ領域の区
    分された半導体基板と、 該半導体基板のアクチブ領域及びフィールド酸化膜上所
    定部位に形成された第１ゲート電極と、 セルノード側の前記半導体基板表面所定部位が露出する
    ように前記第１ゲート電極を含む半導体基板上に形成さ
    れた絶縁膜と、セルノード側の第１ゲート電極エッジ領域上の前記絶縁
    膜，表面が露出した半導体基板及び第１ゲート電極が形
    成された前記フィールド酸化膜上に形成された第２ゲー
    ト電極と、 ビットライン側の前記第１ゲート電極側面とセルノード
    側の前記第２ゲート電極側面とに夫々形成された側壁ス
    ペーサと、 相互に異なるドーピング濃度を有するように第１ゲート
    電極のビットライン側及びセルノード側半導体基板内に
    夫々形成されたドレイン領域及びソース領域と、 を備えたことを特徴とする半導体メモリ。
  2. 【請求項２】前記ドレイン領域は、相互に異なるドーピ
    ング濃度を有する第２次及び第３次不純物イオン注入領
    域にて形成され、その側方に相互に異なるドーピング濃
    度を有する第１次、第３次及び第４次不純物イオン注入
    領域のソース領域が夫々形成されたことを特徴とする請
    求項１記載の半導体メモリ。
  3. 【請求項３】前記第１不純物イオン注入領域は、空乏層
    形(depletion type)であることを特徴とする請求項１又
    は請求項２記載の半導体メモリ。
  4. 【請求項４】半導体基板にフィールド酸化膜を成長させ
    てアクチブ領域と素子隔離領域とを区分する工程と、 前記半導体基板上のアクチブ領域とフィールド酸化膜上
    所定部位に第１ゲート電極を夫々形成する工程と、 前記第１ゲート電極をマスクとして不純物を第１次イオ
    ン注入し、第１ゲート電極のビットライン側及びセルノ
    ード側半導体基板内に第１不純物イオン注入領域を形成
    する工程と、 前記セルノード側の半導体基板表面の所定部位が露出す
    るように前記第１ゲート電極を含む半導体基板上アクチ
    ブ領域に絶縁膜を形成する工程と、 ビットライン側の前記絶縁膜所定部位が露出されるよう
    にセルノード側の第１ゲート電極エッジ領域上の前記絶
    縁膜、表面が露出した半導体基板及び第１ゲート電極が
    形成された前記フィールド酸化膜上に第２ゲート電極を
    形成する工程と、 前記第１ゲート電極及び第２ゲート電極をマスクとして
    不純物を第２次イオン注入し、第１ゲート電極のビット
    ライン側半導体基板内に第２次不純物イオン注入領域を
    形成する工程と、 ビットライン側の前記第１ゲート電極側面とセルノード
    側の前記第２ゲート電極側面とに夫々側壁スペーサを形
    成する工程と、 前記第１、第２ゲート電極側面の側壁スペーサをマスク
    として不純物を第３次イオン注入し、第１ゲート電極の
    ビットライン側及びセルノード側半導体基板内にドーピ
    ング濃度の相異なるソース／ドレイン領域を夫々形成す
    る工程と、を順次行うことを特徴とする半導体メモリの
    製造方法。
  5. 【請求項５】前記第１次不純物イオン注入領域は、第２
    ゲート電極を電圧が印加されないときにオン状態を保持
    する空乏層形であることを特徴とする請求項４記載の半
    導体メモリの製造方法。
  6. 【請求項６】前記第２次イオン注入は、第１ゲート電極
    のセルノード側半導体基板内に不純物が注入されない程
    度のエネルギーの下で行われることをを特徴とする請求
    項４又は請求項５記載の半導体メモリの製造方法。
  7. 【請求項７】前記第３次イオン注入は、前記第２次不純
    物イオン注入領域の不純物ドーピング濃度ピークが第１
    ゲート電極のビットライン側に形成された絶縁膜よりも
    200Å程度下方側に位置するようにエネルギーを選択し
    て行われることを特徴とする請求項４〜請求項６のいず
    れか１つに記載の半導体メモリ製造方法。
  8. 【請求項８】前記ドレイン領域は、相互異なるドーピン
    グ濃度を有する第２次及び第３次不純物イオン注入領域
    が夫々隣接してビットライン側半導体基板内に形成さ
    れ、その側方に相互に異なるドーピング濃度を有する第
    １次、第３次及び第４次不純物イオン注入領域のソース
    領域がセルノード側の半導体基板内に夫々形成されるこ
    とを特徴とする請求項４〜請求項７のいずれか１つに記
    載の半導体メモリの製造方法。
  9. 【請求項９】前記第４次不純物イオン注入領域は、第３
    次イオン注入を行うとき、前記第２ゲート電極にドーピ
    ングされていた不純物が、表面が露出した半導体基板を
    通って一緒に浸透するように形成されることを特徴とす
    る請求項８記載の半導体メモリの製造方法。
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