JP2635831B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2635831B2 JP2635831B2 JP3025058A JP2505891A JP2635831B2 JP 2635831 B2 JP2635831 B2 JP 2635831B2 JP 3025058 A JP3025058 A JP 3025058A JP 2505891 A JP2505891 A JP 2505891A JP 2635831 B2 JP2635831 B2 JP 2635831B2
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- tft
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/903—FET configuration adapted for use as static memory cell
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- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係り、特
にＴＦＴ（Thin Film Transistor）を用いた半導体装置
に関する。
にＴＦＴ（Thin Film Transistor）を用いた半導体装置
に関する。
【０００２】
【従来の技術】最近、ＳＲＡＭにおいては、その微細化
及び高密度化に伴い、従来用いられていた高抵抗負荷型
のものから、ＴＦＴ負荷型のものへと移行しつつある。
このＴＦＴ負荷型のＳＲＡＭなどに用いられるＴＦＴに
ついて、半導体基板に形成した拡散層をＴＦＴのゲート
とした構造につき、以下、図５を参照して製造方法的に
説明する。
及び高密度化に伴い、従来用いられていた高抵抗負荷型
のものから、ＴＦＴ負荷型のものへと移行しつつある。
このＴＦＴ負荷型のＳＲＡＭなどに用いられるＴＦＴに
ついて、半導体基板に形成した拡散層をＴＦＴのゲート
とした構造につき、以下、図５を参照して製造方法的に
説明する。
【０００３】先ず、同図（ａ）に示すように、例えばｐ
型のＳｉ基板１０１上の所定の領域に、選択酸化法等を
用いて素子分離領域１０２を形成する。その後、素子領
域に、例えばゲート酸化膜１０３を例えば熱酸化法によ
って１０ｎｍ程度形成する。このゲート酸化膜１０３上
に多結晶Ｓｉを３００ｎｍ程度堆積して、写真蝕刻法を
用いて所定形状に形成し、通常のＭＯＳＦＥＴのゲート
電極１０４を得る。
型のＳｉ基板１０１上の所定の領域に、選択酸化法等を
用いて素子分離領域１０２を形成する。その後、素子領
域に、例えばゲート酸化膜１０３を例えば熱酸化法によ
って１０ｎｍ程度形成する。このゲート酸化膜１０３上
に多結晶Ｓｉを３００ｎｍ程度堆積して、写真蝕刻法を
用いて所定形状に形成し、通常のＭＯＳＦＥＴのゲート
電極１０４を得る。
【０００４】次に、このゲート電極１０４をマスクにし
て、例えばＡｓを３５ＫｅＶの加速電圧で５×１０15／
ｃｍ2 程度イオン注入して、通常のＭＯＳＦＥＴのソー
ス及びドレインとなるべき拡散層１０５を形成する。
て、例えばＡｓを３５ＫｅＶの加速電圧で５×１０15／
ｃｍ2 程度イオン注入して、通常のＭＯＳＦＥＴのソー
ス及びドレインとなるべき拡散層１０５を形成する。
【０００５】次に、同図（ｂ）に示すように、ＴＦＴの
ゲート酸化膜１０６を、例えば熱酸化法によって２０ｎ
ｍ程度形成する。その後、ＴＦＴのチャネル及びソー
ス、ドレインとなるべき多結晶Ｓｉ１０７（以下、ＴＦ
Ｔｐｏｌｙと称する）を例えば化学気相成長法を用いて
５０ｎｍ程度堆積し、同図（ｃ）に示すように、写真蝕
刻法を用いて所定形状の多結晶Ｓｉ１０８を形成する。
ゲート酸化膜１０６を、例えば熱酸化法によって２０ｎ
ｍ程度形成する。その後、ＴＦＴのチャネル及びソー
ス、ドレインとなるべき多結晶Ｓｉ１０７（以下、ＴＦ
Ｔｐｏｌｙと称する）を例えば化学気相成長法を用いて
５０ｎｍ程度堆積し、同図（ｃ）に示すように、写真蝕
刻法を用いて所定形状の多結晶Ｓｉ１０８を形成する。
【０００６】その後、この多結晶Ｓｉ１０８のソース、
ドレインとなるべき領域に、写真蝕刻法を用いて選択的
に不純物を例えばイオン注入を用いて不純物領域を形成
する（図中には示していない）。その後、所定のメタラ
イゼーション工程等を経て半導体装置を完成する。
ドレインとなるべき領域に、写真蝕刻法を用いて選択的
に不純物を例えばイオン注入を用いて不純物領域を形成
する（図中には示していない）。その後、所定のメタラ
イゼーション工程等を経て半導体装置を完成する。
【０００７】次に、図５の構造とは異なり、ＴＦＴのゲ
ートとチャネル領域を各々専用に形成した構造につい
て、以下、図６を参照して製造方法的に説明する。
ートとチャネル領域を各々専用に形成した構造につい
て、以下、図６を参照して製造方法的に説明する。
【０００８】先ず、同図（ａ）に示すように、例えばｐ
型のＳｉ基板２０１上の所定の領域に、選択酸化法等を
用いて素子分離領域２０２を形成する。その後、素子領
域に、例えば熱酸化膜２０３を１０ｎｍ程度形成し、こ
の熱酸化膜２０３上に多結晶Ｓｉを３００ｎｍ程度堆積
して、写真蝕刻法を用いて所定形状に形成し、通常のＭ
ＯＳＦＥＴのゲート電極２０４を得る。更に、このゲー
ト電極２０４をマスクにして、例えばＡｓを３５ＫｅＶ
の加速電圧で５×１０15／ｃｍ2 程度イオン注入し、通
常のＭＯＳＦＥＴのソース及びドレインとなるべき拡散
層２０５を形成する。
型のＳｉ基板２０１上の所定の領域に、選択酸化法等を
用いて素子分離領域２０２を形成する。その後、素子領
域に、例えば熱酸化膜２０３を１０ｎｍ程度形成し、こ
の熱酸化膜２０３上に多結晶Ｓｉを３００ｎｍ程度堆積
して、写真蝕刻法を用いて所定形状に形成し、通常のＭ
ＯＳＦＥＴのゲート電極２０４を得る。更に、このゲー
ト電極２０４をマスクにして、例えばＡｓを３５ＫｅＶ
の加速電圧で５×１０15／ｃｍ2 程度イオン注入し、通
常のＭＯＳＦＥＴのソース及びドレインとなるべき拡散
層２０５を形成する。
【０００９】次に、同図（ｂ）に示すように、ＳｉＯ2
を例えば化学気相成長法を用いて３００ｎｍ程度堆積し
て、層間絶縁膜２０６を形成する。次いで、この層間絶
縁膜２０６上に多結晶Ｓｉをやはり化学気相成長法を用
いて例えば１００ｎｍ程度堆積した後、写真蝕刻法を用
いて所定形状に形成してＴＦＴのゲート電極２０７を得
る。
を例えば化学気相成長法を用いて３００ｎｍ程度堆積し
て、層間絶縁膜２０６を形成する。次いで、この層間絶
縁膜２０６上に多結晶Ｓｉをやはり化学気相成長法を用
いて例えば１００ｎｍ程度堆積した後、写真蝕刻法を用
いて所定形状に形成してＴＦＴのゲート電極２０７を得
る。
【００１０】次に、同図（ｃ）に示すように、ＳｉＯ2
を例えば熱酸化法によって２０ｎｍ程度堆積して、ゲー
ト酸化膜２０８を形成する。その後、ＴＦＴのチャネル
及びソース、ドレインとなるべき多結晶Ｓｉ（ＴＦＴｐ
ｏｌｙ）２０９を例えば化学気相成長法を用いて５０ｎ
ｍ程度堆積する。
を例えば熱酸化法によって２０ｎｍ程度堆積して、ゲー
ト酸化膜２０８を形成する。その後、ＴＦＴのチャネル
及びソース、ドレインとなるべき多結晶Ｓｉ（ＴＦＴｐ
ｏｌｙ）２０９を例えば化学気相成長法を用いて５０ｎ
ｍ程度堆積する。
【００１１】次に、同図（ｄ）に示すように写真蝕刻法
を用いて所定形状の多結晶Ｓｉ２１０を形成する。その
後、この多結晶Ｓｉ２１０のソース、ドレインとなるべ
き領域に、写真蝕刻法を用いて選択的に不純物を例えば
イオン注入法を用いて不純物領域を形成する（図中には
示していない）。その後、所定のメタライゼーション工
程などを経て半導体装置を完成する。
を用いて所定形状の多結晶Ｓｉ２１０を形成する。その
後、この多結晶Ｓｉ２１０のソース、ドレインとなるべ
き領域に、写真蝕刻法を用いて選択的に不純物を例えば
イオン注入法を用いて不純物領域を形成する（図中には
示していない）。その後、所定のメタライゼーション工
程などを経て半導体装置を完成する。
【００１２】
【発明が解決しようとする課題】上記の図５で述べた方
法により形成したＴＦＴ構造においては、同図（ｃ）に
示す領域１０９でＴＦＴｐｏｌｙ１０８と、Ｓｉ基板１
０１上に形成されたＭＯＳＦＥＴのゲート電極１０４と
の距離が１μｍ以下になってくると、本来はＴＦＴのゲ
ート電極とＭＯＳＦＥＴのドレインを兼ねる拡散層１０
５で制御されるべきＴＦＴｐｏｌｙ１０８が、Ｓｉ基板
１０１上に形成されたＭＯＳＦＥＴのゲート電極１０４
の影響を受けるようになり、本来期待される回路動作が
出来なくなってしまうという問題点がある。
法により形成したＴＦＴ構造においては、同図（ｃ）に
示す領域１０９でＴＦＴｐｏｌｙ１０８と、Ｓｉ基板１
０１上に形成されたＭＯＳＦＥＴのゲート電極１０４と
の距離が１μｍ以下になってくると、本来はＴＦＴのゲ
ート電極とＭＯＳＦＥＴのドレインを兼ねる拡散層１０
５で制御されるべきＴＦＴｐｏｌｙ１０８が、Ｓｉ基板
１０１上に形成されたＭＯＳＦＥＴのゲート電極１０４
の影響を受けるようになり、本来期待される回路動作が
出来なくなってしまうという問題点がある。
【００１３】一方、この距離を１μｍ以上にすること
は、微細化が要求されるデバイスにおいては、大きな問
題となり、例えばＴＦＴを用いた微細なＳＲＡＭセルな
どの設計は、このままでは不可能となる。
は、微細化が要求されるデバイスにおいては、大きな問
題となり、例えばＴＦＴを用いた微細なＳＲＡＭセルな
どの設計は、このままでは不可能となる。
【００１４】次に、図６で述べた方法により形成したＴ
ＦＴ構造においては、同図（ｄ）から明らかなように、
図５（ｃ）で問題となった領域１０９は、ＴＦＴのゲー
ト電極２０７で完全にシールドされてしまうために、図
５の場合に述べたような問題点は生じない。
ＦＴ構造においては、同図（ｄ）から明らかなように、
図５（ｃ）で問題となった領域１０９は、ＴＦＴのゲー
ト電極２０７で完全にシールドされてしまうために、図
５の場合に述べたような問題点は生じない。
【００１５】しかし、この構造のＴＦＴでは、ＴＦＴの
ゲート電極２０７を専用に設ける必要があるために、工
程が複雑になること、又、それに伴って段差形状が厳し
くなることにより、更に上層に形成される配線層の加工
と信頼性が厳しくなるという問題点がある。
ゲート電極２０７を専用に設ける必要があるために、工
程が複雑になること、又、それに伴って段差形状が厳し
くなることにより、更に上層に形成される配線層の加工
と信頼性が厳しくなるという問題点がある。
【００１６】この発明は、上記事情に鑑みなされたもの
で、なるべく簡便なプロセスでＴＦＴを制御性よく動作
させることが出来る半導体装置を提供することを目的と
する。
で、なるべく簡便なプロセスでＴＦＴを制御性よく動作
させることが出来る半導体装置を提供することを目的と
する。
【００１７】
【課題を解決するための手段】この発明は、半導体基板
上に形成された電極もしくは配線と、この電極もしくは
配線の側壁又は側壁と上面に絶縁膜を介して形成された
導電体層とを少なくとも備え、上記導電体層に固定電位
又は上記電極もしくは配線の電位とは異なる可変電位を
印加して、望ましくない寄生動作を回避するようにした
半導体装置である。
上に形成された電極もしくは配線と、この電極もしくは
配線の側壁又は側壁と上面に絶縁膜を介して形成された
導電体層とを少なくとも備え、上記導電体層に固定電位
又は上記電極もしくは配線の電位とは異なる可変電位を
印加して、望ましくない寄生動作を回避するようにした
半導体装置である。
【００１８】即ち、簡便なプロセスでＴＦＴを制御性よ
く動作させる構造を達成するに当たって、以下のような
方法を用いる。
く動作させる構造を達成するに当たって、以下のような
方法を用いる。
【００１９】先ず、従来の工程に従って半導体基板上の
素子領域にＭＯＳＦＥＴのゲート電極を形成し、これを
マスクとして拡散層の形成を行なう。その後、熱酸化な
どを行なって全面に酸化膜を形成する。更に、この酸化
膜上に導電体層を形成し、異方性のエッチングを行なっ
て、ＭＯＳＦＥＴのゲート電極の側壁にだけ導電体層を
残す。その後、この導電体層上に酸化膜を形成して、導
電体層と既存の導電膜を接続するコンタクト・ホールを
開孔する。
素子領域にＭＯＳＦＥＴのゲート電極を形成し、これを
マスクとして拡散層の形成を行なう。その後、熱酸化な
どを行なって全面に酸化膜を形成する。更に、この酸化
膜上に導電体層を形成し、異方性のエッチングを行なっ
て、ＭＯＳＦＥＴのゲート電極の側壁にだけ導電体層を
残す。その後、この導電体層上に酸化膜を形成して、導
電体層と既存の導電膜を接続するコンタクト・ホールを
開孔する。
【００２０】次に、このコンタクト・ホールに選択的に
金属を埋め込んだ後、コンタクト・ホールを開孔するた
めに形成した酸化膜を除去する。その後、改めてＴＦＴ
のゲート酸化膜を熱酸化などによって形成して、その上
にＴＦＴのチャネル、及びソース、ドレインになるべき
膜を堆積して所定形状に形成する。その後の工程は従来
と同じであり、ＴＦＴのソース、ドレインとなるべき領
域に、不純物領域を例えばイオン注入法を用いて形成す
る。その後、所定のメタライゼーション工程などを経て
半導体装置を完成する。
金属を埋め込んだ後、コンタクト・ホールを開孔するた
めに形成した酸化膜を除去する。その後、改めてＴＦＴ
のゲート酸化膜を熱酸化などによって形成して、その上
にＴＦＴのチャネル、及びソース、ドレインになるべき
膜を堆積して所定形状に形成する。その後の工程は従来
と同じであり、ＴＦＴのソース、ドレインとなるべき領
域に、不純物領域を例えばイオン注入法を用いて形成す
る。その後、所定のメタライゼーション工程などを経て
半導体装置を完成する。
【００２１】このような構造では、ＭＯＳＦＥＴのゲー
ト電極の側壁に残った導電体層は、ＴＦＴのゲート電極
となる拡散層と同電位になるので、これを用いてＴＦＴ
ｐｏｌｙとＭＯＳＦＥＴのゲート電極との間をシールド
することが出来る。
ト電極の側壁に残った導電体層は、ＴＦＴのゲート電極
となる拡散層と同電位になるので、これを用いてＴＦＴ
ｐｏｌｙとＭＯＳＦＥＴのゲート電極との間をシールド
することが出来る。
【００２２】上述した側壁の導電体層をＴＦＴのゲート
電極と同電位にする方法は、コンタクト・ホールなどを
介して行なうことも出来るが、以下のような方法も考え
られる。
電極と同電位にする方法は、コンタクト・ホールなどを
介して行なうことも出来るが、以下のような方法も考え
られる。
【００２３】先に述べた工程に従って、ＭＯＳＦＥＴの
ゲート電極を形成し、拡散層の形成を行ない、更に熱酸
化を行なって全面に酸化膜を形成した後に、異方性のエ
ッチングを行なって、ＭＯＳＦＥＴのゲート電極の側壁
にだけ酸化膜を残す。次いで、この酸化膜上に導電体層
を形成し、更に異方性のエッチングを行なってＭＯＳＦ
ＥＴのゲート電極の側壁にある酸化膜の側壁にだけ導電
体層を残す。
ゲート電極を形成し、拡散層の形成を行ない、更に熱酸
化を行なって全面に酸化膜を形成した後に、異方性のエ
ッチングを行なって、ＭＯＳＦＥＴのゲート電極の側壁
にだけ酸化膜を残す。次いで、この酸化膜上に導電体層
を形成し、更に異方性のエッチングを行なってＭＯＳＦ
ＥＴのゲート電極の側壁にある酸化膜の側壁にだけ導電
体層を残す。
【００２４】その後の工程は、先に述べたものと同様で
ある。このようにすれば、導電体層はＴＦＴのゲート電
極となる拡散層と接続されるため、ＴＦＴｐｏｌｙとＭ
ＯＳＦＥＴのゲート電極との間をシールドすることが出
来る。
ある。このようにすれば、導電体層はＴＦＴのゲート電
極となる拡散層と接続されるため、ＴＦＴｐｏｌｙとＭ
ＯＳＦＥＴのゲート電極との間をシールドすることが出
来る。
【００２５】又、ＴＦＴがＰＭＯＳＴＦＴであって、且
つ半導体基板上に形成されたＮＭＯＳＦＥＴと直列に結
合されてインバータを形成し、このインバータが２つで
フリップ・フロップが構成されているＳＲＡＭセルで
は、スタンバイ電流を低く保つ要求から、ＮＭＯＳＦＥ
Ｔのドレインをゲート電極とするＰＭＯＳＴＦＴが、Ｎ
ＭＯＳＦＥＴのゲート電極の電位の影響でＯＦＦすべき
状態時にＯＮすることを避けたい。
つ半導体基板上に形成されたＮＭＯＳＦＥＴと直列に結
合されてインバータを形成し、このインバータが２つで
フリップ・フロップが構成されているＳＲＡＭセルで
は、スタンバイ電流を低く保つ要求から、ＮＭＯＳＦＥ
Ｔのドレインをゲート電極とするＰＭＯＳＴＦＴが、Ｎ
ＭＯＳＦＥＴのゲート電極の電位の影響でＯＦＦすべき
状態時にＯＮすることを避けたい。
【００２６】これを実現するためには、上述の如く導電
体層でＮＭＯＳＦＥＴのゲート電極に側壁を形成し、こ
の導電体層の側壁をＴＦＴのゲート電極となる拡散層と
接続する方法が考えられるが、より簡便な方法として以
下のような方法が考えられる。
体層でＮＭＯＳＦＥＴのゲート電極に側壁を形成し、こ
の導電体層の側壁をＴＦＴのゲート電極となる拡散層と
接続する方法が考えられるが、より簡便な方法として以
下のような方法が考えられる。
【００２７】即ち、ＮＭＯＳＦＥＴを形成した後、ＮＭ
ＯＳＦＥＴのソース・ドレイン・ゲートを熱酸化膜で覆
った後、この熱酸化膜上に導電体層を形成し、異方性の
エッチングを行なって、ＮＭＯＳＦＥＴのゲート電極の
側壁にある酸化膜の側壁にだけ導電体層を残し、この導
電体層を何セルかおきにそれらのセルの動作電圧に固定
されている配線とコンタクトを取る。
ＯＳＦＥＴのソース・ドレイン・ゲートを熱酸化膜で覆
った後、この熱酸化膜上に導電体層を形成し、異方性の
エッチングを行なって、ＮＭＯＳＦＥＴのゲート電極の
側壁にある酸化膜の側壁にだけ導電体層を残し、この導
電体層を何セルかおきにそれらのセルの動作電圧に固定
されている配線とコンタクトを取る。
【００２８】このようにすれば、ＮＭＯＳＦＥＴのゲー
ト電極が接地電位になり、従ってＴＦＴのゲート電極と
なるＮＭＯＳＦＥＴのドレイン領域の電位がセルの動作
電圧になってＰＭＯＳＴＦＴをＯＦＦさせようとした
時、ＮＭＯＳＦＥＴのゲート電極の電位の影響で誤って
ＯＮしてしまうことがなくなる。
ト電極が接地電位になり、従ってＴＦＴのゲート電極と
なるＮＭＯＳＦＥＴのドレイン領域の電位がセルの動作
電圧になってＰＭＯＳＴＦＴをＯＦＦさせようとした
時、ＮＭＯＳＦＥＴのゲート電極の電位の影響で誤って
ＯＮしてしまうことがなくなる。
【００２９】このことは、側壁の導電体層の上に薄い絶
縁膜を形成しておけば、たとえリソグラフィー工程のフ
ォトマスクの合わせずれでＴＦＴｐｏｌｙの一部が側壁
の導電体層の上に乗り上げても、本来のＴＦＴのゲート
電極の上にあるＴＦＴｐｏｌｙの部分が十分にあれば、
目的が達成される。というのは、側壁の導電体層の上に
乗り上げた部分のＴＦＴｐｏｌｙは常にＯＦＦしてお
り、スタンバイ電流に与える影響はなく、本来のＴＦＴ
のゲート電極の上にあるＴＦＴｐｏｌｙの部分が、本来
ＴＦＴに期待されるＯＮ／ＯＦＦ特性を持ち、スタンバ
イ電流を低くしつつセルの安定性を増大させる。
縁膜を形成しておけば、たとえリソグラフィー工程のフ
ォトマスクの合わせずれでＴＦＴｐｏｌｙの一部が側壁
の導電体層の上に乗り上げても、本来のＴＦＴのゲート
電極の上にあるＴＦＴｐｏｌｙの部分が十分にあれば、
目的が達成される。というのは、側壁の導電体層の上に
乗り上げた部分のＴＦＴｐｏｌｙは常にＯＦＦしてお
り、スタンバイ電流に与える影響はなく、本来のＴＦＴ
のゲート電極の上にあるＴＦＴｐｏｌｙの部分が、本来
ＴＦＴに期待されるＯＮ／ＯＦＦ特性を持ち、スタンバ
イ電流を低くしつつセルの安定性を増大させる。
【００３０】
【作用】この発明によれば、電極もしくは配線に隣接す
る回路素子が、電極もしくは配線の電位によって望まし
くない寄生動作をすることが回避され、信頼性の高い動
作が行なわれる。
る回路素子が、電極もしくは配線の電位によって望まし
くない寄生動作をすることが回避され、信頼性の高い動
作が行なわれる。
【００３１】
【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。
を詳細に説明する。
【００３２】この発明の半導体装置は図１（ａ）〜
（ｄ）に示すように構成され、製造方法的に述べること
にする。
（ｄ）に示すように構成され、製造方法的に述べること
にする。
【００３３】先ず、同図（ａ）に示すように、例えばＰ
型の半導体基板３０１上に、選択酸化法を用いて素子分
離領域３０２を形成する。その後、半導体基板３０１上
に熱酸化法を用いてＳｉＯ2 を１０ｎｍ程度堆積して、
ＭＯＳＦＥＴのゲート酸化膜３０３を形成する。更に、
このゲート酸化膜３０３上に、例えば化学気相成長法に
よって多結晶Ｓｉを３００ｎｍ程度堆積し、これに対し
抵抗を低減する目的で、加速電圧が３５ＫｅＶで５×１
０15／ｃｍ2 程度のＡｓのイオン注入を行なって不純物
を導入した後、写真蝕刻法と異方性エッチングを用いて
多結晶Ｓｉを所定形状に形成し、ＭＯＳＦＥＴのゲート
電極３０４を得る。
型の半導体基板３０１上に、選択酸化法を用いて素子分
離領域３０２を形成する。その後、半導体基板３０１上
に熱酸化法を用いてＳｉＯ2 を１０ｎｍ程度堆積して、
ＭＯＳＦＥＴのゲート酸化膜３０３を形成する。更に、
このゲート酸化膜３０３上に、例えば化学気相成長法に
よって多結晶Ｓｉを３００ｎｍ程度堆積し、これに対し
抵抗を低減する目的で、加速電圧が３５ＫｅＶで５×１
０15／ｃｍ2 程度のＡｓのイオン注入を行なって不純物
を導入した後、写真蝕刻法と異方性エッチングを用いて
多結晶Ｓｉを所定形状に形成し、ＭＯＳＦＥＴのゲート
電極３０４を得る。
【００３４】その後、このゲート電極３０４をマスクと
して、例えば加速電圧が３５ＫｅＶで５×１０15／ｃｍ
2 程度のＡｓのイオン注入を行なって、ＭＯＳＦＥＴの
ソース、ドレイン、及びゲート電極となるべき拡散層３
０５を形成する。そして、この構造に対して、熱酸化法
を用いて３０ｎｍ程度のＳｉＯ2 ３０６を形成する。
して、例えば加速電圧が３５ＫｅＶで５×１０15／ｃｍ
2 程度のＡｓのイオン注入を行なって、ＭＯＳＦＥＴの
ソース、ドレイン、及びゲート電極となるべき拡散層３
０５を形成する。そして、この構造に対して、熱酸化法
を用いて３０ｎｍ程度のＳｉＯ2 ３０６を形成する。
【００３５】次に、同図（ｂ）に示すように、ＳｉＯ2
３０６上に例えば化学気相成長法によって多結晶Ｓｉ３
０７を３００ｎｍ程度堆積し、これに対し抵抗を低減す
る目的で、例えば加速電圧が３５ＫｅＶで５×１０15／
ｃｍ2 程度のＡｓのイオン注入を行なって不純物を導入
する。この多結晶Ｓｉ３０７を異方性エッチングによっ
てエッチングすることで、同図（ｃ）に示すように、ゲ
ート電極３０４の側壁にのみ多結晶Ｓｉ３０８を残す。
３０６上に例えば化学気相成長法によって多結晶Ｓｉ３
０７を３００ｎｍ程度堆積し、これに対し抵抗を低減す
る目的で、例えば加速電圧が３５ＫｅＶで５×１０15／
ｃｍ2 程度のＡｓのイオン注入を行なって不純物を導入
する。この多結晶Ｓｉ３０７を異方性エッチングによっ
てエッチングすることで、同図（ｃ）に示すように、ゲ
ート電極３０４の側壁にのみ多結晶Ｓｉ３０８を残す。
【００３６】その後、化学気相成長法或いは熱酸化法を
用いて、多結晶Ｓｉを３０ｎｍ程度堆積して酸化膜３０
９を形成し、写真蝕刻法と異方性エッチングを用いて多
結晶Ｓｉ３０８とＴＦＴのゲート電極となる拡散層３０
５を接続するためのコンタクト・ホール３１０を所定形
状に形成する。その後、例えばＷＦ6を用いたタングス
テンの化学気相成長法によって、そのコンタクト・ホー
ル３１０へ選択的にタングステンを堆積して導電体層３
１１を形成する。
用いて、多結晶Ｓｉを３０ｎｍ程度堆積して酸化膜３０
９を形成し、写真蝕刻法と異方性エッチングを用いて多
結晶Ｓｉ３０８とＴＦＴのゲート電極となる拡散層３０
５を接続するためのコンタクト・ホール３１０を所定形
状に形成する。その後、例えばＷＦ6を用いたタングス
テンの化学気相成長法によって、そのコンタクト・ホー
ル３１０へ選択的にタングステンを堆積して導電体層３
１１を形成する。
【００３７】その後、酸化膜３０９をＨＦやＮＨ4 Ｆを
用いて除去し、同図（ｄ）に示すように、熱酸化法を用
いてＳｉＯ2 を３０ｎｍ程度堆積し、ＴＦＴのゲート酸
化膜３１２を形成する。更にその後、ＴＦＴのチャネル
及びソース、ドレイン領域となるべき多結晶Ｓｉ３１３
を、例えば化学気相成長法を用いて３０ｎｍ程度堆積
し、写真蝕刻法と異方性エッチングを用いて所定形状に
形成する。
用いて除去し、同図（ｄ）に示すように、熱酸化法を用
いてＳｉＯ2 を３０ｎｍ程度堆積し、ＴＦＴのゲート酸
化膜３１２を形成する。更にその後、ＴＦＴのチャネル
及びソース、ドレイン領域となるべき多結晶Ｓｉ３１３
を、例えば化学気相成長法を用いて３０ｎｍ程度堆積
し、写真蝕刻法と異方性エッチングを用いて所定形状に
形成する。
【００３８】その後、ＴＦＴのソース、ドレインを形成
するために、多結晶Ｓｉ３１３に写真蝕刻法を用いて選
択的に不純物を例えばイオン注入法を用いて形成する。
その後、所定のメタライゼーション工程などを経て半導
体装置を完成する。
するために、多結晶Ｓｉ３１３に写真蝕刻法を用いて選
択的に不純物を例えばイオン注入法を用いて形成する。
その後、所定のメタライゼーション工程などを経て半導
体装置を完成する。
【００３９】さて、このような半導体装置のデバイス動
作時には、ゲート電極をＴＦＴに対してシールドする方
向の電位に導電体層３１１を固定する。詳しくは上記の
（課題を解決するための手段）の項で述べた通りであ
る。
作時には、ゲート電極をＴＦＴに対してシールドする方
向の電位に導電体層３１１を固定する。詳しくは上記の
（課題を解決するための手段）の項で述べた通りであ
る。
【００４０】（変形例）図２（ａ）〜（ｄ）はこの発明
の変形例を示したもので、上記実施例と同様効果が得ら
れる。
の変形例を示したもので、上記実施例と同様効果が得ら
れる。
【００４１】即ち、先ず同図（ａ）に示すように、例え
ばＰ型の半導体基板４０１上に、選択酸化法を用いて素
子分離領域４０２を形成する。その後、半導体基板４０
１上に熱酸化法を用いてＳｉＯ2 を１０ｎｍ程度堆積し
て、ＭＯＳＦＥＴのゲート酸化膜４０３を形成する。更
に、このゲート酸化膜４０３上に、例えば化学気相成長
法によって多結晶Ｓｉを３００ｎｍ程度堆積し、これに
対し抵抗を低減する目的で、加速電圧が３５ＫｅＶで５
×１０15／ｃｍ2 程度のＡｓのイオン注入を行なって不
純物を導入した後、写真蝕刻法と異方性エッチングを用
いて多結晶Ｓｉを所定形状に形成し、ＭＯＳＦＥＴのゲ
ート電極４０４を得る。
ばＰ型の半導体基板４０１上に、選択酸化法を用いて素
子分離領域４０２を形成する。その後、半導体基板４０
１上に熱酸化法を用いてＳｉＯ2 を１０ｎｍ程度堆積し
て、ＭＯＳＦＥＴのゲート酸化膜４０３を形成する。更
に、このゲート酸化膜４０３上に、例えば化学気相成長
法によって多結晶Ｓｉを３００ｎｍ程度堆積し、これに
対し抵抗を低減する目的で、加速電圧が３５ＫｅＶで５
×１０15／ｃｍ2 程度のＡｓのイオン注入を行なって不
純物を導入した後、写真蝕刻法と異方性エッチングを用
いて多結晶Ｓｉを所定形状に形成し、ＭＯＳＦＥＴのゲ
ート電極４０４を得る。
【００４２】その後、このゲート電極４０４をマスクと
して、例えば加速電圧が３５ＫｅＶで５×１０15／ｃｍ
2 程度のＡｓのイオン注入を行なって、ＭＯＳＦＥＴの
ソース、ドレイン、及びゲート電極となるべき拡散層４
０５を形成する。そして、この構造に対して、熱酸化法
を用いて３０ｎｍ程度のＳｉＯ2 ４０６を形成する。
して、例えば加速電圧が３５ＫｅＶで５×１０15／ｃｍ
2 程度のＡｓのイオン注入を行なって、ＭＯＳＦＥＴの
ソース、ドレイン、及びゲート電極となるべき拡散層４
０５を形成する。そして、この構造に対して、熱酸化法
を用いて３０ｎｍ程度のＳｉＯ2 ４０６を形成する。
【００４３】その後、このＳｉＯ2 ４０６に対して異方
性エッチングを行ない、同図（ｂ）に示すように、ＭＯ
ＳＦＥＴのゲート電極４０４の側壁にのみ多結晶Ｓｉを
残して酸化膜４０７を形成する。
性エッチングを行ない、同図（ｂ）に示すように、ＭＯ
ＳＦＥＴのゲート電極４０４の側壁にのみ多結晶Ｓｉを
残して酸化膜４０７を形成する。
【００４４】更にその後、例えば化学気相成長法によっ
て多結晶Ｓｉ４０８を１００ｎｍ程度堆積し、これに対
し抵抗を低減する目的で、例えば加速電圧が３５ＫｅＶ
で５×１０15／ｃｍ2 程度のＡｓのイオン注入を行なっ
て不純物を導入する。この後、多結晶Ｓｉ４０８を異方
性エッチングによってエッチングすることで、同図
（ｃ）に示すように、ＭＯＳＦＥＴのゲート電極４０４
の側壁にある酸化膜４０７の側壁にのみ多結晶Ｓｉ４０
９を残す。
て多結晶Ｓｉ４０８を１００ｎｍ程度堆積し、これに対
し抵抗を低減する目的で、例えば加速電圧が３５ＫｅＶ
で５×１０15／ｃｍ2 程度のＡｓのイオン注入を行なっ
て不純物を導入する。この後、多結晶Ｓｉ４０８を異方
性エッチングによってエッチングすることで、同図
（ｃ）に示すように、ＭＯＳＦＥＴのゲート電極４０４
の側壁にある酸化膜４０７の側壁にのみ多結晶Ｓｉ４０
９を残す。
【００４５】その後、熱酸化法を用いてＳｉＯ2 を３０
ｎｍ程度堆積してＴＦＴのゲート酸化膜４１０を形成す
る。更にその後、ＴＦＴのチャネル及びソース、ドレイ
ン領域となるべき多結晶Ｓｉ４１１を、例えば化学気相
成長法を用いて３０ｎｍ程度堆積し、同図（ｄ）に示す
ように、写真蝕刻法と異方性エッチングを用いて所定形
状の多結晶Ｓｉ４１２を形成する。
ｎｍ程度堆積してＴＦＴのゲート酸化膜４１０を形成す
る。更にその後、ＴＦＴのチャネル及びソース、ドレイ
ン領域となるべき多結晶Ｓｉ４１１を、例えば化学気相
成長法を用いて３０ｎｍ程度堆積し、同図（ｄ）に示す
ように、写真蝕刻法と異方性エッチングを用いて所定形
状の多結晶Ｓｉ４１２を形成する。
【００４６】その後、ＴＦＴのソース、ドレインを形成
するために、多結晶Ｓｉ４１２に写真蝕刻法を用いて選
択的に不純物を例えばイオン注入法を用いて形成する。
その後、所定のメタライゼーション工程などを経て半導
体装置を完成する。
するために、多結晶Ｓｉ４１２に写真蝕刻法を用いて選
択的に不純物を例えばイオン注入法を用いて形成する。
その後、所定のメタライゼーション工程などを経て半導
体装置を完成する。
【００４７】次に、ＭＯＳＦＥＴのゲート電極の側壁に
設けた導電体層をＴＦＴがＯＦＦするような或る電圧に
固定することにより、目的を達成させる方法について図
３（ａ）〜（ｃ）を参照して述べる。
設けた導電体層をＴＦＴがＯＦＦするような或る電圧に
固定することにより、目的を達成させる方法について図
３（ａ）〜（ｃ）を参照して述べる。
【００４８】熱酸化膜であるＳｉＯ2 ５０６を形成する
ところまでは上述の工程と同じであり、第３図（ａ）に
示すような構造を形成する。図中の５０１はＰ型の半導
体基板、５０２は素子分離領域、５０３はゲート酸化
膜、５０４はゲート電極、５０５は拡散層である。
ところまでは上述の工程と同じであり、第３図（ａ）に
示すような構造を形成する。図中の５０１はＰ型の半導
体基板、５０２は素子分離領域、５０３はゲート酸化
膜、５０４はゲート電極、５０５は拡散層である。
【００４９】更にその後、例えば化学気相成長法によっ
て多結晶Ｓｉを１００ｎｍ程度堆積し、これに対し抵抗
を低減する目的で、例えば加速電圧が３５ＫｅＶで５×
１０15／ｃｍ2 程度のＡｓのイオン注入を行なって不純
物を導入する。
て多結晶Ｓｉを１００ｎｍ程度堆積し、これに対し抵抗
を低減する目的で、例えば加速電圧が３５ＫｅＶで５×
１０15／ｃｍ2 程度のＡｓのイオン注入を行なって不純
物を導入する。
【００５０】この後、多結晶Ｓｉを異方性エッチングに
よってエッチングすることで、同図（ｂ）に示すよう
に、ＭＯＳＦＥＴのゲート電極５０４の側壁に導電体層
５０７を形成する。その後、同図（ｃ）に示すように、
温度９００℃の熱酸化法を用いてＳｉＯ2 ５０８を導電
体層５０７上に３０ｎｍ程度堆積する。その後、ＴＦＴ
のチャネル及びソース、ドレイン領域となるべき多結晶
Ｓｉ５０９を、例えば化学気相成長法を用いて３０ｎｍ
程度堆積し、写真蝕刻法と異方性エッチングを用いて所
定形状に形成する。
よってエッチングすることで、同図（ｂ）に示すよう
に、ＭＯＳＦＥＴのゲート電極５０４の側壁に導電体層
５０７を形成する。その後、同図（ｃ）に示すように、
温度９００℃の熱酸化法を用いてＳｉＯ2 ５０８を導電
体層５０７上に３０ｎｍ程度堆積する。その後、ＴＦＴ
のチャネル及びソース、ドレイン領域となるべき多結晶
Ｓｉ５０９を、例えば化学気相成長法を用いて３０ｎｍ
程度堆積し、写真蝕刻法と異方性エッチングを用いて所
定形状に形成する。
【００５１】その後、ＴＦＴのソース、ドレインを形成
するため、この多結晶Ｓｉ５０９に写真蝕刻法を用いて
選択的に不純物を例えばイオン注入法を用いて形成す
る。その後、所定のメタライゼーション工程などを経て
半導体装置を完成する。
するため、この多結晶Ｓｉ５０９に写真蝕刻法を用いて
選択的に不純物を例えばイオン注入法を用いて形成す
る。その後、所定のメタライゼーション工程などを経て
半導体装置を完成する。
【００５２】特に、このメタライゼーション工程におい
て、導電体層５０７は、その電位が所望の電位に固定さ
れるように配線される。この方式において、ＴＦＴｐｏ
ｌｙとＭＯＳＦＥＴのゲート電極との間隔に比べてリソ
グラフィー工程の合わせずれが大きい場合、ＴＦＴｐｏ
ｌｙがＭＯＳＦＥＴのゲート電極の上に乗り上げる場合
があり、ＭＯＳＦＥＴのゲート電極の側壁のみならず上
面にも導電体層を設ける必要がある。
て、導電体層５０７は、その電位が所望の電位に固定さ
れるように配線される。この方式において、ＴＦＴｐｏ
ｌｙとＭＯＳＦＥＴのゲート電極との間隔に比べてリソ
グラフィー工程の合わせずれが大きい場合、ＴＦＴｐｏ
ｌｙがＭＯＳＦＥＴのゲート電極の上に乗り上げる場合
があり、ＭＯＳＦＥＴのゲート電極の側壁のみならず上
面にも導電体層を設ける必要がある。
【００５３】この場合は、図３の（ａ）から（ｂ）に移
る工程、即ち、多結晶Ｓｉを異方性エッチングによって
エッチングするに際して、レジストをＭＯＳＦＥＴのゲ
ート電極を囲むように残しておけば、図４に示すように
ＭＯＳＦＥＴのゲート電極５０４の上にも導電体層５０
７が残る。このようにすれば、リソグラフィー工程が１
回増大するもののシールドは完璧になる。
る工程、即ち、多結晶Ｓｉを異方性エッチングによって
エッチングするに際して、レジストをＭＯＳＦＥＴのゲ
ート電極を囲むように残しておけば、図４に示すように
ＭＯＳＦＥＴのゲート電極５０４の上にも導電体層５０
７が残る。このようにすれば、リソグラフィー工程が１
回増大するもののシールドは完璧になる。
【００５４】尚、これらの変形例においては、ＭＯＳＦ
ＥＴのゲート電極の側壁に形成する膜の材料として多結
晶Ｓｉを用いているが、これに限る必要はなく、導電性
の膜であれば、他の材料を用いても構わない。
ＥＴのゲート電極の側壁に形成する膜の材料として多結
晶Ｓｉを用いているが、これに限る必要はなく、導電性
の膜であれば、他の材料を用いても構わない。
【００５５】又、これらの変形例においては、基板上に
形成するＭＯＳＦＥＴのゲート電極の電位の影響をシー
ルドする方法について述べたが、このような方法は通常
の配線層の電位の影響をシールドする場合についても適
用出来ることは自明である。
形成するＭＯＳＦＥＴのゲート電極の電位の影響をシー
ルドする方法について述べたが、このような方法は通常
の配線層の電位の影響をシールドする場合についても適
用出来ることは自明である。
【００５６】更に、これらの変形例においては、ＴＦＴ
の正常動作を確保するため、それに隣接する導電層の電
位の影響をシールドする場合について述べているが、通
常の配線層がそれに隣接する他の配線層の電位の影響を
受けないようにするため、後者の配線層の電位をシール
ドする場合についても応用出来ることは明らかである。
の正常動作を確保するため、それに隣接する導電層の電
位の影響をシールドする場合について述べているが、通
常の配線層がそれに隣接する他の配線層の電位の影響を
受けないようにするため、後者の配線層の電位をシール
ドする場合についても応用出来ることは明らかである。
【００５７】尚、この発明は、半導体基板上に形成され
る電極がＳＲＡＭセルにおけるＮＭＯＳＦＥＴで構成さ
れるドライバー・トランジスタのゲート電極であり、こ
れに隣接する回路素子がＰＭＯＳＴＦＴであり、導電体
層の電位がＳＲＡＭセルの動作電圧に固定されている場
合、或いは導電体層の電位がドライバー・トランジスタ
のドレイン電圧と同様に変化するように構成されている
場合にも、適用出来る。
る電極がＳＲＡＭセルにおけるＮＭＯＳＦＥＴで構成さ
れるドライバー・トランジスタのゲート電極であり、こ
れに隣接する回路素子がＰＭＯＳＴＦＴであり、導電体
層の電位がＳＲＡＭセルの動作電圧に固定されている場
合、或いは導電体層の電位がドライバー・トランジスタ
のドレイン電圧と同様に変化するように構成されている
場合にも、適用出来る。
【００５８】
【発明の効果】以上詳述したようにこの発明によれば、
半導体基板上のＭＯＳＦＥＴのゲート電極の側壁に形成
した導電体層が、ＴＦＴのゲート電極である拡散層と同
電位に保たれるため、従来例（図５）における領域１０
９の距離が短くなった場合でも、ＴＦＴのチャネルが半
導体基板上のＭＯＳＦＥＴのゲート電極の電位に影響を
受けることがなく、信頼性の高いＴＦＴ動作が出来る。
半導体基板上のＭＯＳＦＥＴのゲート電極の側壁に形成
した導電体層が、ＴＦＴのゲート電極である拡散層と同
電位に保たれるため、従来例（図５）における領域１０
９の距離が短くなった場合でも、ＴＦＴのチャネルが半
導体基板上のＭＯＳＦＥＴのゲート電極の電位に影響を
受けることがなく、信頼性の高いＴＦＴ動作が出来る。
【００５９】又、この問題を回避するために、従来例
（図６）で示したようなＴＦＴのゲート電極に当る膜を
専用に形成する方法に比べて、膜を一層減らすことが出
来、構造が単純になるために工程数が減り、又、それに
伴って段差形状が緩和されて、更に上層に形成される配
線層の加工が容易になる。
（図６）で示したようなＴＦＴのゲート電極に当る膜を
専用に形成する方法に比べて、膜を一層減らすことが出
来、構造が単純になるために工程数が減り、又、それに
伴って段差形状が緩和されて、更に上層に形成される配
線層の加工が容易になる。
【図１】（ａ）〜（ｄ）はこの発明の一実施例に係る半
導体装置を製造方法的に示す断面図。
導体装置を製造方法的に示す断面図。
【図２】（ａ）〜（ｄ）はこの発明の変形例に係る半導
体装置を製造方法的に示す断面図。
体装置を製造方法的に示す断面図。
【図３】（ａ）〜（ｃ）はこの発明の他の変形例に係る
半導体装置を製造方法的に示す断面図。
半導体装置を製造方法的に示す断面図。
【図４】この発明の他の変形例に係る半導体装置を製造
方法的に示す断面図。
方法的に示す断面図。
【図５】（ａ）〜（ｃ）は従来の半導体装置を製造方法
的に示す断面図。
的に示す断面図。
【図６】（ａ）〜（ｄ）は他の従来の半導体装置を製造
方法的に示す断面図。
方法的に示す断面図。
３０１…半導体基板、３０２…素子分離領域、３０３…
ＳｉＯ2 、３０４…ゲート電極、３０５…拡散層、３０
６…ＳｉＯ2 、３０７、３０８…多結晶Ｓｉ、３０９…
酸化膜、３１０…コンタクト・ホール、３１１…導電体
層。
ＳｉＯ2 、３０４…ゲート電極、３０５…拡散層、３０
６…ＳｉＯ2 、３０７、３０８…多結晶Ｓｉ、３０９…
酸化膜、３１０…コンタクト・ホール、３１１…導電体
層。
Claims (4)
- 【請求項１】 半導体基板上に形成された電界効果型ト
ランジスタのゲート電極と、上記ゲート電極に隣接した
ＴＦＴと、上記ゲート電極の側壁又は側壁と上面に絶縁
膜を介して形成されこのゲート電極と上記ＴＦＴとの間
をシールドする方向の固定電位又はこのゲート電極に隣
接して設けられる上記電界効果型トランジスタの拡散層
の電位が印加される導電体層とを具備することを特徴と
する半導体装置。 - 【請求項２】 半導体基板上に形成され、ＳＲＡＭセル
におけるＮＭＯＳＦＥＴで構成されたドライバー・トラ
ンジスタのゲート電極と、上記ゲート電極に隣接したＰ
ＭＯＳＴＦＴと、上記ゲート電極の側壁又は側壁と上面
に絶縁膜を介して形成され固定電位又はこのゲート電極
の電位とは異なる可変電位が印加される導電体層とを具
備することを特徴とする半導体装置。 - 【請求項３】 上記導電体層の電位が上記ＳＲＡＭセル
の動作電圧に固定されていることを特徴とする請求項２
に記載の半導体装置。 - 【請求項４】 上記導電体層の電位が、該導電体層が側
壁として絶縁膜を介してゲート電極に接しているドライ
バー・トランジスタのドレイン電圧と同様に変化するよ
うに構成されていることを特徴とする請求項２に記載の
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025058A JP2635831B2 (ja) | 1991-01-28 | 1991-01-28 | 半導体装置 |
| US07/824,406 US5220182A (en) | 1991-01-28 | 1992-01-23 | Semiconductor device having conductive sidewall structure between adjacent elements |
| KR92001003A KR950013786B1 (en) | 1991-01-28 | 1992-01-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3025058A JP2635831B2 (ja) | 1991-01-28 | 1991-01-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252072A JPH04252072A (ja) | 1992-09-08 |
| JP2635831B2 true JP2635831B2 (ja) | 1997-07-30 |
Family
ID=12155328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3025058A Expired - Fee Related JP2635831B2 (ja) | 1991-01-28 | 1991-01-28 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5220182A (ja) |
| JP (1) | JP2635831B2 (ja) |
| KR (1) | KR950013786B1 (ja) |
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|---|---|---|---|---|
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| KR0186070B1 (ko) * | 1995-12-28 | 1999-03-20 | 문정환 | 반도체 메모리 구조 및 그 제조방법 |
| US6140171A (en) * | 1999-01-20 | 2000-10-31 | International Business Machines Corporation | FET device containing a conducting sidewall spacer for local interconnect and method for its fabrication |
| US6956281B2 (en) * | 2002-08-21 | 2005-10-18 | Freescale Semiconductor, Inc. | Semiconductor device for reducing photovolatic current |
| KR20090106573A (ko) * | 2006-12-28 | 2009-10-09 | 샌디스크 코포레이션 | 비휘발성 메모리에서 필드 커플링 감소를 위한 차폐 플레이트들을 제조하는 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6319847A (ja) * | 1986-07-14 | 1988-01-27 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| FR2616576B1 (fr) * | 1987-06-12 | 1992-09-18 | Commissariat Energie Atomique | Cellule de memoire eprom et son procede de fabrication |
| JPH07101714B2 (ja) * | 1988-07-12 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0714013B2 (ja) * | 1989-02-02 | 1995-02-15 | 株式会社東芝 | 半導体装置 |
| JPH02210879A (ja) * | 1989-02-10 | 1990-08-22 | Oki Electric Ind Co Ltd | フローティングゲートを有するｆｅｔ及びその製造方法 |
| JPH0214565A (ja) * | 1989-04-10 | 1990-01-18 | Seiko Epson Corp | ランダム・アクセス・メモリ |
| US5060035A (en) * | 1989-07-13 | 1991-10-22 | Mitsubishi Denki Kabushiki Kaisha | Silicon-on-insulator metal oxide semiconductor device having conductive sidewall structure |
-
1991
- 1991-01-28 JP JP3025058A patent/JP2635831B2/ja not_active Expired - Fee Related
-
1992
- 1992-01-23 US US07/824,406 patent/US5220182A/en not_active Expired - Lifetime
- 1992-01-24 KR KR92001003A patent/KR950013786B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950013786B1 (en) | 1995-11-16 |
| JPH04252072A (ja) | 1992-09-08 |
| US5220182A (en) | 1993-06-15 |
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