KR100207464B1 - 에스 램 셀의 제조방법 - Google Patents

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Abstract

고속 동작 및 로우 Vcc 마아진을 확보할 수 있는 에스램 셀의 제조방법에 대해 개재되어 있다.
이는, 하나의 셀에 서로 다른 두 개의 트랜지스터를 구비하는 메모리 장치에 있어서, 활성영역과 비활성영역으로 구분되어진 반도체기판에, 셀 영역과 주변회로 NMOS 영역만을 개방하는 제1마스크를 사용하여 1차 이온주입하는 제1단계, 및 셀 영역의 두 개의 트랜지스터중 하나의 트랜지스터만을 개방하는 제2마스크를 사용하여 2차 이온주입하는 제2단계를 포함하는 것을 특징으로 한다. 따라서, 전송 트랜지스터의 문턱진압과 역 바이어스 인자(

Description

에스램 셀의 제조방법
제1도는 부하소자로서 PMOS 박막 트랜지스터를 사용하는 SRAM셀의 일반적인 회로도이다.
제2도 내지 제5도는 본 발명에 의한 SRAM셀의 제조방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
2 : 필드산화막 4 : N-웰
6,6' : P-웰 8,8' : 포토레지스트
10,10' : 게이트산화막 12,14,16 : 게이트전극
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 비트라인 캐패시턴스를 줄여 소자의 동작속도를 높이고, 셀의 전송 트랜지스터의 문턱전압과 역 바이어스 인자값을 줄여 낮은 동작전압 특성을 확보할 수 있는 에스 램(Static Random Access Memory: 이하 SRAM이라 칭함) 셀의 제조방법에 관한 것이다.
일반적으로, SRAM은 디램(DRAM)에 비해 메모리 용량에서는 떨어지지만, 고속으로 동작하기 때문에 중, 소용량의 메모리 분야에서 널리 사용되고 있다.
SRAM 셀은 통상 두 개의 전송 트랜지트터(access transistor)와 두 개의 구동 트랜지스터(drive transistor), 그리고 두 개의 부하소자로 이루어지는 플립플롭(Flip Flop) 회로로 구성된다. 기억정보는 플립플롭의 입, 출력 단자간의 전압차, 즉 셀의 노드(node)에 축적된 전하로서 보존된다. 이 전하는 일정전원(Vcc)으로부터 부하소자인 부하 PMOS 트랜지스터나 부하저항을 통하여 항상 보충되고 있으므로, 디램(DRAM)처럼 리프래쉬(refresh) 기능이 요구되지 않는다.
SRAM 셀은 부하소자로서 공핍형(depletion) NMOS 트랜지스터를 사용하는 경우도 있지만, 소비전력이 매우 크기 때문에 현재는 거의 사용되지 않고 있으며, 대신 소비전력이 낮고 제작이 간편한 고저항의 폴리실리콘을 사용하는 것이 주류를 이루고 있다.
그러나, 메모리 용량이 더욱 증가되고, 요구되는 저항값이 점차 높아짐에 따라, 메모리 셀에서 부하소자를 통해 공급되는 전류(load current)와 셀 노드에서의 누설전류와의 차이는 줄어들게 된다. 이는 메모리 소자의 제조수율을 떨어뜨리는 요인이 된다. 따라서, 대기(stand-by)시 낮은 소비전류 및 안정된 데이터 보유능력을 확보하기 위해서, PMOS 박막 트랜지스터를 부하소자로 사용하는 CMOS형 SRAM 소자가 각광받고 있다.
제1도는 부하소자로써 PMOS 박막 트랜지스터를 사용한 CMOS형 SRAM소자의 일반적인 회로도이다.
제1도를 참조하면, SRAM셀의 좌측에는, 게이트가 워드라인에 접속되고, 드레인은 제1비트라인에 접속되는 NMOS 제1전송 트랜지스터(T1)가 있다. 셀의 우측에는, 게이트가 워드라인에 접속되고 드레인은 제2비트라인에 접속되는 NMOS 제2전송 트랜지스터(T2)가 있다.
NMOS 제1 구동 트랜지스터(T3)는, 드레인이 상기 제1전송 트랜지스터(T1)의 소오스에 접속되고, 소오스는 접지(Vss)되며, 게이트는 상기 제2 전송 트랜지스터(T2)의 소오스에 접속된다.
NMOS 제2 구동 트랜지스터(T4)는, 드레인이 상기 제2전송 트랜지스터(T2)의 소오스에 접속되고, 소오스는 접지(Vss)되며, 게이트는 상기 제1전송 트랜지스터(T1)의 소오스에 접속된다.
PMOS 제1 박막 트랜지스터(T5)는, 드레인이 상기 제1구동 트랜지스터(T3)의 드레인에 접속되고, 소오스는 일정전원선(Vcc line)과 접속되며, 게이트는 제1 구동 트랜지스터(T3)의 게이트와 제2전송 트랜지스터(T2)의 소오스에 접속된다.
PMOS 제2 박막 트랜지스터(T6)는 드레인이 상기 제2 구동 트랜지스터(T4)의 드레인에 접속되고 소오스는 일정전원선(Vcc line)과 접속되며, 게이트는 제2 구동 트랜지스터(T4)의 게이트와 제1 전송트랜지스터(T1)의 소오스에 접속된다.
상기한 SRAM 소자에서 셀 트랜지스터인 전송 트랜지스터와 구동 트랜지스터의 문턱전압(threshold voltage; Vth)과 주변회로 영역의 NMOS트랜지스터의 문턱전압이 거의 비슷하기 때문에, SRAM의 동작속도 특성을 확보하기 위해 문턱전압을 낮게 유지할 경우 구동 트랜지스터의 누설전류로 인해 데이터 보유(retention) 특성이 불량해지는 문제가 있다. 이러한 SRAM 셀에서의 안정된 데이터 보유특성 확보와 구동 트랜지스터의 누설이 없는 특성을 확보하기 위해서, 종래에는 웰(well) 형성시 셀에만 전면 이온주입을 실시하여 문턱 전압값을 조절하는 방법을 사용하였다.
SRAM 셀에서 낮은 전압(Vcc)에서의 동작 특성을 확보하기 위해서는 제1도에 도시된 노드전압(Vnode)을 높이는 것이 유리한데, 노드전압은 다음과 같이 표시된다.
Vnode = Vcc - Vth, access - γ
상기 식에서 Vcc는 공급전압을, Vth,access는 전송 트랜지스터의 문턱전압을,는 역 바이어스 인자(back bias factor)를 가리킨다.
상기 식에 따르면, 셀에 전면 이온주입을 실시할 경우, 전송트랜지스터 영역과 비트라인 콘택(bit line contact)이 형성될 영역이 동시에 이온이 주입되어 전송 트랜지스터의 문턱전압(Vth,access)이 높아지고, 벌크 농도의 증가로 인한 역 바이어스 인자() 값이 증가하게 된다. 따라서, 노드에 걸리는 노드전압(Vnode)이 낮아지고, 비트라인 액티브 영역의 불순물 농도가 높아져 비트라인 캐패시턴스가 증가하게 된다. 노드전압(Vnode)이 낮아지면, 상대적으로 SRAM 셀의 로우 Vcc 마아진의 확보가 불리해지며, 비트라인 캐패시턴스가 증가하면 메모리 소자의 동작 속도가 떨어지는 문제점이 있다.
따라서, 본 발명의 목적은 비트라인 캐패시턴스를 줄여 소자의 동작속도를 높이고, 셀의 전송 트랜지스터의 문턱전압과 역 바이어스 인자값을 줄여 로우 Vcc 마아진을 확보할 수 있는 에스 램 셀의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리장치의 제조방법은, 하나의 셀에 서로 다른 두 개의 트랜지스터를 구비하는 메모리 장치에 있어서, 활성영역과 비활성영역으로 구분되어진 반도체기판에, 셀 영역과 주변회로 NMOS 영역만을 개방하는 제1마스크를 사용하여 1차 이온주입하는 제1단계; 셀 영역의 상기 두 개의 트랜지스터중 하나의 트랜지스터만을 개방하는 제2 마스크를 사용하여 2차 이온주입하는 제2단계를 포함하는 것을 특징으로 한다.
상기 제2단계 이후에, 상기 제2마스크를 사용하여 채널이온을 주입하는 단계를 더 구비하는 것이 바람직하다.
본 발명의 상기 목적은 또한, 하나의 셀에 서로 다른 두 개의 트랜지스터를 구비하는 메모리 장치에 있어서, 활성영역과 비활성영역으로 구분되어진 반도체기판에 셀 영역과 주변회로 PMOS 영역을 개방하는 제1마스크를 사용하여 불순물이온을 주입함으로써 제1도전형의 웰을 형성하는 단계; 셀 영역과 주변회로 NMOS 영역을 개방하는 제2마스크를 사용하여 불순물이온을 주입함으로써 제2도전형의 웰을 형성하는 단계; 상기 제2마스크를 사용하여 1차로 제1도전형의 불순물이온을 주입하는 단계; 상기 셀 영역의 두 개의 트랜지스터중 어느 하나의 트랜지스터가 형성될 영역만을 개방하는 제3마스크를 사용하여 2차로 제1도전형의 불순물 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법에 의해 달성될 수 있다.
본 발명에 따르면, 셀의 전송 트랜지스터의 문턱전압과 역 바이어스 인자()값을 감소시켜 로우 Vcc 마아진을 확보함과 동시에, 비트라인 캐패시턴스를 줄이는 효과가 있다. 따라서, 고속 메모리소자의 구현이 가능하게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
제2도 내지 제5도는 본 발명의 일 실시예에 의한 에스 램 셀의 제조방법을 설명하기 위한 단면도들이다.
제2도는 N-웰을 형성하는 단계를 도시한 단면도이다.
상세하게는, 반도체기판(100)에 활성영역과 비활성영역을 구분하는 필드산화막(2)을 형성한 후, 셀 영역과 주변회로 PMOS 영역만을 개방하는 마스크(도시되지 않음)를 사용하여 N형의 불순물 이온을 주입함으로써 N-웰(4)을 형성한다.
제3도는 P-웰을 형성하는 단계, 필드이온 주입 및 채널이온 주입 단계를 도시한 단면도이다.
상세하게는, 셀 영역과 주변회로 NMOS 영역만을 개방하는 마스크를 사용하여 반도체기판(100)에 P형의 불순물 이온을 주입하여 P-웰(6,6')을 형성한다. 다음에, 전송 트랜지스터의 문턱전압을 낮추고, 비트라인의 캐패시턴스 및 N+/P 접합 캐패시턴스를 감소시켜 고속 동작을 확보하기 위하여, 상기 반도체기판의 개방된 영역에 1차로 N형의 불순물이온을 주입한 후, 채널이온 주입을 실시한다.
제4도는 2차 필드이온 및 채널이온 주입단계를 도시한 단면도이다.
상세하게는, 구동 트랜지스터의 문턱전압과 전송 트랜지스터 및 주변회로 NMOS 트랜지스터의 문턱전압을 이원화하고, 접합 캐패시턴스를 감소시키기 위해 전송 트랜지스터와 비트라인 액티브 영역을 제외한 셀 영역, 즉 구동 트랜지스터가 형성될 영역만을 개방하는 감광막 마스크(8,8')를 사용하여 2차로 필드 이온과 채널 이온을 주입한다. 이 때, 상기 채널이온 주입은 생략할 수도 있다.
이렇게 함으로써, 구동 트랜지스터 영역에는 2회에 걸쳐 이온주입이 행해지게 된다. 따라서, 셀 트랜지스터의 문턱전압과 주변회로 영역의 NMOS 트랜지스터의 문턱전압이 동일함으로 인한 데이터 보유특성의 저하를 방지할 수 있게 된다.
제5도는 게이트 산화막 및 게이트전극을 형성하는 단계를 도시한 단면도이다.
상세하게는, 상기 결과물 전면에 얇은 열산화막을 성장시켜 게이트 산화막(10,10')을 형성한 후, 폴리실리콘 증착, 패터닝단계를 거쳐 구동 트랜지스터, 전송 트랜지스터 및 주변회로 영역의 NMOS 트랜지스터의 각 게이트 전극(12,14,16)을 형성한다.
상술한 본 발명에 의한 반도체 메모리장치의 제조방법에 따르면, 셀의 전송 트랜지스터와 구동 트랜지스터영역, 비트라인 액티브영역, 주변회로 NMOS 영역에 일정량의 이온을 주입한 후, 전송 트랜지스터와 비트라인 액티브 영역을 제외한 셀 영역에 추가로 일정량의 이온주입을 실시한다. 따라서, 셀의 전송 트랜지스터의 문턱전압과 역 바이어스 인자()값을 감소시켜 로우 Vcc 마아진을 확보함과 동시에, 비트라인 액티브 영역의 P-이온 주입량을 상대적으로 감소시킴으로써, N+/P-접합 캐패시턴스를 줄여 비트라인 캐패시턴스를 줄이는 효과가 있다. 따라서, 고속 메모리소자의 구현이 가능하게 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.

Claims (3)

  1. 하나의 셀에 서로 다른 두 개의 트랜지스터를 구비하는 메모리장치에 있어서, 활성영역과 비활성영역으로 구분되어진 반도체기판에, 셀 영역과 주변회로 NMOS 영역만을 개방하는 제1마스크를 사용하여 1차 이온주입하는 제1단계; 셀 영역의 상기 두 개의 트랜지스터중 하나의 트랜지스터만을 개방하는 제2마스크를 사용하여 2차 이온주입하여, 상기 두 개의 트랜지스터의 문턱전압을 다르게 형성하는 제2단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 제2단계 이후에, 상기 제2마스크를 사용하여 채널이온을 주입하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 하나의 셀에 서로 다른 두 개의 트랜지스터를 구비하는 메모리장치에 있어서, 활성영역과 비활성영역으로 구분되어진 반도체기판에 셀 영역과 주변회로 PMOS 영역을 개방하는 제1마스크를 사용하여 불순물이온을 주입함으로써 제1도전형의 웰을 형성하는 단계; 셀 영역과 주변회로 NMOS 영역을 개방하는 제2마스크를 사용하여 불순물이온을 주입함으로써 제2도전형의 웰을 형성하는 단계; 상기 제2마스크를 사용하여 1차로 제1도전형의 불순물이온을 주입하는 단계; 상기 셀 영역의 두 개의 트랜지스터중 어느 하나의 트랜지스터가 형성될 영역만을 개방하는 제3마스크를 사용하여 2차로 제1도전형의 불순물 이온을 주입하여, 상기 두 개의 트랜지스터의 문턱전압을 서로 다르게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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