KR20030022735A - 비휘발성 반도체 기억장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 반도체기억장치에서의 터널절연막에 버즈비크(birds beak)가 발생하는 것을 방지하는 동시에, 용량절연막의 막질의 향상과 소정의 막두께를 얻기 위한 것으로, 급속열산화장치를 이용하여 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa의 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체기판(11) 상에서, 도입된 수소와 산소로부터 수증기를 발생시키는 내연방식의 발열(pyrogenic)산화(ISSG)법에 의해, 부유게이트전극(14B)의 상면 및 측면을 산화한다. 이에 따라, 부유게이트전극(14B)의 표면에 산화실리콘으로 이루어지는 제 2 절연막(15)을 형성한다.
Description
본 발명은 전기적인 기입동작 및 소거동작이 가능한 부유게이트를 구비한 비휘발성 반도체기억장치 및 그 제조방법에 관한 것이다.
종래, 전기적인 기입동작 및 소거동작이 가능한 반도체기억장치로서 예를 들면, 일본 특개소 61-127179호 공보에 개시되어 있는 부유게이트전극과 그 위에 적층된 제어게이트전극으로 이루어지는 소위 스택게이트구조를 갖는 부유게이트형 비휘발성 반도체기억장치가 잘 알려져 있다.
도 14에 나타내는 바와 같이, 스택게이트구조를 갖는 종래의 비휘발성 반도체기억장치는 상부에 이온주입에 의해 형성된 소스영역(102)과 드레인영역(103)을 갖는 반도체기판(101)과, 반도체기판(101)에서의 소스영역(102)과 드레인영역(103)과의 사이의 영역 즉, 채널영역 상에 형성된 스택게이트구조체(110)로 구성되어 있다. 스택게이트구조체(110)는 기판측으로부터 차례로 형성된 터널절연막(104), 부유게이트전극(105), 용량절연막(106) 및 제어게이트전극(107)을 포함하고 있다.
이러한 종래의 스택게이트형 비휘발성 반도체기억장치에서의 데이터의 판독은 소스영역(102)과 드레인영역(103)과의 사이에 1.5V 정도의 전위차를 두면서 제어게이트전극(107)에 5V 정도의 전압을 인가하여 소스영역(102)과 드레인영역(103)과의 사이에 흐르는 전류값을 검출함으로써 행한다.
또, 데이터의 소거는 제어게이트전극(107)에 0V, 드레인영역(103)에 10V∼15V 정도의 전압을 인가하고, 터널절연막(104)에서의 부유게이트전극(105)과 드레인영역(103)과의 중첩부분을 통해 파울러·노드하임·터널링(Fowler Nordheim tunneling)현상에 의해 부유게이트전극(105)에 축적되어 있던 전자를 드레인영역(103)으로 인출함으로써 행한다.
그런데, 종래의 스택게이트형 비휘발성 반도체기억장치는 소거시에서의 부유게이트전극(105)으로부터의 전자의 인출이 과잉되어 채널영역이 공핍(depletion)모드가 되어 소위, 과소거현상이 발생되기 쉽다. 이로 인하여 판독시에는 선택되지 않은 메모리셀에도 전류가 흘러 판독오류가 발생된다.
최근, 이 판독오류를 해결하기 위해, 제어게이트전극의 일부가 채널영역과 대향하는 소위, 스플릿게이트구조를 갖는 부유게이트형 비휘발성 반도체기억장치가 예를 들어, S. Kianian, et al., VLSI Technologies Dig. pp. 71-72, 1994 등에 의해 제안되어 있다.
도 15에 나타내는 바와 같이, 스플릿게이트구조를 갖는 종래의 비휘발성 반도체기억장치는 상부에 이온주입에 의해 형성된 소스영역(102)과 드레인영역(103)을 갖는 반도체기판(101)과, 반도체기판(101)에서의 소스영역(102)과 드레인영역(103)과의 사이의 채널영역 상에 형성된 스플릿게이트구조체(111)로 구성되어 있다.
스플릿게이트구조체(111)는 측부가 소스영역(102)과 겹치도록 터널절연막(104)을 개재하여 형성된 부유게이트전극(105)과, 부유게이트전극(105) 및 반도체기판(101)을 덮는 용량절연막(106)과, 부유게이트전극(105)에서의 드레인영역(103)측의 상면 및 측면과 드레인영역(103)의 단부를 걸치는 동시에, 부유게이트전극(105)과 용량결합하는 제어게이트전극(107)으로 구성되어 있다.
이러한 스플릿게이트구조체(111)를 갖고 있기 때문에, 가령 부유게이트전극(105)이 과소거상태가 되었다고 해도, 제어게이트전극(107)의 아래쪽에도 채널영역이 형성되기 때문에, 판독시의 선택되지 않은 메모리셀에 전류가 흐르지 않아 판독오류가 발생되지 않는다.
그러나, 상기 종래의 스택게이트형 및 스플릿게이트형 비휘발성 반도체기억장치는 부유게이트전극(105)을 형성한 후, 제어게이트전극(107)과 용량결합하는 용량절연막(106)을 열산화에 의해 형성하는 경우가 많고, 이 때 터널절연막(104)에서의 게이트길이방향측의 측부에 버즈비크라는 막팽창이 발생한다. 이 버즈비크에 의해 판독시에는 판독전류값이 감소하고, 소거시에는 터널절연막(104)에 인가되는 전계가 약해지기 때문에, 소거속도가 현저히 저하된다는 문제점이 있다.
또, 부유게이트전극(105) 상에 형성되는 폴리실리콘이 산화되어 이루어지는 용량절연막(106)은 실리콘산화막에 비하여 동일한 산화시간으로 2배 정도의 두께로 성막되는데다가 그 절연내압이 낮다. 그 결과, 제어게이트전극(107)과 부유게이트전극(105)과의 용량결합비의 값이 저하되어 신뢰성이 열화된다는 문제점이 있다.
또, 용량결합비란 부유게이트전극(105)과 제어게이트전극(107)과의 사이의 정전용량의 전체 정전용량에 대한 비를 말한다. 또, 전체 정전용량이란, 부유게이트전극(105)과 제어게이트전극(107)과의 사이의 정전용량 및 부유게이트전극(105)과 반도체기판(101)(채널영역, 소스영역(102) 및 드레인영역103))과의 사이의 정전용량의 합을 말한다.
본 발명은 상기 종래의 문제점을 해결하여 비휘발성 반도체기억장치에서의 터널절연막에 버즈비크가 발생하는 것을 방지하는 동시에, 용량절연막의 막질의 향상과 소정의 막두께를 얻을 수 있도록 하는 것을 목적으로 한다.
도 1은 본 발명의 제 1 실시예에 관한 스택게이트형의 비휘발성 반도체기억장치를 나타내는 구성단면도.
도 2의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 3의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 4는 본 발명의 제 1 실시예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법에 이용하는 내연방식의 발열산화법과 통상의 산화법에서의 폴리실리콘막에 대한 불순물 이온의 주입량과 산화속도의 관계를 나타내는 그래프.
도 5는 본 발명의 제 1 실시예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법에 이용하는 내연방식의 발열산화법에 의한 폴리실리콘의 산화막과 통상의 산화법에 의한 폴리실리콘의 산화막에 대한 각 절연내압을 나타내는 그래프.
도 6의 (a)∼(d)는 본 발명의 제 1 실시예의 일변형예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 7의 (a)∼(d)는 본 발명의 제 1 실시예의 일변형예에 관한 스택게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 8은 본 발명의 제 2 실시예에 관한 스플릿게이트형의 비휘발성 반도체기억장치를 나타내는 구성단면도.
도 9의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 스플릿게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 10의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 스플릿게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 11은 본 발명의 제 2 실시예의 일변형예에 관한 스플릿게이트형의 비휘발성 반도체기억장치를 나타내는 구성단면도.
도 12의 (a)∼(d)는 본 발명의 제 2 실시예의 일변형예에 관한 스플릿게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 13의 (a)∼(d)는 본 발명의 제 2 실시예의 일변형예에 관한 스플릿게이트형의 비휘발성 반도체기억장치의 제조방법을 나타내는 공정순의 구성단면도.
도 14는 종래의 스택게이트형의 비휘발성 반도체기억장치를 나타내는 구성단면도.
도 15는 종래의 스플릿게이트형의 비휘발성 반도체기억장치를 나타내는 구성단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체기판 12 : 소자분리영역
13 : 제 1 절연막 13B : 터널절연막
14A : 제 1 폴리실리콘막 14B : 부유게이트전극
15, 15A : 제 2 절연막 16A : 제 2 폴리실리콘막
16B, 16C : 제어게이트전극 17 : 소스영역
18 : 드레인영역 19 : 제 3 절연막
51 : 제 1 레지스트패턴 52 : 제 2 레지스트패턴
53 : 제 3 레지스트패턴 54 : 제 4 레지스트패턴
상기 목적을 달성하기 위해, 본 발명은 용량절연막의 형성에 내연방식의 발열산화법을 이용하는 구성으로 한다.
구체적으로, 본 발명에 관한 비휘발성 반도체기억장치는 반도체기판 상에 제 1 절연막을 개재하여 형성되고, 전기적으로 부유상태에 있는 부유게이트전극과, 부유게이트전극 상에 제 2 절연막을 개재하여 형성되고, 반도체기판 및 부유게이트전극에 소정의 전위를 공급하는 제어게이트전극을 구비하며, 제 1 절연막은 부유게이트전극과 대향하는 부분이 거의 균일한 막두께를 갖고 있다.
본 발명의 비휘발성 반도체기억장치에 의하면, 터널막으로서 기능하는 제 1 절연막은 부유게이트전극과 대향하는 부분이 거의 균일한 막두께를 갖고 있고, 제 1 절연막의 게이트길이방향측의 단부에 버즈비크형상의 막팽창이 없다. 이 때문에, 판독전류값이 감소되거나 소거속도가 저하되는 일이 없다.
본 발명의 비휘발성 반도체기억장치에서, 제어게이트전극이 부유게이트전극의 상면으로부터 그 일측면 상 및 그 일측면과 연속되어 있는 반도체기판 상에도 형성되고, 일측면과는 제 2 절연막을 개재하여 형성되며, 반도체기판 상과는 제 3 절연막을 개재하여 형성되어 있는 것이 바람직하다. 이와 같이 하면, 게이트구조를 스플릿게이트형으로 할 수 있다.
본 발명의 비휘발성 반도체기억장치에서, 제 1 절연막과 제 3 절연막이 동일한 공정으로 형성되어 있는 것이 바람직하다.
본 발명의 비휘발성 반도체기억장치에서, 제 2 절연막과 제 3 절연막이 동일한 공정으로 형성되어 있는 것이 바람직하다.
본 발명에 관한 비휘발성 반도체기억장치의 제조방법은 반도체기판 상에 제 1 절연막 및 제 1 도체막을 형성한 후, 제 1 도체막에 대하여 패터닝을 행함으로써, 제 1 도체막으로부터 부유게이트전극을 형성하는 제 1 공정과, 가열한 반도체기판 상에 수소와 산소를 도입하여, 도입된 수소 및 산소로부터 반도체기판 상에서 수증기를 발생시킴으로써, 부유게이트전극의 상부 및 측부에 제 2 절연막을 형성하는 제 2 공정과, 부유게이트전극 상에 제 2 도체막으로 이루어지는 제어게이트전극을 제 2 절연막을 개재시켜 형성하는 제 3 공정을 구비하고 있다.
본 발명의 비휘발성 반도체기억장치의 제조방법에 의하면, 반도체기판 상에 제 1 절연막을 형성한 후, 가열한 반도체기판 상에 도입된 수소 및 산소로부터 반도체기판 상에서 수증기를 발생시키는 소위, 내연방식의 발열산화법에 의해 부유게이트전극의 상부 및 측부에 제 2 절연막을 형성한다. 이 내연방식의 발열산화법은 이미 형성된 제 1 절연막(터널막)에 버즈비크를 생기게 하지 않기 때문에, 제 1 절연막의 막두께가 실질적으로 균일하게 된다. 그 결과, 판독전류값이 감소되거나 소거속도가 저하되는 일이 없어진다. 또, 용량절연막이 되는 제 2 절연막은 내연방식의 발열산화법에 의해 형성되기 때문에, 제 2 절연막이 폴리실리콘을 산화한 실리콘산화막이더라도 그 막두께값으로 소정값을 얻을 수 있는 동시에, 막질이 치밀하게 되므로 용량결합비가 저하되는 일이 없다.
본 발명의 비휘발성 반도체기억장치의 제조방법에서, 제 1 공정이 제 1 절연막을, 부유게이트전극을 마스크로 하여 제거하는 공정을 포함하며, 제 2 공정에서 제 2 절연막을 반도체기판의 상부에도 형성하는 것이 바람직하다.
본 발명의 비휘발성 반도체기억장치의 제조방법에서, 제 3 공정이 제 2 도체막을, 반도체기판 상에 부유게이트전극을 포함하는 전체면에 걸쳐 퇴적하는 공정과, 퇴적한 제 2 도체막을 제어게이트전극이 부유게이트전극 상에만 위치하도록 패터닝하는 공정을 포함하는 것이 바람직하다. 이와 같이 하면, 스택게이트형의 게이트구조를 얻을 수 있다.
본 발명의 비휘발성 반도체기억장치의 제조방법에서, 제 3 공정이 제 2 도체막을, 반도체기판 상에 부유게이트전극을 포함하는 전체면에 걸쳐 퇴적하는 공정과, 퇴적한 제 2 도체막을 제어게이트전극이 부유게이트전극에서의 상면 및 그 일측면을 걸치도록 패터닝하는 공정을 포함하는 것이 바람직하다. 이와 같이 하면, 스플릿게이트형의 게이트구조를 얻을 수 있다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하여 설명한다.
도 1은 본 발명의 스택게이트형의 게이트구조를 갖는 비휘발성 반도체기억장치의 단면구성을 나타낸다.
도 1에 나타내는 바와 같이, 예를 들어, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘 등으로 이루어지는 소자분리영역(12)과, 그 소자분리영역(12)에 둘러싸여 이루어지는 소자형성영역이 선택적으로 형성되어 있다. 반도체기판(11)의 소자형성영역 상에는 막두께가 약 8nm∼약 11nm의 제 1 절연막(13)과, n형 폴리실리콘으로 이루어지는 부유게이트전극(14B)과, 그 부유게이트전극 (14B)의 상면 및 측면을 덮고, 막두께가 약 8nm∼약 20nm인 제 2 절연막(15)과, 부유게이트전극(14B) 상에 제 2 절연막(15)을 개재한 n형 폴리실리콘으로 이루어지는 제어게이트전극(16B)이 형성되어 있다. 또, 반도체기판(11)에서의 부유게이트전극 (14B)의 측방의 영역에는 n형 소스영역(17) 및 n형 드레인영역(18)이 각각 형성되어 있다.
제 1 실시예는 게이트구조가 스택게이트형으로서, 부유게이트전극(14B)과 반도체기판(11)과의 대향부분이 터널막으로서 기능하는 제 1 절연막(13)에는 그 게이트길이방향측의 측단부에 버즈비크형상의 막팽창이 없어, 그 막두께가 거의 균일하게 되도록 형성되어 있다.
또, 제 2 절연막(13)에서의 부유게이트전극(14B)과 제어게이트전극(16B)과의 대향부분은 용량막으로서 기능한다.
이하, 상기와 같이 구성된 비휘발성 반도체기억장치의 제조방법에 대하여 도면을 참조하여 설명한다.
도 2의 (a)∼(d) 및 도 3의 (a)∼(d)는 본 발명의 제 1 실시예에 관한 비휘발성 반도체기억장치의 제조방법의 공정순의 단면구성을 나타낸다.
우선, 도 2의 (a)에 나타내는 바와 같이, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘으로 이루어지는 소자분리영역(12)을 선택적으로 형성하고, 그 후, 소자형성영역에 개구부를 갖는 제 1 레지스트패턴(51)을 마스크로 하여, 반도체기판(11)에 p형 불순물 이온을 각각 이온주입함으로써 p형 웰영역 및 p형 채널영역을 형성한다.
다음에, 도 2의 (b)에 나타내는 바와 같이, 제 1 레지스트패턴(51)을 제거한 후 예컨대, 열산화법에 의해 반도체기판(11)의 소자형성영역 상에 막두께가 8nm∼약 11nm 정도의 산화실리콘으로 이루어지는 제 1 절연막(13)을 형성한다. 그 후, CVD법을 이용하여 제 1 폴리실리콘막(14A)을 퇴적한다. 여기서, 제 1 폴리실리콘막(14A)은 퇴적시에 인(P)을 첨가하면서 도전성을 갖게 해도 되고, 또, 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 이어서, 포토리소그래피법에 의해 제 1 폴리실리콘막(14A) 상에 부유게이트패턴을 갖는 제 2레지스트패턴(52)을 형성한다.
다음에, 도 2의 (c)에 나타내는 바와 같이, 제 2 레지스트패턴(52)을 마스크로 하여 제 1 폴리실리콘막(14A)에 대하여 에칭을 행함으로써, 제 1 폴리실리콘막(14A)으로부터 부유게이트전극(14B)을 형성한다. 여기서, 제 1 절연막(13)에서의 부유게이트전극(14B)과 반도체기판(11)(채널영역)과의 대향부분은 터널막으로서 기능한다. 그 후, 제 2 레지스트패턴(52)을 제거한다.
다음에, 도 2의 (d)에 나타내는 바와 같이, 급속열산화장치를 이용하여 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa의 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체기판(11) 상에서, 도입된 수소와 산소로부터 수증기를 발생시키는 내연방식의 발열산화법에 의해, 부유게이트전극(14B)의 상면 및 측면을 산화한다. 이로 인하여, 부유게이트전극(14B)의 표면에 산화실리콘으로 이루어지는 제 2 절연막(15)이 형성된다. 또, 내연방식의 발열산화법은 M.Bidaud et al., 197th ECS Conf. Volume 2000-1, Abs.No.540 또는 T.Trowbridge et al., 199th ECS Conf. Volume 2001-1, Abs. No.269 등에 보고되어 있고, 그 중에서 In Situ Steam Generation(ISSG)이라 불리우고 있다.
다음에, 도 3의 (a)에 나타내는 바와 같이, CVD법에 의해 제 1 절연막(13) 상에 제 2 절연막(15)을 포함하는 전체면에 걸쳐 제 2 폴리실리콘막(16A)을 퇴적한다. 또, 제 2 폴리실리콘막(16A)에 대해서도 퇴적시에 인을 첨가하면서 도전성을 갖게 해도 되고, 또 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 그 후, 포토리소그래피법에 의해 제 2 폴리실리콘막(16A) 상에 제어게이트패턴을 갖는제 3 레지스트패턴(53)을 형성한다.
다음에, 도 3의 (b)에 나타내는 바와 같이, 제 3 레지스트패턴(53)을 마스크로 하여 제 2 폴리실리콘막(16A)에 대하여 에칭을 행함으로써, 제 2 폴리실리콘막(16A)으로부터 부유게이트전극(14B) 상에 제 2 절연막(15)을 개재시킨 제어게이트전극(16B)을 형성한다. 여기서, 제 2 절연막(15)에서의 부유게이트전극(14B)과 제어게이트전극(16B)의 대향부분은 용량막으로서 기능한다. 그 후, 제 3 레지스트패턴(53)을 제거한다.
다음에, 도 3의 (c)에 나타내는 바와 같이, 소자형성영역에 개구부를 갖는 제 4 레지스트패턴(54)과 제어게이트전극(16B) 및 부유게이트전극(14B)을 마스크로 하여 반도체기판(11)에 대하여 인 또는 비소(As)이온을 이온주입함으로써 소자형성영역에 소스영역(17) 및 드레인영역(18)을 형성한다.
다음에, 도 3의 (d)에 나타내는 바와 같이, 제 4 레지스트패턴(54)을 제거하면 도 1에 나타내는 비휘발성 반도체기억장치를 얻을 수 있다.
이와 같이, 제 1 실시예에 관한 비휘발성 반도체기억장치의 제조방법에 의하면, 부유게이트전극(14B)의 표면에 제 2 절연막(15)을 형성할 때 챔버 내에 도입된 수소 및 산소로부터 반도체기판(11) 상에서 수증기를 발생시키는 내연방식의 발열산화(ISSG)법을 이용하고 있다. 이 때문에, 본 실시예에 관한 제 1 절연막(13)에서의 부유게이트전극(14B)의 아래쪽부분에는 통상의 산화법 예를 들면, 수증기를 포함하지 않는 산소가스를 챔버 내에 도입하는 건식 산화법 또는 외부로부터 생성된 수증기를 챔버 내에 도입하는 습식 산화법으로 형성한 경우에 발생하는, 도 14에나타내는 바와 같은 버즈비크가 거의 생기지 않고, 따라서 그 막두께는 거의 균일하게 된다.
그 결과, 소자의 트랜지스터로서의 성능열화를 억제할 수 있고 즉, 제 1 절연막(13)(터널막)이 두껍게 되는 것에 의한 소거속도의 저하를 방지할 수 있다.
게다가, ISSG법에 의해 폴리실리콘으로 이루어지는 부유게이트전극(14B)의 표면에 형성되는 제 2 절연막(15)의 막두께는 도 4에 나타내는 바와 같이, 그 산화속도가 하지층인 폴리실리콘막에 대한 이온주입량에 의하지 않고 거의 일정하다. 이 때문에, 제 2 절연막(15)의 막두께를 종래의 산화법에 의한 막두께와 비교해서 60%∼80% 정도까지 억제할 수 있으므로, 제 2 절연막(15)에 소정의 막두께를 얻을 수 있다. 또, 도 5에 나타내는 바와 같이, ISSG법에 의해 형성되는 폴리실리콘산화막의 내압도 높아진다. 그 결과, 부유게이트전극(14B)과 제어게이트전극(16B)의 용량결합비의 값이 증가되므로, 기입속도의 향상 및 판독전류의 증대를 도모할 수 있다.
또, 제 1 실시예에서는 제어게이트전극(16B)과 부유게이트전극(14B)을 별개로 패터닝하였지만, 이것에 한정되지 않고, 양전극(16B, 14B)을 동시에 패터닝하는 등, 다른 스택게이트형 구조를 갖는 비휘발성 기억장치의 제조방법에 적용 가능한 것은 말할 필요도 없다.
(제 1 실시예의 일변형예)
이하, 본 발명의 제 1 실시예의 일변형예에 관한 비휘발성 반도체기억장치의 제조방법에 대하여 도면을 참조하여 설명한다.
도 6의 (a)∼(d) 및 도 7의 (a)∼(d)는 본 발명의 제 1 실시예의 일변형예에 관한 비휘발성 반도체기억장치의 제조방법의 공정순의 단면구성을 나타낸다.
우선, 도 6의 (a)에 나타내는 바와 같이, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘으로 이루어지는 소자분리영역(12)을 선택적으로 형성하고, 그 후, 소자형성영역에 개구부를 갖는 제 1 레지스트패턴(51)을 마스크로 하여, 반도체기판(11)에 p형 불순물 이온을 각각 이온주입함으로써, p형 웰영역 및 p형 채널영역을 형성한다.
다음에, 도 6의 (b)에 나타내는 바와 같이, 제 1 레지스트패턴(51)을 제거한 후, 예를 들면, 열산화법에 의해 반도체기판(11)의 소자형성영역 상에 막두께가 8nm∼11nm 정도의 산화실리콘으로 이루어지는 제 1 절연막(13)을 형성한다. 그 후, CVD법을 이용하여 제 1 폴리실리콘막(14A)을 퇴적한다. 여기서, 제 1 폴리실리콘막(14A)은 퇴적시 또는 퇴적 후에 n형의 도전성을 갖게 한다. 이어서, 포토리소그래피법에 의해 제 1 폴리실리콘막(14A) 상에 부유게이트패턴을 갖는 제 2 레지스트패턴(52)을 형성한다.
다음에, 도 6의 (c)에 나타내는 바와 같이, 제 2 레지스트패턴(52)을 마스크로 하여, 제 1 폴리실리콘막(14A) 및 제 1 절연막(13)에 대하여 차례로 에칭함으로써, 제 1 폴리실리콘막(14A)으로부터 부유게이트전극(14B)을 형성하고, 이어서 제 1 절연막(13)으로부터 터널절연막(13B)을 형성한다. 그 후, 제 2 레지스트패턴(52)을 제거한다.
다음에, 도 6의 (d)에 나타내는 바와 같이, 급속열산화장치를 이용하여 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa의 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체기판(11) 상에서 도입된 수소와 산소로부터 수증기를 발생시키는 ISSG법에 의해 반도체기판(11)의 소자형성영역 및 부유게이트전극(14B)의 상면 및 측면 상에 산화실리콘으로 이루어지는 제 2 절연막(15A)을 형성한다.
다음에, 도 7의 (a)에 나타내는 바와 같이, CVD법에 의해 제 2 절연막(15A) 상에 제 2 폴리실리콘막(16A)을 퇴적한다. 또, 제 2 폴리실리콘막(16A)에 대해서도 퇴적시에 인을 첨가하면서 도전성을 갖게 해도 되고 또, 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 이어서, 포토리소그래피법에 의해 제 2 폴리실리콘막(16A) 상에 제어게이트패턴을 갖는 제 3 레지스트패턴(53)을 형성한다.
다음에, 도 7의 (b)에 나타내는 바와 같이, 제 3 레지스트패턴(53)을 마스크로 하여, 제 2 폴리실리콘막(16A)에 대하여 에칭을 행함으로써, 제 2 폴리실리콘막(16A)으로부터 제어게이트전극(16B)을 형성한다. 여기서, 제 2 절연막(15A)에서의 부유게이트전극(14B)과 제어게이트전극(16B)의 대향부분은 용량막으로서 기능한다. 그 후, 제 3 레지스트패턴(53)을 제거한다.
다음에, 도 7의 (c)에 나타내는 바와 같이, 소자형성영역에 개구부를 갖는 제 4 레지스트패턴(54)과 제어게이트전극(16B) 및 부유게이트전극(14B)을 마스크로 하여 반도체기판(11)에 대하여 인 또는 비소이온을 이온주입함으로써, 소자형성영역에 소스영역(17) 및 드레인영역(18)을 형성한다.
다음에, 도 7의 (d)에 나타내는 바와 같이, 제 4 레지스트패턴(54)을 제거한다.
이와 같이, 본 변형예는 제 1 절연막(13)을 부유게이트전극(14B)과 동일형상으로 패터닝하는 점이 제 1 실시예와의 상이점이다.
따라서, 제 1 실시예와 마찬가지로, 부유게이트전극(14B) 및 반도체기판(11)의 표면에 제 2 절연막(15A)을 형성할 때 챔버 내에 도입된 수소 및 산소로부터 반도체기판(11) 상에서 수증기를 발생시키는 ISSG법을 이용하기 때문에, 터널절연막(13B)의 양측부에는 버즈비크가 거의 생기지 않는다.
게다가, ISSG법에 의해 폴리실리콘으로 이루어지는 부유게이트전극(14B)의 표면에 형성되는 제 2 절연막(15A)의 막두께는 종래의 산화법에 의한 막두께와 비교해서 60%∼80% 정도로 작게 할 수 있으므로, 제 2 절연막(15A)에 소정의 막두께를 얻을 수 있다.
이에 따라, 소거동작시에서의 소거속도가 저하되지 않고 또, 부유게이트전극(14B)과 제어게이트전극(16B)과의 용량결합비의 값이 증가하기 때문에, 저전압동작 및 고속동작이 가능해진다.
또, 본 변형예에서도 제어게이트전극(16B)과 부유게이트전극(14B)을 별개로 패터닝하였지만, 이것에 한정되지 않고, 양전극(16B, 14B)을 동시에 패터닝하는 등, 다른 스택게이트형 구조를 갖는 비휘발성 기억장치의 제조방법에 적용 가능하다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명한다.
도 8은 본 발명의 스플릿게이트형의 게이트구조를 갖는 비휘발성 반도체기억장치의 단면구성을 나타낸다.
도 8에 나타내는 바와 같이, 예를 들면, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘 등으로 이루어지는 소자분리영역(12)과, 그 소자분리영역(12)에 둘러싸여 이루어지는 소자형성영역이 선택적으로 형성되어 있다. 반도체기판(11)에서의 소자형성영역 상에는 막두께가 약 8nm∼약 11nm인 제 1 절연막(13)과, n형 폴리실리콘으로 이루어지는 부유게이트전극(14B)과, 해당 부유게이트전극(14B)의 상면 및 측면을 덮고, 막두께가 약 8nm∼약 20nm인 제 2 절연막(15)과, 제 2 절연막(15)을 개재하면서 부유게이트전극(14B)의 일측면을 걸치는 n형 폴리실리콘으로 이루어지는 제어게이트전극(16C)이 형성되어 있다. 또, 반도체기판(11)에서의 부유게이트전극(14B)에 대하여 제어게이트전극(16C)과 반대측의 영역에 n형 소스영역(17)이 형성되고, 제어게이트전극(16C)측의 영역에 드레인영역(18)이 각각 형성되어 있다.
제 2 실시예는 게이트구조가 스플릿게이트형으로서, 부유게이트전극(14B)과 반도체기판(11)의 대향부분이 터널막으로서 기능하는 제 1 절연막(13)에는 그 게이트길이방향측의 측단부에 버즈비크형상의 막팽창이 없고, 그 막두께가 거의 균일하게 되도록 형성되어 있다.
또, 제 2 절연막(15)에서의 부유게이트전극(14B)과 제어게이트전극(16C)의 대향부분은 용량막으로서 기능한다. 또, 제 1 절연막(13)에서의 제어게이트전극(16C)과 반도체기판(11)의 대향부분은 게이트절연막으로서 기능한다.
이하, 상기와 같이 구성된 비휘발성 반도체기억장치의 제조방법에 대하여 도면을 참조하여 설명한다.
도 9의 (a)∼(d) 및 도 10의 (a)∼(d)는 본 발명의 제 2 실시예에 관한 비휘발성 반도체기억장치의 제조방법의 공정순의 단면구성을 나타낸다.
우선, 도 9의 (a)에 나타내는 바와 같이, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘으로 이루어지는 소자분리영역(12)을 선택적으로 형성하고, 그 후, 소자형성영역에 개구부를 갖는 제 1 레지스트패턴(51)을 마스크로 하여 반도체기판(11)에 p형 불순물이온을 각각 이온주입함으로써 p형 웰영역 및 p형 채널영역을 형성한다.
다음에, 도 9의 (b)에 나타내는 바와 같이, 제 1 레지스트패턴(51)을 제거한 후, 예컨대, 열산화법에 의해 반도체기판(11)의 소자형성영역 상에 막두께가 8nm∼11nm 정도의 산화실리콘으로 이루어지는 제 1 절연막(13)을 형성한다. 그 후, CVD법을 이용하여, 제 1 폴리실리콘막(14A)을 퇴적한다. 여기서, 제 1 폴리실리콘막(14A)은 퇴적시에 인을 첨가하면서 도전성을 갖게 해도 되고, 또, 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 이어서, 포토리소그래피법에 의해 제 1 폴리실리콘막(14A) 상에 부유게이트패턴을 갖는 제 2 레지스트패턴(52)을 형성한다.
다음에, 도 9의 (c)에 나타내는 바와 같이, 제 2 레지스트패턴(52)을 마스크로 하여 제 1 폴리실리콘막(14A)에 대하여 에칭을 행함으로써, 제 1폴리실리콘막(14A)으로부터 부유게이트전극(14B)을 형성한다. 그 후, 제 2 레지스트패턴(52)을 제거한다.
다음에, 도 9의 (d)에 나타내는 바와 같이, 급속열산화장치를 이용하여 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa인 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체기판(11) 상에서 도입된 수소와 산소로부터 수증기를 발생시키는 ISSG법에 의해 부유게이트전극(14B)의 상면 및 측면을 산화한다. 이로 인하여, 부유게이트전극(14B)의 표면에 산화실리콘으로 이루어지는 제 2 절연막(15)이 형성된다.
다음에, 도 10의 (a)에 나타내는 바와 같이, CVD법에 의해, 제 1 절연막(13) 상 및 제 2 절연막(15) 상에 제 2 폴리실리콘막(16A)을 퇴적한다. 또, 제 2 폴리실리콘막(16A)에 대해서도 퇴적시에 인을 첨가하면서 도전성을 갖게 해도 되고, 또, 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 이어서, 포토리소그래피법에 의해 제 2 폴리실리콘막(16A) 상에 부유게이트전극(14B)에서의 드레인측의 측면을 걸치는 제어게이트패턴을 갖는 제 3 레지스트패턴(53)을 형성한다.
다음에, 도 10의 (b)에 나타내는 바와 같이, 제 3 레지스트패턴(53)을 마스크로 하여 제 2 폴리실리콘막(16A)에 대하여 에칭을 행함으로써, 제 2 폴리실리콘막(16A)으로부터 제어게이트전극(16C)을 형성한다. 그 후, 제 3 레지스트패턴(53)을 제거한다.
다음에, 도 10의 (c)에 나타내는 바와 같이, 소자형성영역에 개구부를 갖는 제 4 레지스트패턴(54)과 제어게이트전극(16C) 및 부유게이트전극(14B)을 마스크로하여 반도체기판(11)에 대하여 인 또는 비소이온을 이온주입함으로써, 소자형성영역에서의 부유게이트전극(14B)에 대하여 제어게이트전극(16C)과 반대측의 영역에 소스영역(17)을 형성하고, 제어게이트전극(16C)측의 영역에 드레인영역(18)을 형성한다.
다음에, 도 10의 (d)에 나타내는 바와 같이, 제 4 레지스트패턴(54)을 제거하면 도 8에 나타내는 비휘발성 반도체기억장치를 얻을 수 있다.
이와 같이, 제 2 실시예에 관한 비휘발성 반도체기억장치의 제조방법에 의하면, 부유게이트전극(14B)의 표면에 제 2 절연막(15)을 형성할 때 ISSG법을 이용하기 때문에, 통상의 산화법과 같이 제 1 절연막(13)에서의 부유게이트전극(14B)의 하측부분에 도 15에 나타내는 바와 같은 버즈비크가 거의 생기지 않아, 그 막두께는 거의 균일하게 된다. 그 결과, 소자의 트랜지스터로서의 성능열화를 억제할 수 있어, 제 1 절연막(13)(터널막)이 두껍게 되는 것에 의한 소거속도의 저하를 방지할 수 있다.
또한, ISSG법에 의해 폴리실리콘으로 이루어지는 부유게이트전극(14B)의 표면에 형성되는 제 2 절연막(15)의 막두께는 그 산화속도가 하지층인 폴리실리콘막에 대한 이온주입량에 의하지 않고 거의 일정하다. 이 때문에, 제 2 절연막(15)의 막두께를 종래의 산화법에 의한 막두께와 비교하여 60%∼80% 정도까지 억제할 수 있으므로, 제 2 절연막(15)에 소정의 막두께를 얻을 수 있다. 또, ISSG법에 의해 형성되는 폴리실리콘산화막의 내압도 높아진다. 그 결과, 부유게이트전극(14B)과 제어게이트전극(16C)의 용량결합비의 값이 증가하여 기억소자로서의 성능도 향상된다.
또, 제 2 실시예에서는 제어게이트전극(16C)이 부유게이트전극(14B)에서의 상면 및 그 일측면을 걸치는 구성으로 하였지만, 부유게이트전극(14B)과 제어게이트전극(16C)이 반도체기판(11) 상에 제 2 절연막(15)을 개재시켜, 서로 인접하는 구성이어도 되고, 다른 구성의 스플릿게이트형 비휘발성 기억장치의 제조방법에 적용 가능하다.
(제 2 실시예의 일변형예)
이하, 본 발명의 제 2 실시예의 일변형예에 관한 비휘발성 반도체기억장치에 대하여 도면을 참조하여 설명한다.
도 11은 제 2 실시예의 일변형예에 관한 비휘발성 반도체기억장치의 단면구성을 나타낸다. 도 11에서, 도 8에 나타내는 구성부재와 동일한 구성부재에는 동일한 부호를 부여함으로써 설명을 생략한다.
도 11에 나타내는 바와 같이, 본 변형예에 관한 비휘발성 반도체기억장치는 제 1 절연막(13)은 터널절연막(13B)으로서 형성하고, 소자형성영역 상에 새로운 제 3 절연막(19)을 성막하는 구성이다.
즉, 제 3 절연막(19)은 제 2 실시예에서는 제 1 절연막(13)과 동일한 공정으로 형성됨으로써 생략되어 있다.
또, 다른 변형예로서 제 3 절연막(19)을 제 2 절연막(15)과 동일한 공정으로 형성해도 된다.
이하, 상기와 같이 구성된 비휘발성 반도체기억장치의 제조방법에 대하여 도면을 참조하여 설명한다.
도 12의 (a)∼(d) 및 도 13의 (a)∼(d)는 본 발명의 제 2 실시예의 일변형예에 관한 비휘발성 반도체기억장치의 제조방법의 공정순의 단면구성을 나타낸다.
우선, 도 12의 (a)에 나타내는 바와 같이, p형 실리콘으로 이루어지는 반도체기판(11)의 상부에 산화실리콘으로 이루어지는 소자분리영역(12)을 선택적으로 형성하고, 그 후, 소자형성영역에 개구부를 갖는 제 1 레지스트패턴(51)을 마스크로 하여 반도체기판(11)에 p형 불순물 이온을 각각 이온주입함으로써, p형 웰영역 및 p형 채널영역을 형성한다.
다음에, 도 12의 (b)에 나타내는 바와 같이, 제 1 레지스트패턴(51)을 제거한 후, 예컨대, 열산화법에 의해 반도체기판(11)의 소자형성영역 상에 막두께가 8nm∼11nm 정도의 산화실리콘으로 이루어지는 제 1 절연막(13)을 형성한다. 그 후, CVD법을 이용하여 제 1 폴리실리콘막(14A)을 퇴적한다. 여기서, 제 1 폴리실리콘막(14A)은 퇴적시 또는 퇴적 후에 n형의 도전성을 갖게 한다. 이어서, 포토리소그래피법에 의해 제 1 폴리실리콘막(14A) 상에 부유게이트패턴을 갖는 제 2 레지스트패턴(52)을 형성한다.
다음에, 도 12의 (c)에 나타내는 바와 같이, 제 2 레지스트패턴(52)을 마스크로 하여 제 1 폴리실리콘막(14A) 및 제 1 절연막(13)에 대하여 차례로 에칭을 행함으로써, 제 1 폴리실리콘막(14A)으로부터 부유게이트전극(14B)을 형성하고, 이어서, 제 1 절연막(13)으로부터 터널절연막(13B)을 형성한다. 그 후, 제 2 레지스트패턴(52)을 제거한다.
다음에, 도 12의 (d)에 나타내는 바와 같이, 급속열산화장치를 이용하여 온도가 약 900℃∼약 1100℃이고, 압력이 약 1000Pa∼약 2000Pa의 챔버 내에 0.5%∼33% 정도의 수소를 첨가한 산소를 직접 도입하고, 가열한 반도체기판(11) 상에서 도입된 수소와 산소로부터 수증기를 발생시키는 ISSG법에 의해 부유게이트전극(14B)의 상면 및 측면 상에 산화실리콘으로 이루어지는 제 2 절연막(15)을 형성한다.
다음에, 도 13의 (a)에 나타내는 바와 같이, 통상의 열산화법에 의해 반도체기판(11)에서의 소자형성영역 상에 막두께가 약 8nm∼약 11nm의 산화실리콘으로 이루어지는 제 3 절연막(19)을 형성한다.
다음에, 도 13의 (b)에 나타내는 바와 같이, CVD법에 의해 제 3 절연막(19) 상 및 제 2 절연막(15) 상에 제 2 폴리실리콘막(16A)을 퇴적한다. 또, 제 2 폴리실리콘막(16A)에 대해서도 퇴적시에 인을 첨가하면서 도전성을 갖게 해도 되고, 또, 퇴적 후에 인이온을 주입하여 도전성을 갖게 해도 된다. 이어서, 포토리소그래피법에 의해 제 2 폴리실리콘막(16A) 상에 부유게이트전극(14B)에서의 드레인측의 측면을 걸치는 제어게이트패턴을 갖는 제 3 레지스트패턴(53)을 형성한다.
다음에, 도 13의 (c)에 나타내는 바와 같이, 제 3 레지스트패턴(53)을 마스크로 하여, 제 2 폴리실리콘막(16A)에 대하여 에칭을 행함으로써, 제 2 폴리실리콘막(16A)으로부터 제어게이트전극(16C)을 형성한다. 여기서, 제 2 절연막(15)에서의 부유게이트전극(14B)과 제어게이트전극(16C)의 대향부분은 용량막으로서 기능한다. 또, 제 3 절연막(19)에서의 제어게이트전극(16C)과 반도체기판(11)의 대향부분은게이트절연막으로서 기능한다. 그 후, 제 3 레지스트패턴(53)을 제거한다.
다음에, 도 13의 (d)에 나타내는 바와 같이, 소자형성영역에 개구부를 갖는 제 4 레지스트패턴(54)과 제어게이트전극(16C) 및 부유게이트전극(14B)을 마스크로 하여 반도체기판(11)에 대하여 인 또는 비소이온을 이온주입함으로써, 소자형성영역에서의 부유게이트전극(14B)에 대하여 제어게이트전극(16C)과 반대측의 영역에 소스영역(17)을 형성하고, 제어게이트전극(16C)측의 영역에 드레인영역(18)을 형성한다.
그 후, 제 4 레지스트패턴(54)을 제거하면 도 11에 나타내는 비휘발성 반도체기억장치를 얻을 수 있다.
이와 같이, 본 변형예는 제 1 절연막(13)을 부유게이트전극(14B)과 동일형상으로 패터닝하고, 또, 제어게이트전극(16C)의 게이트절연막이 되는 제 3 절연막(19)을 다른 공정으로 형성하는 점이 제 2 실시예와의 상이점이다.
따라서, 제 2 실시예와 마찬가지로, 부유게이트전극(14B)의 표면에 제 2 절연막(15)을 형성할 때, 챔버 내에 도입된 수소 및 산소로부터 반도체기판(11) 상에서 수증기를 발생시키는 ISSG법을 이용하기 때문에, 터널절연막(13B)의 양측부에는 버즈비크가 거의 생기지 않는다.
또한, ISSG법에 의해 폴리실리콘으로 이루어지는 부유게이트전극(14B)의 표면에 형성되는 제 2 절연막(15)의 막두께는 종래의 산화법에 의한 막두께에 비하여 60%∼80% 정도까지 억제할 수 있으므로, 제 2 절연막(15)에 소정의 막두께를 얻을 수 있다.
이로 인하여, 소거동작시에서의 소거속도가 저하되지 않고, 또, 부유게이트전극(14B)과 제어게이트전극(16C)의 용량결합비의 값이 증가하기 때문에, 저전압동작 및 고속동작이 가능하게 된다.
또, 본 변형예에서도, 제어게이트전극(16C)이 부유게이트전극(14B)에서의 상면 및 일측면을 걸치는 구성으로 하였지만, 부유게이트전극(14B)과 제어게이트전극(16C)이 반도체기판(11) 상에 제 2 절연막(15)을 개재시켜 서로 인접하는 구성이어도 된다.
본 발명에 관한 비휘발성 반도체기억장치 및 그 제조방법에 의하면, 터널막으로서 기능하는 제 1 절연막은 부유게이트전극과 대향하는 부분이 거의 균일한 막두께를 갖고 있고, 제 1 절연막의 게이트길이방향측의 단부에 버즈비크형상의 막팽창이 없다. 이 때문에, 판독전류값이 감소되거나 소거속도가 저하되는 일이 없다.
또, 용량절연막이 되는 제 2 절연막은 내연방식의 발열산화법에 의해 형성되기 때문에, 제 2 절연막이 폴리실리콘을 산화한 실리콘산화막이더라도, 그 막두께에는 소정값을 얻을 수 있는 동시에, 막질이 치밀하게 되므로 용량결합비가 저하되는 일이 없다.
Claims (8)
- 반도체기판 상에 제 1 절연막을 개재하여 형성되고, 전기적으로 부유상태에 있는 부유게이트전극과,상기 부유게이트전극 상에 제 2 절연막을 개재하여 형성되고, 상기 반도체기판 및 부유게이트전극에 소정의 전위를 공급하는 제어게이트전극을 구비하며,상기 제 1 절연막은 상기 부유게이트전극과 대향하는 부분이 거의 균일한 막두께를 갖고 있는 것을 특징으로 하는 비휘발성 반도체기억장치.
- 제 1항에 있어서,상기 제어게이트전극은 상기 부유게이트전극의 상면으로부터 그 일측면 상 및 그 일측면과 연속하는 반도체기판 상에도 형성되며,상기 일측면과는 상기 제 2 절연막을 개재하여 형성되고, 상기 반도체기판 상과는 제 3 절연막을 개재하여 형성되어 있는 것을 특징으로 하는 비휘발성 반도체기억장치.
- 제 2항에 있어서,상기 제 1 절연막과 상기 제 3 절연막은 동일한 공정으로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체기억장치.
- 제 2항에 있어서,상기 제 2 절연막과 상기 제 3 절연막은 동일한 공정으로 형성되어 있는 것을 특징으로 하는 비휘발성 반도체기억장치.
- 반도체기판 상에 제 1 절연막 및 제 1 도체막을 형성한 후, 상기 제 1 도체막에 대하여 패터닝을 행함으로써, 상기 제 1 도체막으로부터 부유게이트전극을 형성하는 제 1 공정과,가열한 상기 반도체기판 상에 수소와 산소를 도입하고, 도입된 수소 및 산소로부터 상기 반도체기판 상에서 수증기를 발생시킴으로써, 상기 부유게이트전극의 상부 및 측부에 제 2 절연막을 형성하는 제 2 공정과,상기 부유게이트전극 상에, 상기 제 2 도체막으로 이루어지는 제어게이트전극을 상기 제 2 절연막을 개재시켜 형성하는 제 3 공정을 구비하는 것을 특징으로 하는 비휘발성 반도체기억장치의 제조방법.
- 제 5항에 있어서,상기 제 1 공정은 상기 제 1 절연막을 상기 부유게이트전극을 마스크로 하여 제거하는 공정을 포함하고,상기 제 2 공정에서, 상기 제 2 절연막을 상기 반도체기판의 상부에도 형성하는 것을 특징으로 하는 비휘발성 반도체기억장치의 제조방법.
- 제 5항 또는 제 6항에 있어서,상기 제 3 공정은,상기 제 2 도체막을 상기 반도체기판 상에 상기 부유게이트전극을 포함하는 전체면에 걸쳐 퇴적하는 공정과,퇴적한 상기 제 2 도체막을 상기 제어게이트전극이 상기 부유게이트전극 상에만 위치하도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체기억장치의 제조방법.
- 제 5항 또는 제 6항에 있어서,상기 제 3 공정은,상기 제 2 도체막을 상기 반도체기판 상에 상기 부유게이트전극을 포함하는 전체면에 걸쳐 퇴적하는 공정과,퇴적한 상기 제 2 도체막을 상기 제어게이트전극이 상기 부유게이트전극에서의 상면 및 그 일측면을 걸치도록 패터닝하는 공정을 포함하는 것을 특징으로 하는 비휘발성 반도체기억장치의 제조방법.
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