JP2005033166A - フラッシュメモリ素子の製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 65
- 229920005591 polysilicon Polymers 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000007789 gas Substances 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 125000003963 dichloro group Chemical group Cl* 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- General Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
Abstract
【課題】フローティングゲート電極の上部に形成される誘電体膜の有効厚さを確保可能にするフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む。
【選択図】図３
【解決手段】半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む。
【選択図】図３
Description
本発明はフラッシュメモリ素子の製造方法に関する。
一般に、フラッシュメモリ素子のフローティングゲート電極を形成するに際して、アンドープト(undoped)第１ポリシリコン膜（トンネル酸化膜に隣接したポリシリコン膜）とドープト(doped)第２ポリシリコン膜（誘電体膜に隣接したポリシリコン膜）を順次積層した後、これをパターニングしてフローティングゲート電極を形成する。この際、ドープト第２ポリシリコン膜のドーピング濃度はフローティングゲート電極のバルク(bulk)ドーピング濃度（フローティングゲート電極の全体ドーピング濃度）よりさらに高いが、以後行われる酸化工程のような高温熱処理工程によって、前記互いに異なるドーピング濃度を有するポリシリコン膜のイオンが拡散するという現象が発生する。
この拡散により不均一な濃度を有する第１及び第２ポリシリコン膜の上部に誘電体膜形成工程を行うが、第２ポリシリコン膜の上部のドーピング濃度が高いため、誘電体膜の厚さを制御して蒸着するにも拘らず、自然酸化膜の形成などによって所望の誘電体膜の有効厚さ(effective thickness)を確保することが難しいという問題点がある。
また、このような問題によってフローティングゲート電極のバルクドーピング濃度を低く保つと、ドープト第１ポリシリコン膜における拡散が行われず空乏層領域を形成する問題点があって、これも解決策として提示できない。
本発明は、かかる問題点を解決するためのもので、その目的は、フローティングゲート電極の上部に形成される誘電体膜の有効厚さを確保可能にするフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するために、本発明の思想は、半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
前記第２ポリシリコン膜は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成し、その後 前記第２ポリシリコン膜にＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度流しながらＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度入れて、前記第１ポリシリコン膜に隣接した領域に高濃度ドーピング領域を形成することが好ましい。
前記第高濃度ドーピング領域はＳｉＨ４ガスのみを用いてさらに形成するが、この際、高濃度ドーピング領域とアンドープト領域との比率は１：３にすることが好ましい。
前記高濃度ドーピング領域は３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度に形成することが好ましい。
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜が順次積層されたＯＮＯ構造で形成し、前記第１及び第２酸化膜は８１０〜８５０℃程度の温度、前記窒化膜は６５０〜８００℃程度の温度で形成することが好ましい。
前記誘電体膜の上部にコントロールゲート電極用第３ポリシリコン膜及び金属シリサイド膜を形成した後、前記結果物の所定の領域に、フォトエッチング工程を行ってフローティングゲート電極及びコントロールゲート電極を形成する段階をさらに含むことが好ましい。
本発明によれば、フローティングゲート電極を形成する第１ポリシリコン膜と第２ポリシリコン膜に均一なドーピング濃度を持たせるとともに、誘電体膜の形成工程の際に前記結果物上の自然酸化膜の成長を最小化させて前記誘電体膜の有効厚さを形成するという効果がある。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明の実施例は、様々な変形実施が可能であるが、本発明は、下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さなどはより明確な説明を強調するために誇張されたもので、図面上において同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、あるいはその間に第３の膜が介在されることもできる。
図１及び図２は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図、図３は本発明に係るフローティングゲート電極のドーピングプロファイルを示すグラフである。
図１を参照すると、半導体基板１０にトンネル酸化膜１２及びフローティングゲート電極用第１ポリシリコン膜１４を順次形成する。
この際、前記半導体基板１０はＰＭＯＳ領域及びＮＭＯＳ領域に区分定義されており、イオン注入工程によってＰＭＯＳ領域のウェル領域（図示せず）及びしきい値電圧調節用イオンが注入された領域（図示せず）、ＮＭＯＳ領域のウェル領域（図示せず）及びしきい値調節用イオンが注入された領域（図示せず）をそれぞれ形成する。
前記トンネル酸化膜１２は７５０〜８００℃程度の範囲でウェット酸化を行った後、９００〜９１０℃程度の温度とＮ２の気体雰囲気中で２０〜３０分間熱処理して形成することができる。
前記フローティングゲート電極用第１ポリシリコン膜１４は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３Ｔｏｒｒ程度の範囲で形成することができ、アンドープトポリシリコン膜を形成する。
前記第１ポリシリコン膜１４の上部にパッド窒化膜（図示せず）を形成した後、フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてパッド窒化膜（図示せず）、第１ポリシリコン膜１４、トンネル酸化膜１２、半導体基板１０をエッチングして、素子分離領域を定義するトレンチ（図示せず）を形成する。前記トレンチ(図示せず)の内部にギャップフィル(gap fill)特性に優れたＨＤＰ(High Density Plasma)酸化膜が充填されるように蒸着した後、前記パッド窒化膜（図示せず）が露出されるまでＣＭＰ(Chemical Mechanical Polishing)工程などの平坦化工程を行って素子分離膜（図示せず）を形成する。前記パッド窒化膜（図示せず）をエッチング工程によって除去する。
次に、前記結果物の上部にフローティングゲート電極用第２ポリシリコン膜１６、誘電体膜１８、コントロールゲート電極用第３ポリシリコン膜２０及金属シリサイド膜２２を順次形成する。
前記フローティングゲート電極用第２ポリシリコン膜１６は、第１ポリシリコン膜１４と隣接した領域に高濃度ドーピング領域Ａを備えるように形成するが、これは、後続の熱処理工程によって第２ポリシリコン膜１４にドープされたイオンの拡散によって、アンドープト第１ポリシリコン膜１４と第２ポリシリコン膜１６の全体ドーピング温度が１Ｅ２０ａｔｏｍｓ／ｃｃ程度となるようにし、第２ポリシリコン膜１６と第１ポリシリコン膜１４が均一なドーピング濃度を有するようにする。したがって、前記ポリシリコン膜が均一なドーピング濃度を有しながら第２ポリシリコン膜１６の上部のドーピング濃度が低くなることにより、ＯＮＯ構造の誘電体膜形成工程の際に自然酸化膜の成長を最小化するようにして前記誘電体膜の有効厚さを形成できるようにする。
このような高濃度ドーピング領域Ａを備えた第２ポリシリコン膜１６はＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成した後、ＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度、ＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度それぞれ入れることにより、第１ポリシリコン膜１４と隣接した領域に３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する高濃度ドーピング領域Ａを形成することができる。
また、前記高濃度ドーピング領域ＡはＳｉＨ４ガスのみを用いて形成できる。
前記誘電体膜１８はＯＮＯ構造、すなわち第１酸化膜、窒化膜及第２酸化膜が順次積層された構造で形成することが好ましい。この際の第１酸化膜及第２酸化膜は６００〜８５０℃程度の温度、１〜３ｔｏｒｒ程度の圧力でＬＰＣＶＤ法を用いて３５〜６０Å程度の厚さに形成し、ＳｉＨ２Ｃｌ２(Dichloro Silane：ＤＣＳ)をソースとしたＨＴＯ(high temperature oxide)膜またはＮ２ＯガスをソースとしたＨＴＯ膜のいずれか一つで形成することができる。前記窒化膜は反応気体としてＮＨ３とＳｉＨ２Ｃｌ2ガスを用いて圧力１〜３ｔｏｒｒ程度の圧力及び温度６５０〜８００℃程度の範囲でＬＰ−ＣＶＤ法によって５０〜６５Å程度の厚さに形成することができる。
このような誘電体膜形成工程の際に、高濃度ドーピング領域を有する第２ポリシリコン膜にドーピングされたイオンが第１ポリシリコン膜に拡散することにより均一な濃度のフローティングゲート電極を構成し、かつ第２ポリシリコン膜の上部のドーピング濃度が低くなることにより第２ポリシリコン上の自然酸化膜の成長を最小化しながら誘電体膜を形成することを可能にする。
前記コントロールゲート電極用第３ポリシリコン膜２０は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度５００〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で７００〜１５００Å程度の厚さに形成することができる。この際、前記フローティングゲート電極用第２ポリシリコン膜１６と同一のドーピング濃度、すなわち１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有するポリシリコン膜で形成することができる。
前記金属シリサイド膜２２は、タングステンシリサイド膜で形成し、ＳｉＨ４(monosilane：ＭＳ)またはＳｉＨ２Ｃｌ２(Dichloro Silane:ＤＣＳ)とＷＦ６の反応によって１０００〜１２００Å程度の厚さに形成し、膜質の面抵抗を最小化するように化学量論的比２.０〜２.８程度に調節する。
図２を参照すると、前記結果物上にフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチング工程を行ってゲート電極パターンＧ.Ｐを形成する。次に、前記ゲート電極パターンＧ.Ｐをイオン注入用マスクとしてイオン注入工程を行ってソース／ドレイン領域（図示せず）を形成した後、フラッシュメモリ素子の形成を完了する。
図３には本発明に係る第２ポリシリコン膜を備えたフローティングゲート電極のドーピングプロファイルと、前記酸化工程のような高温熱処理工程の遂行後に第２ポリシリコン膜を備えたフローティングゲート電極のドーピングプロファイルとを比較して示したグラフが提示されている。
本発明によれば、フローティングゲート電極を形成する第１ポリシリコン膜と第２ポリシリコン膜に均一なドーピング濃度を持たせるとともに、誘電体膜形成工程の際に前記結果物上の自然酸化膜の成長を最小化させて、前記誘電体膜の有効厚さ(effective thickness)を確保可能にする。
本発明は、具体的な実施例についてのみ詳細に説明したが、当該分野で通常の知識を有する者であれば、本発明の技術的思想の範囲から逸脱することなく様々な変形及び変更が可能である。ところが、このような変形または変更特許請求の範囲に属するものと理解すべきである。
１０ 半導体基板
１２ トンネル酸化膜
１４ 第１ポリシリコン膜
１６ 第２ポリシリコン膜
１８ 誘電体膜
２０ 第３ポリシリコン膜
２２ 金属シリサイド膜
Ａ 高濃度領域
１２ トンネル酸化膜
１４ 第１ポリシリコン膜
１６ 第２ポリシリコン膜
１８ 誘電体膜
２０ 第３ポリシリコン膜
２２ 金属シリサイド膜
Ａ 高濃度領域
Claims (6)
- 半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。 - 前記第２ポリシリコン膜は、
ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成し、その後 前記第２ポリシリコン膜にＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度流しながらＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度入れて、前記第１ポリシリコン膜に隣接した領域に高濃度ドーピング領域を形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。 - 前記第高濃度ドーピング領域はＳｉＨ４ガスのみを用いてさらに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記高濃度ドーピング領域は３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度にすることを特徴とする請求項１〜３のいずれか１項記載のフラッシュメモリ素子の製造方法。
- 前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜が順次積層されたＯＮＯ構造で形成し、前記第１及び第２酸化膜は８１０〜８５０℃程度の温度、前記窒化膜は６５０〜８００℃程度の温度で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
- 前記誘電体膜の上部にコントロールゲート電極用第３ポリシリコン膜及び金属シリサイド膜を形成した後、前記結果物の所定の領域に、フォトエッチング工程を行ってフローティングゲート電極及びコントロールゲート電極を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0047107A KR100530420B1 (ko) | 2003-07-11 | 2003-07-11 | 플래시 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005033166A true JP2005033166A (ja) | 2005-02-03 |
Family
ID=33562987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003424486A Pending JP2005033166A (ja) | 2003-07-11 | 2003-12-22 | フラッシュメモリ素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050009274A1 (ja) |
| JP (1) | JP2005033166A (ja) |
| KR (1) | KR100530420B1 (ja) |
| TW (1) | TWI246747B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4671775B2 (ja) * | 2004-06-25 | 2011-04-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100689203B1 (ko) * | 2005-04-22 | 2007-03-08 | 경북대학교 산학협력단 | 플래시 메모리 소자 |
| KR100875034B1 (ko) * | 2007-01-02 | 2008-12-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 유전체막 형성방법 |
| KR100874441B1 (ko) | 2007-01-09 | 2008-12-17 | 삼성전자주식회사 | 멀티-비트 데이터를 저장할 수 있는 플래시 메모리 장치,그것을 제어하는 메모리 제어기, 그리고 그것을 포함한메모리 시스템 |
| CN106876401B (zh) * | 2017-03-07 | 2018-10-30 | 长江存储科技有限责任公司 | 存储器件的形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19526184A1 (de) * | 1995-07-18 | 1997-04-03 | Siemens Ag | Verfahren zur Herstellung eines MOS-Transistors |
| US5840607A (en) * | 1996-10-11 | 1998-11-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application |
| US5977561A (en) * | 1998-03-02 | 1999-11-02 | Texas Instruments - Acer Incorporated | Elevated source/drain MOSFET with solid phase diffused source/drain extension |
| US5998264A (en) * | 1998-03-06 | 1999-12-07 | Wu; Shye-Lin | Method of forming high density flash memories with MIM structure |
| US6380055B2 (en) * | 1998-10-22 | 2002-04-30 | Advanced Micro Devices, Inc. | Dopant diffusion-retarding barrier region formed within polysilicon gate layer |
| US6271068B1 (en) * | 2001-01-08 | 2001-08-07 | Taiwan Semiconductor Manufacturing Company | Method for making improved polysilicon emitters for bipolar transistors on BiCMOS integrated circuits |
-
2003
- 2003-07-11 KR KR10-2003-0047107A patent/KR100530420B1/ko not_active IP Right Cessation
- 2003-12-17 US US10/738,270 patent/US20050009274A1/en not_active Abandoned
- 2003-12-22 JP JP2003424486A patent/JP2005033166A/ja active Pending
- 2003-12-31 TW TW092137656A patent/TWI246747B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TWI246747B (en) | 2006-01-01 |
| TW200503191A (en) | 2005-01-16 |
| US20050009274A1 (en) | 2005-01-13 |
| KR100530420B1 (ko) | 2005-11-22 |
| KR20050007629A (ko) | 2005-01-21 |
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