KR20050007636A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체기판에 게이트전극 패턴을 형성하는 단계 및 상기 게이트전극 패턴에 RTN(rapid thermal nitridation)공정 및 RTO(rapid thermal oxidation)공정을 적어도 1회 이상 반복수행하여 측벽절연막을 형성하는 단계를 포함한다. 따라서 게이트패턴측벽에 상기 제1 및 제2 산화막을 형성하기 위한 RTO공정 및 제1 및 제2 질화막을 형성하기 위한 RTN공정을 수행함으로써, 상기 수행되는 이온주입공정시 발생되는 반도체기판의 손상을 보상하면서 상기 주입된 이온들이 디스로케이션되는 현상을 방지한다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래시메모리소자의 제조방법에 관한 것이다.
반도체소자의 형성에 있어서, 웰영역 및 문턱전압 조절용 이온이 주입된 영역이 구비된 반도체기판 상에 게이트산화막, 도전막 및 절연막 등을 형성하고, 상기 결과물의 소정영역 상에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 식각하여 게이트전극 패턴을 형성한다. 상기 게이트전극 패턴을 이온주입용 마스크로 이온주입하여 소스/드레인영역을 형성하여 반도체소자의 형성을 완료한다.
이때 상기 웰영역의 형성 및 문턱전압 조절용 이온이 주입된 영역 등을 형성하기 위해 수행하는 이온주입공정은 반도체 기판에 손상을 가하게 되므로 이를 해결하기 위해 어닐공정을 수행한다.
그러나 상기 어닐공정으로 인해 상기 반도체기판에 주입된 이온들은 디스로케이션(dislocation)되는 현상을 발생하는 데, 이 디스로케이션되는 현상은 소자의 특성을 열화시키는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 이온주입 공정시 발생하는 반도체기판의 손상을 보상하면서 동시에 상기 주입된 이온들의 디스로케이션되는 현상을 방지하는 반도체소자의 제조방법을 제공함에 있다.
도 1 내지 도 2는 본 발명의 바람직한 일실시예에 따른 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 12: 터널산화막
14: 제1 폴리실리콘막 16: 제2 폴리실리콘막
18: 유전체막 20: 제3 폴리실리콘막
22: 텅스텐 실리사이드막 24: 소스/드레인영역
26: 제1 질화막 28: 제1 산화막
30; 제2 질화막 32: 제2 산화막
G.P; 게이트전극패턴
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판에 게이트전극 패턴을 형성하는 단계 및 상기 게이트전극 패턴에 RTN(rapid thermal nitridation)공정 및 RTO(rapid thermal oxidation)공정을 적어도 1회 이상 반복수행하여 측벽절연막을 형성하는 단계를 포함한다.
상기 RTN공정은 N2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 900~ 920℃ 정도의 온도, 25~ 35Å 정도의 두께로 형성하는 질화막인 것이 바람직하다.
상기 RTO공정은 O2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 18~ 30Å 정도의 두께, 920~ 960℃ 정도의 온도로 형성하는 산화막인 것이 바람직하다.
상기 게이트전극 패턴은 게이트 산화막, 1층 이상의 도전층 및 절연막을 형성하고 상기 결과물상의 소정영역에 패터닝공정을 수행하여 형성하는 것이 바람직하다.
상기 반도체기판은 이온주입공정을 통해 웰영역 및 문턱전압 조절용 이온이 주입된 영역을 더 구비하고 있는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 2는 본 발명의 바람직한 일실시예인 반도체소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)상에 터널산화막(12), 플로팅게이트전극용 제1 폴리실리콘막(14), 플로팅게이트전극용 제2 폴리실리콘막(16), 유전체막(18), 콘트롤게이트전극용 제3 폴리실리콘막(20)및 텅스텐 실리사이드막(22)을 순차적으로 형성한다.
이때, 상기 반도체기판(10)은 PMOS영역 및 NMOS영역으로 구분정의 되어있고, 이온주입공정을 통해 PMOS영역의 웰영역(미도시)및 문턱전압 조절용 이온이 주입된 영역(미도시), NMOS영역의 웰영역(미도시)및 문턱전압 조절용 이온이 주입된 영역(미도시)을 각각 형성한다. 이때 웰영역은 삼중웰 즉, P형 반도체기판에 N형 이온의 주입 후 P형 이온의 주입으로 형성한다.
상기 터널산화막(12)은 750~ 800℃ 정도의 온도에서 습식산화를 진행한 후 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 20~ 30분 동안 열처리하여 형성할 수 있다.
상기 플로팅게이트전극용 제1 폴리실리콘막(14)은 SiH4또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 250~ 500Å정도의 두께로 형성할 수 있다.
상기 터널산화막(12) 및 제1 폴리실리콘막(14)상에 패드질화막(미도시)을 더 형성한 후 사진식각공정을 수행하여 소자분리영역인 트렌치를 정의하고, 이 트렌치를 매립하여 소자분리막을 형성하는 공정을 추가적으로 진행한다.
상기 플로팅게이트전극용 제2 폴리실리콘막(16)은 제1 폴리실리콘막과 동일한 공정으로 350~ 650Å정도의 두께로 형성할 수 있고, 이때 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가진 비정질 실리콘막으로 형성할 수 있다.
상기 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 600~ 700℃ 정도의 온도, 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~65Å 정도의 두께로 형성할 수 있다. 이어서, 상기 유전체막(18)의 형성완료 후에는 유전체막(18)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃ 정도의 온도에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(18)의 증착 후에 시간지연없이 수행한다.
상기 콘트롤게이트전극용 제3 폴리실리콘막(20)은 SiH4또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å 정도의 두께로 형성할 수 있다.
상기 금속실리사이드막(22)은 텅스텐 실리사이드막으로 형성하고, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다.
이어서 상기 텅스텐 실리사이드막(22)의 소정영역에 포토레지스트 패턴을 형성한 후 이를 식각마스크로 식각공정을 수행하면, 플로팅게이트전극패턴 및 콘트롤게이트전극패턴이 형성된 게이트전극패턴(G.P)을 형성한다.
다음으로 상기 게이트전극패턴(G.P)을 이온주입용 마스크로 이온주입공정을 수행하여 소스/드레인영역(24)을 형성한다.
도 2를 참조하면, 상기 결과물 전면에 RTN(rapid thermal Nitridation)공정을 수행하여 제1 질화막(26)을 형성한다. 상기 제1 질화막(26)은 N2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 900~ 920℃ 정도의 온도, 25~ 35Å 정도의 두께로 형성한다.
상기 형성된 제1 질화막(26) 전면에 RTO(rapid thermal oxidation)공정을 수행하여 제1 산화막(28)을 형성한다. 상기 제1 산화막(28)은 O2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 18~ 30Å 정도의 두께, 920~ 960℃ 정도의 온도로 형성한다.
이어서 상기 형성된 제1 산화막(28) 전면에 RTN공정을 다시 수행하여 제2 질화막(30)을 형성한다. 상기 제2 질화막은 N2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 50~ 70Å 정도의 두께, 940~ 980℃ 정도의 온도로 형성한다.
이어서, 상기 형성된 제2 질화막 전면에 RTO 공정을 다시 수행하여 제2 산화막(32)을 형성한다. 상기 제2 산화막(32)은 O2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 18~ 30Å 정도의 두께, 920~ 960℃ 정도의 온도로 형성한다.
상기 제1 및 제2 산화막을 형성하기 위한 RTO공정 및 제1 및 제2 질화막을 형성하기 위한 RTN공정은 급속열처리공정 즉, 램프업/다운속도가 급속히 진행되는 열처리공정으로써 상기 주입된 이온들이 디스로케이션되는 시간이전에 상기 열처리공정을 완료하게 되므로, 상기 주입된 이온들이 디스로케이션되지 못한다.
따라서 상기 이온주입 공정시 발생하는 반도체기판의 손상을 보상하기 위한열처리공정을 수행하면서 상기 웰영역의 이온, 문턱전압 조절용 이온 및 소스/드레인영역의 이온이 디스로케이션되는 현상을 방지할 수 있다.
또한, 상기 제1 및 제2 산화막, 제1 및 제2 질화막의 형성은 이후 수행될 SAC(Self- align contact)형성 공정시 상기 게이트전극패턴과 상기 콘택간의 마진을 확보할 수 있도록 한다.
본 발명에 의하면, 게이트패턴측벽에 상기 제1 및 제2 산화막을 형성하기 위한 RTO공정 및 제1 및 제2 질화막을 형성하기 위한 RTN공정을 수행함으로써, 상기 수행되는 이온주입공정시 발생되는 반도체기판의 손상을 보상하면서 상기 주입된 이온들이 디스로케이션되는 현상을 방지한다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트패턴측벽에 상기 제1 및 제2 산화막을 형성하기 위한 RTO공정 및 제1 및 제2 질화막을 형성하기 위한 RTN공정을 수행함으로써, 상기 수행되는 이온주입공정시 발생되는 반도체기판의 손상을 보상하면서 상기 주입된 이온들이 디스로케이션되는 현상을 방지하는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
Claims (5)
- 반도체기판에 게이트전극 패턴을 형성하는 단계; 및상기 게이트전극 패턴에 RTN(rapid thermal nitridation)공정 및 RTO(rapid thermal oxidation)공정을 적어도 1회 이상 반복수행하여 측벽절연막을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 RTN공정은N2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 900~ 920℃ 정도의 온도, 25~ 35Å 정도의 두께로 형성하는 질화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 RTO공정은O2가스 분위기에서 램프업/다운 20~ 80℃/sec 정도의 속도, 18~ 30Å정도의 두께, 920~ 960℃ 정도의 온도로 형성하는 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 게이트전극 패턴은게이트 산화막, 1층 이상의 도전층 및 절연막을 형성하고 상기 결과물상의 소정영역에 패터닝공정을 수행하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 반도체기판은이온주입공정을 통해 웰영역 및 문턱전압 조절용 이온이 주입된 영역을 더 구비하고 있는 것을 특징으로 하는 반도체소자의 제조방법.
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| WITN | Withdrawal due to no request for examination |