JP2004363549A - フラッシュメモリ素子の製造方法 - Google Patents

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Abstract

【課題】 しきい値電圧調節のためのイオン注入後、スパイクアニーリングによって残留ドーズを調節することにより、しきい値電圧調節のためのドーピング形状を安定化することが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】 半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、イオン注入されたドーパントのドーピング濃度及び形状を制御するためのスパイクアニーリングを行う段階と、前記半導体基板上に活性領域とフィールド領域間の分離のための素子分離膜を形成する段階と、前記活性領域上にトンネル酸化膜、フローティングゲート電極、誘電体膜及びコントロールゲート電極が積層された形のゲート電極を形成する段階と、前記ゲート電極の両側の前記半導体基板にジャンクション形成のためのイオン注入を行ってダブルドープドドレイン構造のジャンクションを形成する段階とを含む。
【選択図】 図１

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特に、高電圧フラッシュメモリ素子のしきい値電圧を安定化することが可能なフラッシュメモリ素子の製造方法に関する。
最近、フラッシュ素子の実現においてセルフアライン)シャロートレンチアイソレーション(Self Aligned Shallow Trench Isolation：以下、「ＳＡ−ＳＴＩ」という)を適用して素子分離膜を形成することにより、トンネル酸化膜の損傷を防止して劣悪な素子特性を改善している。ところが、上述した技術を用いて形成されたトランジスタのウェル(Well)形成領域と接合形成領域に高電圧を印加するためには、ソースとドレインジャンクション領域をパルス接合として使用しておらず、ダブルドープドドレイン(Double Doped Drain：以下、「ＤＤＤ」という)ジャンクションとプラグインプラント(Plug Implant)工程を用いて実現している。このようなＤＤＤ接合も高電圧印加に対するブレークダウン電圧の向上のために保有量を低めるほかはない。この際、ソースとドレインの低くなったイオン濃度によって、一般的なトランジスタで使用する１.０Ｖ以下の動作電圧が高く、またチャネル領域のしきい値電圧調節のためにイオン注入するＰ型のドーパントの場合、現在最小イオン注入でも１.０Ｖ以下の動作電圧の確保が難しいという問題が発生する。一般に、ブレークダウン電圧を改善するためにジャンクション内に残留の余地があるＢＦ２イオンを排除したＢ１１を用いてイオン注入を行う。しかし、硼素Ｂ１１を用いてイオン注入を行うと、硼素が後続の熱処理工程に敏感に反応し、先に注入されたドーパントのＴＥＤ(Transient Enhanced Diffusion)が生ずるという問題点がある。
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、しきい値電圧調節のためのイオン注入後、スパイクアニーリングによって残留ドーズを調節することにより、しきい値電圧調節のためのドーピング形状を安定化することが可能なフラッシュメモリ素子の製造方法を提供することにある。
上記目的を達成するための本発明は、半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、イオン注入されたドーパントのドーピング濃度及び形状を制御するためのスパイクアニーリングを行う段階と、前記半導体基板上に活性領域とフィールド領域間の分離のための素子分離膜を形成する段階と、前記活性領域上にトンネル酸化膜、フローティングゲート電極、誘電体膜及びコントロールゲート電極が積層された形のゲート電極を形成する段階と、前記ゲート電極の両側の前記半導体基板にジャンクション形成のためのイオン注入を行ってＤＤＤ構造のジャンクションを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
本発明は、しきい値電圧調節のためのイオン注入後、スパイクアニーリングを行うことにより、しきい値電圧調節のためのドーピング形状を均一化と安定化することができる。
また、ＢＦ２イオンをしきい値電圧調節のためのドーズとして使用することができ、これにより薄いチャネルジャンクションを得ることができる。
また、スパイクアニーリング装備の雰囲気と工程条件によってチャネルジャンクション内のドーピングを異なるようにすることができ、しきい値電圧調節のためのドーピングプロファイルを調節することができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。図面上において、同一の符号は同一の要素を指す。
本発明に係る一実施例として、ＮＡＮＤフラッシュ素子の場合、Ｘデコーダトランジスタとセルトランジスタとして使用する高電圧ＮＭＯＳのジャンクションをＤＤＤジャンクションとして形成する。これは前記トランジスタのＰウェル形成領域と接合形成領域には高電圧が印加されるためである。高電圧の印加に対するブレークダウン電圧の向上のためにＢＦ２イオン注入とスパイクアニーリング(Spike Annealing)によるポストサーマルトリトメント(Post Thermal Treatment)を行う。チャネルジャンクション(Channel Junction)内の残留したドーパント(Retained Dopant)の集中Concentration)を減少させ、電気的に安定したフラッシュメモリ素子を形成することができる。
図１ａないし図１ｄは本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
図１ａを参照すると、半導体基板10上に素子のしきい値電圧調節のためのイオン注入を行う。半導体基板10上に、半導体基板10を保護するためのスクリーン酸化膜（図示せず）を形成した後、イオン注入工程を行うことができる。
具体的に、前記スクリーン酸化膜形成の前、半導体基板10の洗浄のためにＨ２ＯとＨＦとの混合比が５０：１のＤＨＦ(Dilute HF)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１(Standard Cleaning-1)を用いるか、或いはＮＨ４ＦとＨＦとの混合比が１００：１〜３００：１のＢＯＥ(Bufferd Oxide Etch)とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１を用いて前処理洗浄工程を行う。温度７５０〜８００℃の範囲内でドライ又はウェット酸化を行って厚さ３０〜１２０Åの前記スクリーン酸化膜を形成する。半導体基板10はＰ型の基板を使用する。
表面チャネルに、しきい値電圧調節のためにＰ型のドーパントを用いて５〜５０ＫｅＶのイオン注入エネルギーで１ｘ１０１１〜１ｘ１０１３ｉｏｎ／ｃｍ２のドーズ量を注入してしきい値電圧調節のためのイオン層12を形成する。好ましくは、５ｘ１０１２〜５ｘ１０１３ｉｏｎ／ｃｍ２のドーズ量を注入する。Ｐ型ドーパントとして４９ＢＦ２を使用し、チャネリングが最大限抑制されるように３〜１３°チルトさせてイオン注入する。上述したイオン注入工程の条件はこれに限定されず、半導体基板10の表面にジャンクションが形成されて他の漏洩電流の原因にならず、ウェルとジャンクション間の漏洩が発生しない程度の条件でイオン注入を行う。また、感光膜パターンを形成して一定の領域にのみイオン注入を行うことができる。また、スクリーン酸化膜を形成せず、直ちにイオン注入を行うことができる。
図１ｂ及び図１ｃを参照すると、スパイクアニーリングを行って、注入されたイオンを安定化する。半導体基板10上にトンネル酸化膜16及び第１ポリシリコン膜18を順次形成する。
具体的に、Ｈ２またはＮ２雰囲気中でスパイクアニーリングによってＰ型ドーパントと共にイオン注入したＦ１９イオンを外方拡散(Out Diffusion)させながら、しきい値電圧調節ドーパントアウトガッシング(Outgassing)を行う。９００〜１,１００℃の温度でスパイクアニーリングを行う。スパイクアニーリングのランプアップ率(Ramp Up;昇温速度)は１００〜２５０℃／ｓｅｃとする。スパイクアニーリング工程は高温熱処理の際に自然酸化膜の成長を抑制することを目的とするため、Ｎ２雰囲気中で行い、Ｆ１９イオンの外方拡散能力の向上のためにＨ２又はＮＨ３雰囲気中で行う。スパイクアニーリング工程によってフッ素Ｆ１９イオンがアウトガッシングされながら、共に注入された硼素Ｂイオンも共にアウトガッシングされる。
図２はスパイクアニーリングによる硼素とフッ素イオンの濃度変化を示すグラフである。
図２の破線はフッ素Ｆイオンの濃度変化を示すもので、実線は硼素Ｂイオンの濃度変化を示すものである。また、Ａはしきい値電圧調節のために注入したＢＦ２イオンの深さによる濃度を示す。Ｂはスパイクアニーリング後のＢとＦイオンの深さによる濃度を示す。図２に示すように、しきい値電圧調節のための表面イオン注入を行った後、スパイクアニーリングを行うと、前述したようにＢイオンもＦイオンと共にアウトガッシングされて基板表面に低濃度のＢイオン層を形成することができる。
上述したようなスパイクアニーリング工程によって最小限のドーズイオン注入で確保し難いしきい値電圧調節ドーパントの均一な形状をＢＦ２イオンを用いて形成することができる。すなわち、既存の工程でＦ１９に起因した酸化膜の膜質低下によって使用することができなかったＢＦ２イオンを用いてしきい値電圧調節イオン注入を行うことができた。これにより、１.０Ｖ以下の動作電圧を確保することができる。また、有効チャネル長さ内に傾斜の激しい(steep)しきい値電圧調節のためのドーピング形状を得ることができ、これによりＦＮトンネリングを用いるＮＡＮＤフラッシュ素子でホール効果による酸化膜の膜質低下を予防することができる。チャネルジャンクション内の注入されたＢ１１残留ドーズがスパイクアニーリング時にＦ１９アウトガッシングによって減少してしきい値電圧を調節することができ、均一なドーピング形状を得ることができ、しきい値電圧を安定化することができる。スパイクアニーリング装備の雰囲気と工程条件（アニール温度、昇温速度、ガス、工程時間）によってチャネルジャンクション内のドーピングを異にすることができ、しきい値電圧調節のためのドーピングプロファイルを調節することができる。また、スパイクアニーリングによってイオン注入されたドーパントを熱的に安定化することができる。
スパイクアニーリングによるアウトガッシングの後、酸化工程を行ってトンネル酸化膜16を形成する。前記酸化工程は温度７５０〜８００℃の範囲内でウェット酸化を行い、９００〜９１０℃の温度でＮ２を用いて２０〜３０分間アニーリングを行う。トンネル酸化膜16上に温度５８０〜６２０℃と圧力０.１〜３.０ｔｏｒｒでＣＶＤ(Chemical Vapor Deposition)、ＬＰＣＶＤ(Low Pressure CVD)、ＰＥＣＶＤ(Plasma Enhanced CVD)又はＡＰＣＶＤ(Atmospheric Pressure CVD)法でＳｉＨ４又はＳｉ２Ｈ６とＰＨ３ガスを用いて２５０〜５００Åの厚さにＰ濃度が１.５ｘ１０２０〜３.０ｘ１０２０ａｔｏｍｓ／ｃｃ程度ドーピングされた非晶質シリコン膜の第１ポリシリコン膜18を蒸着する。これにより、第１ポリシリコン膜18の粒度が最小化されて電界集中を防止することができる。第１ポリシリコン膜18は素子分離膜の形成時にバッファ膜の役割を果たし、後続の工程によって形成されたフローティングゲートの一部として使用する。
図１ｄを参照すると、パターニング工程を行って素子分離膜20を形成した後、第２ポリシリコン膜22を蒸着する。平坦化工程又はパターニング工程を行ってフローティングゲート電極24を形成する。全体構造の段差に沿って誘電体膜26を形成し、全体構造上にコントロールゲート電極用物質膜を蒸着した後、パターニング工程を行ってコントロールゲート電極32を形成する。イオン注入を行ってジャンクション領域34を形成する。
具体的に、第１ポリシリコン膜18の上部にパッド窒化膜（図示せず）を蒸着してシャロウートレンチアイソレーション(Shallow Trench Isolation：ＳＴＩ)工程を適用し、ＳＴＩ構造のトレンチ（図示せず）を半導体基板10内に形成し、素子が形成される活性領域と素子間の分離を担当するフィールド領域とに半導体基板10を分離する。高密度プラズマ(High Density Plasma:ＨＤＰ)酸化膜によってＳＴＩ構造のトレンチを埋め込んだ後、平坦化工程と窒化膜ストリップ工程を行って第１ポリシリコン膜18を露出させる。全体構造上に第２ポリシリコン膜22を蒸着した後、パターニング又は平坦化工程を行い、第１及び第２ポリシリコン膜18及び22で形成されたフローティングゲート電極24を形成する。第２ポリシリコン膜22は第１ポリシリコン膜18と同一材質のシリコン膜を４００〜１０００Åの厚さに蒸着して形成する。また、パッド窒化膜はＬＰＣＶＤ法を用いて９００〜２０００Å程度の厚さに形成する。
全体構造上にその段差に沿って第１酸化膜／窒化膜／第２酸化膜（ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２：ＯＮＯ）構造の誘電体膜26を蒸着する。ＯＮＯ構造の誘電体膜26を蒸着するに際して、ＯＮＯ構造の第１及び第２酸化膜（図示せず）は耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ(Dichloro Silane:ＳｉＨ２Ｃｌ２)とＮ２Ｏガスをソースとする高温酸化膜を蒸着する。また、第１及び第２酸化膜間の窒化膜（図示せず）はＤＣＳとＮＨ３ガスを用いて１〜３ｔｏｒｒの低圧と６５０〜８００℃程度の温度でステップカバレージの良い工程条件のＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤまたはＡＰＣＶＤ法によって蒸着する。上述した蒸着工程によって、第１酸化膜は３５〜１００Åの厚さに形成し、窒化膜は５０〜１００Åの厚さに形成し、第２酸化膜は３５〜１５０Åの厚さに形成する。ＯＮＯ工程の遂行後、ＯＮＯの質を向上させ、各層間のインタフェースを強化するためにウェット酸化方式で約７５０〜８００度の温度でモニタリングウェーハを基準として約１５０〜３００Åの厚さに酸化されるようにスチームアニールを行うことができる。ひいては、前記ＯＮＯ工程と前記スチームアニールを行う際、各工程間の遅延時間が数時間以内の時間遅延のない工程を行って自然酸化膜または不純物に汚染することを防止するようにする。
コントロールゲート電極用物質膜は、第３ポリシリコン膜28とタングステンシリサイド膜30から構成される。第３ポリシリコン膜28の蒸着時に誘電体膜26に置換固溶されて酸化膜の厚さを増加させることが可能なフッ酸の拡散を防止し、タングステンＷとリンＰの結合によって形成されるＷＰｘ層の生成を防止するために、ドープされた膜とドープされていない膜との二重構造で、約５１０〜５５０℃の温度と１.０〜３ｔｏｒｒの圧力下でＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤまたはＡＰＣＶＤ法を用いて非晶質シリコン膜を蒸着することが好ましい。これにより、後続のタングステンシリサイド膜30が膨れ上がる現象(Blowing-up)を防止することができる。ドープされた膜とドープされていない膜との比を１：２〜６：１の割合とし、第２ポリシリコン膜22間の空間が十分埋め込まれるよう、約５００〜１５００Åの厚さに非晶質シリコン膜を形成することにより、後続のタングステンシリサイド膜30の蒸着時に隙間形成を抑制してワードライン抵抗Ｒｓを減少させることができる。前記２層構造の第３ポリシリコン膜28を形成する際、ＳｉＨ４または Ｓｉ２Ｈ６とＰＨ３ガスを用いて、ドープされた膜を形成し、その後ＰＨ３ガスを遮断し、ドープされていない膜を連続的に形成することが好ましい。タングステンシリサイド膜30を低いフッ素含有、低いポストアニールドストレス(post annealed stress)及び良い接着強度を有するＭＳ（ＳｉＨ４）またはＤＣＳ（ＳｉＨ２Ｃｌ２）とＷＦ６との反応を用いて温度３００〜５００℃の範囲で適切なステップカバレージを実現し、ワードライン抵抗Ｒｓを最小化させることが可能な化学量論比２.０〜２.８程度に成長させることがよい。タングステンシリサイド膜30上にＳｉＯｘＮｙまたはＳｉ３Ｎ４を用いてＡＲＣ層（図示せず）を蒸着し、ゲートマスクとエッチング(Gate mask and etching)工程及びセルフアラインマスクとエッチング(Self aligned mask and etching)工程を行ってコントロールゲート電極32を形成する。高電圧によるブレークダウン電圧の改善のためにＤＤＤジャンクションを用いてソース及びドレイン接合部を形成し、フラッシュメモリセルを形成する。このようなＤＤＤジャンクションによって、チャネルジャンクション内にはさらに低いポジティブタイプのドーピングが要求される。
本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。 スパイクアニーリングによる硼素とフッ素イオンの濃度変化を示すグラフである。
符号の説明
10 …半導体基板
12 …イオン層
16 …トンネル酸化膜
18 …第１ポリシリコン膜
20 …素子分離膜
22 …第２ポリシリコン膜
24 …フローティングゲート電極
26 …誘電体膜
28 …第３ポリシリコン膜
30 …タングステンシリサイド膜
32 …コントロールゲート電極
34 …ジャンクション領域

Claims (4)

  1. 半導体基板にしきい値電圧調節のためのイオン注入を行う段階と、
    イオン注入されたドーパントのドーピング濃度及び形状を制御するためのスパイクアニーリングを行う段階と、
    前記半導体基板上に活性領域とフィールド領域の間の分離のための素子分離膜を形成する段階と、
    前記活性領域上にトンネル酸化膜、フローティングゲート電極、誘電体膜及びコントロールゲート電極が積層された形のゲート電極を形成する段階と、
    前記ゲート電極の両側の前記半導体基板にジャンクション形成のためのイオン注入を行ってダブルドープドドレイン構造のジャンクションを形成する段階とを含むフラッシュメモリ素子の製造方法。
  2. 前記しきい値電圧調節のためのイオン注入は、Ｐ型のドーパントを用いて５〜５０ＫｅＶのイオン注入エネルギーと１ｘ１０１１〜１ｘ１０１３ｉｏｎ／ｃｍ２のドーズで注入することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
  3. 前記Ｐ型のドーパントはＢＦ２であることを特徴とする請求項２記載のフラッシュメモリ素子の製造方法。
  4. 前記スパイクアニーリングはＮＨ３、Ｈ２またはＮ２雰囲気中で温度９００〜１１００℃の範囲で行い、昇温速度は１００〜２５０℃／ｓｅｃであることを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
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