KR20080060332A - 반도체 소자의 듀얼폴리게이트 제조방법 - Google Patents

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Abstract

본 발명은 플라즈마도핑시 폴리실리콘층과 게이트산화막 사이에 보론 도펀트 농도가 낮아서 면저항이 커지고, 이로 인해 전기적 특성이 열화되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS영역과 PMOS영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계, 상기 N형 폴리실리콘층 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계, 상기 반도체 기판을 가열하면서 동시에 PMOS영역의 N형 폴리실리콘층에 플라즈마도핑으로 P형 불순물을 주입하는 단계를 포함한다.
이온주입, 플라즈마도핑, 도핑프로파일, 활성화어닐링, 기판 가열

Description

반도체 소자의 듀얼폴리게이트 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE IN DUAL POLY GATE}
도 1은 종래 기술에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 나타내는 단면도,
도 2a 및 도 2b는 급속열처리 후 도핑 프로파일 및 면저항(Rs)을 나타내는 그래프,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도,
도 4는 플라즈마 도핑시 웨이퍼 가열에 따른 도핑 프로파일 및 면저항(Rs)을 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
301 : 반도체 기판
302 : 게이트산화막
303 : 게이트질화막
304 : N형 폴리실리콘막
305 : 감광막패턴
306 : 게이트전극
307 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 듀얼폴리게이트 제조방법에 관한 것이다.
DRAM의 주변회로지역에서 N+/P+ 듀얼폴리실리콘게이트(Dual PolySilicon Gate)를 형성하게 되면 PMOS영역의 경우는 기존의 N+ 폴리실리콘게이트가 베리드 채널(Buried Channel)이 형성되는 반면에 P+ 폴리실리콘게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘게이트의 배리드채널에 비하여 숏채널효과(Short Channel Effect)가 감소하게 되고, 동일한 문턱전압(Threshold Voltage;Vt)에 대하여 Idsat의 개선, 서브문턱전압 개선 및 DIBL(Drain Induced Barrier Lowering)이 개선되는 장점이 있다. 또한, 기존의 N+ 폴리실리콘게이트에 비하여 보유시간(Retention time)이 향상될 뿐만 아니라, 저전력 및 고 성능(Low Power and High performance)을 가진 DRAM소자를 형성할 수 있다.
그리고, 듀얼폴리실리콘게이트를 형성함에 있어서 셀지역이 리세스게이트구 조로 형성되면 셀지역에 대하여 인(Phosphorous)을 균일하게 도핑해야 하는 문제점 때문에 컨버티드구조(Converted scheme)를 사용하여 P+ 폴리게이트를 형성한다. 즉, 인이 도핑된 N+ 폴리게이트을 이온주입을 통해 P+ 폴리게이트로 변환하기 위해 적어도 2.0E16 atoms/㎠이상의 보론(Boron)을 이온주입한다.
그러나, 위와 같은 높은도즈로 도핑시 기존의 빔라인(Beam-Line)을 이용한 이온주입방법은 양산성이 떨어지는 문제점이 있고, 이를 해결하기 위해 플라즈마도핑(Plasma Doping)방식으로 P+ 폴리게이트를 형성하는 방법이 제안되고 있다.
도 1은 종래 기술에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 나타내는 단면도이다.
도 1에 도시된 바와 같이, NMOS영역과 PMOS영역이 정의된 반도체 기판(101) 상에 게이트산화막(102), 게이트산화막(102) 상에 N형 폴리실리콘층을 형성하고, NMOS영역의 N형 폴리실리콘층 상에 감광막패턴(104)을 형성한 후, 감광막패턴(104)을 이온주입배리어로 플라즈마도핑을 실시하여 PMOS영역에 P형 폴리실리콘층(103B), NMOS영역에는 N형 폴리실리콘층(103A)을 형성한다.
위와 같이, 플라즈마도핑으로 이온주입을 실시하여 N형 폴리실리콘층을 P형 폴리실리콘층으로 컨버티드시킨다.
그러나, 플라즈마도핑으로 이온주입을 실시하면 폴리실리콘층의 표면부분에 이온이 집중되어 N형 및 P형 폴리실리콘층(103A, 103B)과 게이트산화막(102)과의 경계면에 농도가 낮아서 면저항(Rs)이 커지는 문제점이 있다.
즉, 듀얼폴리게이트는 폴리실리콘층(103A, 103B)과 게이트산화막(102) 경계 면의 농도가 중요한데, 이는 이 농도가 전기적 특성을 결정하기 때문이다.
특히, 경계면의 농도와 면저항(Rs)은 같은 경향성을 갖는데(도 2a 및 도 2b 참조) 플라즈마도핑시 후속 급속어닐(RTA:Rapid Thermal Annealing, 여기서 급속어닐이란 컨벤셔널급속어닐(Conventional RTA)을 말한다) 시에 기존의 빔라인을 이용한 이온주입 방법에 대비하여 경계면의 보론 도펀트(Boron Dopant)농도가 낮으며, 면저항이 큰 문제점이 있다.
또한, 경계면의 농도를 증가시키기 위해 RTA온도를 증가시키게 되면 N형 폴리실리콘층(103A, 셀지역)의 전기적 특성이 열화되는 문제점을 야기하기 때문에 RTA온도를 950℃ 이상으로 증가시키는 데에도 한계가 있다. 그리고, RTA온도를 증가시키지 못하면 면저항이 커서 전기적 특성이 열화되는 문제점이 있다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑시 폴리실리콘층과 게이트산화막 사이에 보론 도펀트 농도가 낮아서 면저항이 커지고, 이로 인해 전기적 특성이 열화되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 듀얼폴리게이트 제조방법은 NMOS영역과 PMOS영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단 계, 상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계, 상기 N형 폴리실리콘층 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계, 상기 반도체 기판을 가열하면서 동시에 PMOS영역의 N형 폴리실리콘층에 플라즈마도핑으로 P형 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 반도체 기판을 가열하는 단계는, 60℃∼300℃의 온도로 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, NMOS영역과 PMOS영역을 갖는 반도체 기판(301) 상에 게이트산화막(302)을 형성한다. 이때, 반도체 기판(301)은 소자분리막과 웰(well)을 포함한다. 또한, 게이트산화막(302)은 실리콘산화막(SiO2)이며, 게이트산화막(302)은 듀얼게이트산화막일 수 있다.
이어서, 게이트산화막(302)의 표면을 질화시킨다. 이러한 질화를 통해 게이트산화막(302)의 일부 두께가 질화되어 질화산화막(Oxynitride, 303)이 형성된다. 여기서, 질화산화막(303)을 형성하는 이유는 후속 이온주입시 사용되는 불순물인 보론(Boron)이 게이트산화막(302)을 관통하여 하부의 반도체 기판(301)으로 침투(Penetration)되는 것을 방지하기 위해서이다.
상기 질화산화막(303)을 형성하기 위한 질화공정은 퍼니스 질화(Furnace nitridation), 플라즈마 질화(Plasma nitridation) 또는 급속열 질화(Rapid Thermal nitridation) 중에서 선택된 어느 하나로 실시한다.
먼저, 퍼니스 질화는 질소(N2) 또는 NH3를 사용하여 실시한다. 그리고, 플라즈마 질화는 질소와 아르곤의 혼합가스로 실시하되, 100℃∼700℃의 온도에서 실시한다. 또한, 급속열 질화는 NH3를 사용하여 실시하되, 600℃∼1000℃의 온도에서 실시한다.
도 3b에 도시된 바와 같이, 질화산화막(303) 상에 인시튜(In-Situ)로 N형 불순물(비소(As) 또는 인(Ph))이 도핑된 폴리실리콘층, 즉 인시튜 N형 도우프드 폴리실리콘층(304)을 500Å∼2500Å의 두께로 형성한다.
이하, 인시튜 N형 도우프드 폴리실리콘층(304)을 'N형 폴리실리콘층(304)'이라고 한다.
여기서, N형 폴리실리콘층(304)은 셀(Cell)쪽에 리세스 구조에서 형성되는 N형 폴리실리콘층일 수 있다.
도 3c에 도시된 바와 같이, NMOS영역의 N형 폴리실리콘층(304) 상에 감광막패턴(305)을 형성한다. 여기서, 감광막패턴(305)은 N형 폴리실리콘층(304) 상에 감광막을 코팅하고 노광 및 현상으로 PMOS영역의 N형 폴리실리콘층(304)이 오픈되도 록 패터닝하여 형성한다.
이어서, 반도체 기판(301)을 가열하면서 동시에 PMOS영역의 N형 폴리실리콘층(304)에 P형 불순물을 이온주입한다. 여기서, P형 불순물로는 보론(B)을 사용하는 경우 보론을 함유한 BF3 또는 B2H6 가스를 사용하고, 2.0E16 atoms/㎠∼8.0E16 atoms/㎠의 도즈와 5KV∼20KV의 에너지로 이온주입을 실시한다.
특히, P형 불순물을 이온주입함과 동시에 반도체 기판(301)을 60℃∼300℃의 온도로 가열(Heating)하는데, 이는 후속 급속어닐 시 온도를 높이지 않고도 폴리실리콘층과 게이트산화막(302) 사이에 보론의 농도를 증가시킬 수 있도록 하기 위함이다.
또한, 이온주입과 동시에 반도체 기판(301)을 가열하면 열(Thermal)에 의한 도펀트 확산(Dopant Diffusion)에 의한 도핑 프로파일(Doping Profile)에 변화가 있을꺼라 예상되지만 도 4를 참조하면 불순물의 도핑프로파일에 변화가 없음을 확인할 수 있다.
위와 같이, 플라즈마도핑으로 인해 PMOS영역의 N형 폴리실리콘층(304)은 컨버티드(Converted)되어 P형 폴리실리콘층(304A)으로 바뀐다.
도 3d에 도시된 바와 같이, 감광막패턴(305)를 제거한다. 여기서, 감광막패턴(305)은 산소플라즈마를 이용한 스트립공정 및 세정공정으로 제거한다.
이어서, N형 및 P형 폴리실리콘막(304, 304A)에 도핑된 불순물들을 활성화시키기 위해 활성화 어닐링을 실시한다. 상기 활성화 어닐링은 스파이크급속어 닐(Spike-Rapid Thermal Annealing:S-RTA) 또는 컨벤셔널급속어닐(Conventional RTA:C-RTA)을 사용하는데, 스파이크급속어닐은 컨벤셔널급속어닐보다 보다 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.
스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐(C-RTA)은 어닐온도를 600℃∼950℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행한다.
위와 같이, 도 3c에서 이온주입과 동시에 반도체 기판(301)에 가열을 실시함으로써 컨벤셔널급속어닐 시 N형 폴리실리콘층(304)의 전기적 특성이 열화되는 950℃이상으로 과도하게 온도를 증가시키지 않고도 폴리실리콘층(304, 304A)과 게이트산화막(302) 간에 보론의 농도를 높일 수 있다. 따라서, 폴리실리콘층(304, 304A)과 게이트산화막(302)의 면저항(Rs)을 낮출 수 있다.
도 3e에 도시된 바와 같이, N형 및 P형 폴리실리콘층(304, 304A) 상에 게이트의 저항을 낮추기 위하여 텅스텐질화막과 텅스텐을 적층(Ｗ/ＷN)하거나, 텅스텐실리사이드(ＷSix)를 형성할 수 있다. 이하, 텅스텐실리사이드를 형성한 경우로 가정하며, 텅스텐은 300Å∼1800Å, 텅스텐질화막 20Å∼300Å, 텅스텐실리사이드는 700Å∼2500Å 두께로 형성할 수 있다.
이어서, 텅스텐실리사이드 상에 게이트하드마스크를 증착한다. 여기서, 게이트하드마스크는 하드마스크질화막과 하드마스크텅스텐을 각각 1500Å∼4000Å, 100 Å∼1500Å 정도 증착한 이중 구조일 수 있다.
이어서, 패터닝을 실시하여 게이트산화막(302A), 게이트질화막(303A), NMOS영역에는 N형 폴리게이트(304B), PMOS영역에는 P형 폴리게이트(304C), 각 폴리게이트(304B, 304B) 상에 텅스텐실리사이드(306), 게이트하드마스크(307)가 순차로 적층된 게이트패턴을 형성한다.
상기한 본 발명은, 듀얼폴리게이트 형성을 위한 불순물 이온주입과 동시에 반도체 기판(301)을 60℃∼300℃의 온도로 가열함으로써 급속어닐시 N형 폴리실리콘층(304)의 전기적 특성이 열화되는 950℃이상으로 과도하게 온도증가를 하지 않고도 폴리게이트(304B, 304C)와 게이트산화막(302A)의 계면에서 불순물의 도핑농도를 증가시켜 면저항을 낮춤으로써 전기적 특성이 열화되는 현상을 개선할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플라즈마 도핑시 반도체 기판을 가열하여 후속 급속어닐시 낮은 온도에서도 동등 수준의 면저항을 얻을 수 있는 효과가 있다.
즉, 플라즈마 도핑시 낮은 온도의 반도체 기판 가열을 통하여 도핑 프로파일 상의 변화 없이 후속의 낮은 온도의 급속어닐로 낮은 면저항 값을 가질 수 있으며, 이는 폴리실리콘층과 게이트산화막 경계면의 보론 도펀트의 농도가 증가함을 의미하고, 이 경계면의 농도가 전기적 특성을 결정하는 요소이므로 결과적으로 전기적 특성을 개선함으로써 소자의 신뢰성을 확보할 수 있는 효과가 있다.

Claims (11)

  1. NMOS영역과 PMOS영역을 갖는 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계;
    상기 N형 폴리실리콘층 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계; 및
    상기 반도체 기판을 가열하면서 동시에 PMOS영역의 N형 폴리실리콘층에 플라즈마도핑으로 P형 불순물을 주입하는 단계
    를 포함하는 반도체 소자의 듀얼폴리게이트 제조방법.
  2. 제1항에 있어서,
    상기 반도체 기판을 가열하는 단계는,
    60℃∼300℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  3. 제1항에 있어서,
    상기 P형 불순물은,
    BF3 또는 B2H6 가스를 사용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  4. 제3항에 있어서,
    상기 플라즈도핑은,
    5kV∼20KV의 에너지로, 2.0E16∼8.0E16 atoms/㎠의 도즈로 실시하는 것을 특징으로 반도체 소자의 듀얼폴리게이트 제조방법.
  5. 제2항에 있어서,
    상기 폴리실리콘층은 500Å∼2500Å의 두께인 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  6. 제1항에 있어서,
    상기 게이트절연막을 형성한 후에,
    상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  7. 제6항에 있어서,
    상기 게이트절연막의 표면을 질화시키는 단계는,
    퍼니스 질화, 급속열 질화 또는 플라즈마 질화를 이용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  8. 제1항에 있어서,
    상기 P형 불순물을 주입하는 단계 후,
    활성화 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  9. 제8항에 있어서,
    상기 활성화 어닐링은,
    스파이크급속어닐 또는 컨벤셔널급속어닐을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  10. 제9항에 있어서,
    상기 스파이크급속어닐은 어닐링온도가 950℃∼1200℃이고, 램프업속도를 100∼300℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
  11. 제9항에 있어서,
    상기 컨벤셔널급속어닐은, 어닐링온도가 600℃∼950℃이고, 램프업속도를 20∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.
KR1020060134285A 2006-12-27 2006-12-27 반도체 소자의 듀얼폴리게이트 제조방법 KR20080060332A (ko)

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