KR20070088926A - 반도체 소자의 듀얼 게이트 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 폴리 실리콘 게이트 형성시 폴리 실리콘의 공핍특성을 개선시킬 수 있는 반도체 소자의 듀얼 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 NMOS 트랜지스터가 형성될 제1 영역 및 PMOS 트랜지스터가 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 N형 도펀트가 주입된 게이트 도전막을 증착하는 단계와, 상기 제1 영역을 덮는 마스크를 이용한 이온주입공정을 적어도 1회 이상 실시하여 상기 제2 영역의 상기 게이트 도전막에 P형 도펀트를 주입하는 단계와, 평탄화공정을 실시하여 상기 이온주입공정시 상기 제2 영역의 상기 게이트 도전막 상부 표면에 형성된 손상층을 제거하는 단계를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
듀얼 게이트, N+ 폴리 실리콘, P+ 폴리 실리콘, 손상층, CMP.
Description
도 1은 종래 기술에 따라 인(Ph)이 도핑된 폴리 실리콘에 보론(B)을 카운터 도핑하는 경우, 이차이온질량분석장치(SIMS)를 통해 보론의 도즈량 증가에 따른 보론/인 도핑 프로파일(Profile)을 나타낸 도면.
도 2 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
11 : 게이트 산화막
12 : N+ 폴리 실리콘막
12a : P+ 폴리 실리콘막
13 : 포토레지스트 패턴
15 : 보론 이온주입공정
16 : 손상층
17 : 평탄화공정
19 : 게이트 금속층
본 발명은 반도체 소자의 듀얼 게이트 형성방법에 관한 것으로, 특히 폴리 실리콘과 텅스텐 실리사이드가 적층된 게이트 전극을 갖는 CMOS 소자의 듀얼 게이트(dual gate) 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이(channel length)도 매우 감소하고 있다. 이와 같이, 채널 길이가 감소함에 따라 종래의 트랜지스터 구조에서는 트랜지스터의 문턱전압(Vth; Threshold Voltage)이 급격히 낮아지는 이른바, 단채널효과(SCD; Short Channel Effect)가 심해지고 있다.
특히, N+ 폴리 실리콘 게이트를 갖는 P-MOSFET(Metal Oxide Semiconductor Field Effet Transistor)에서는 매몰 채널(buried channel)이 형성되기 때문에, 단채널효과가 더욱 심하게 발생한다. 이를 극복하기 위해서, 종래에는 NMOSFET에는 낮은 일함수(workfunction; 4.14eV)를 갖는 N+ 폴리 실리콘 게이트를 PMOSFET에는 높은 일함수(5.3eV 이하)를 갖는 P+ 폴리 실리콘 게이트를 각각 형성하는 듀얼 폴리 실리콘 게이트에 대한 연구가 활발히 진행되고 있다. 이는, 폴리 실리콘의 일함수를 조절하여 NMOSFET 뿐만 아니라 PMOSFET에서도 서피스 채널(surface channel)을 구현하는 것이다. 이때, 폴리 실리콘의 일함수를 조절하기 위해 폴리 실리콘 내에 일정 도펀트를 주입하게 되는데, N+ 폴리 실리콘 게이트를 형성하기 위해서는 인(Phosphorous) 또는 비소(Arsenic)을 주입하고 P+ 폴리 실리콘 게이트를 형성하기 위해서는 보론(Boron) 또는 불화보론(BF2)를 주입해야 한다.
한편, 최근에는 리세스드 게이트(Recessed Gate)를 갖는 트랜지스터 제조 공정에도 이러한 듀얼 폴리 실리콘 게이트 기술을 적용하게 되었다. 그러나, 이러한 경우에는 도핑되지 않은 폴리 실리콘(un-doped poly silicon)의 깊이가 너무 깊어서 도펀트 주입시 도펀프들이 균일하게 확산되지 않게 되므로 정상적인 소자 특성을 갖는 게이트 형성이 어렵게 된다.
이에 따라, 이러한 문제점을 해결하기 위하여 인(P)이 도핑된 N+ 폴리 실리콘 게이트를 먼저 형성하고, PMOS 영역에만 확산계수(diffusivity)가 큰 보론(B)을 카운터 도핑(counter doping)하는 기술이 각광받고 있는데, 이때 N+ 폴리 실리콘 게이트를 P+ 폴리 실리콘 게이트로 바꾸기 위해서는 보다 많은 양의 보론을 도핑시켜야 한다.
그러나, 현재 일반적인 이온주입공정으로는 필요한 도즈량 만큼의 보론을 한꺼번에 도핑시킬 수 없기 때문에 적어도 3번 이상의 이온주입공정을 거쳐야 원하는 소자 특성을 갖는 P+ 폴리 실리콘 게이트를 얻을 수 있게 된다.
특히, 폴리 실리콘 게이트와 게이트 산화막 간의 경계면(Interface) 쪽의 도펀트 도즈량을 증가시키면 폴리 공핍(depletion)이 감소하고 인버전 캐패시턴스(inversion capacitance)가 증가하여 보다 좋은 소자 특성을 갖는 P+ 폴리 실리콘 게이트를 형성할 수 있다. 이를 위해, 보론을 4번 이상 도핑시키게 되면, 폴리 실리콘의 표면(surface) 쪽에 여러 번의 이온주입에 의한 손상층(Damage Layer)이 형성되게 된다. 이때, 손상층은 주위보다 자유 에너지(free energy)가 높기 때문에, 후속 열공정에서 P+ 폴리 실리콘 게이트와 게이트 산화막 간의 경계면 쪽에 남아있어야 할 도펀트들이 P+ 폴리 실리콘 게이트의 표면 쪽으로 이동하게 되어 폴리 실리콘의 공핍 측면에서 소자 특성이 악화되게 된다.
한편, 도 1은 인(Ph)이 도핑된 폴리 실리콘에 보론(B)을 카운터 도핑하는 경우, 이차이온질량분석장치(SIMS, Secondary Ion Mass Spectrometry)를 통해 보론의 도즈량 증가에 따른 보론/인 도핑 프로파일(Profile)을 나타낸 도면이다. 도 1을 참조하면, 손상층 형성시 P+ 폴리 실리콘 게이트와 게이트 산화막 간의 경계면 쪽에 남아있어야 할 도펀트들이 P+ 폴리 실리콘 게이트의 표면, 즉 손상층 쪽으로 이동하게 되는 것을 알 수 있다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 듀얼 폴리 실리콘 게이트 형성시 폴리 실리콘의 공핍특성을 개선시킬 수 있는 반도체 소자의 듀얼 게이트 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, NMOS 트랜지스터가 형성될 제1 영역 및 PMOS 트랜지스터가 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계와, 상기 기판 상의 전면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 N형 도펀트가 주입된 게이트 도전막을 증착하는 단계와, 상기 제1 영역을 덮는 마스크를 이용한 이온주입공정을 적어도 1회 이상 실시하여 상기 제2 영역의 상기 게이트 도전막에 P형 도펀트를 주입하는 단계와, 평탄화공정을 실시하여 상기 이온주입공정시 상기 제2 영역의 상기 게이트 도전막 상부 표면에 형성된 손상층을 제거하는 단계를 포함하는 반도체 소자의 듀얼 게이트 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다 른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2 내지 도 5는 본 발명의 실시예에 따른 반도체 소자의 듀얼 게이트 형성방법을 도시한 공정 단면도이다.
먼저, 도 2에 도시된 바와 같이, 웰(Well) 형성을 위한 이온주입공정 및 소자분리공정이 완료된 반도체 기판(10)을 제공한다. 이때, 기판(10)은 NMOS 트랜지스터가 형성될 제1 영역(NMOS)과 PMOS 트랜지스터가 형성될 제2 영역(PMOS)으로 정의되어 있다.
이어서, 제1 및 제2 영역(NMOS, PMOS)의 기판(10) 상에 게이트 절연막으로 게이트 산화막(11)을 형성한 후, 게이트 산화막(11) 상에 게이트 도전막으로 N형 이온이 주입된 폴리 실리콘막(12), 즉 N+ 폴리 실리콘막(12)을 증착한다. 여기서, 폴리 실리콘막(12) 대신에 Poly-SixGe1 -x(x=0.01~1.00)을 사용할 수도 있다.
특히, 이때 N+ 폴리 실리콘막(12)은 후속으로 진행될 평탄화공정시 제거될 두께를 고려하여 그 두께만큼 두껍게 증착한다. 바람직하게는, 기존의 증착 두께에서 약 100~200Å의 두께만큼 더 두껍게 증착한다.
이어서, 도 3에 도시된 바와 같이, N+ 폴리 실리콘막(12) 상에 포토레지스트(미도시)를 도포한 후, 포토 마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(13)을 형성한다. 이때, 포토레지스트 패턴(13)은 제2 영역(PMOS)의 게이트 도전막을 P형으로 변환시키기 위해 제2 영역(PMOS)을 개방하고 제1 영역(NMOS)을 덮는 구조로 형성한다.
이어서, 포토레지스트 패턴(13)을 마스크로 이용한 보론(B) 이온주입공정(15)을 적어도 1회 이상, 즉 여러 번에 걸쳐 실시한다. 바람직하게는, 보론 이온주입공정(15)을 적어도 3회 이상 실시한다. 이에 따라, 제2 영역(PMOS)의 N+ 폴리 실리콘막(12)이 P+ 폴리 실리콘막(12a)으로 변환되는 동시에 P+ 폴리 실리콘막(12a)의 상부표면에는 일정 깊이까지 손상층(16)이 형성된다.
이어서, 도 4에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 포토레지스트 패턴(13, 도 3 참조)을 제거한다. 이때, 스트립 공정은 생략할 수도 있다. 여기서, 스트립 공정을 생략할 수 있는 이유는 후속으로 진행되는 평탄화공정시 포토레지스트 패턴(13) 또한 제거될 수 있기 때문이다.
이어서, 평탄화공정(17)을 실시하여 손상층(16, 도 3 참조)이 완벽히 제거될 때까지 N+ 폴리 실리콘막(12) 및 P+ 폴리 실리콘막(12a)을 평탄화한다. 바람직하게는, CMP(Chemical Mechanical Polishing) 공정을 실시하여 N+ 폴리 실리콘막(12) 및 P+ 폴리 실리콘막(12a)을 100~200Å 정도 제거함으로써, 손상층(16)이 완벽히 제거되도록 한다. 이로써, 후속 열공정시 P+ 폴리 실리콘막(12a)의 표면으로 도펀트들이 이동하게 되는 것이 억제되고 P+ 폴리 실리콘막(12a)과 게이트 산화막(11) 간의 계면에 도펀트들이 남아있게 되므로, P+ 폴리 실리콘막(12a) 내에 도펀트들이 균일하게 배열될 수 있게 된다. 이를 통해, 폴리 실리콘의 공핍특성을 개선시킬 수 있다.
이어서, 도 5에 도시된 바와 같이, N+ 폴리 실리콘막(12) 및 P+ 폴리 실리콘막(12a)에 주입된 도펀트들의 활성화(activation)를 위해 열공정(Annealing)을 실시한다.
이어서, N+ 폴리 실리콘막(12) 및 P+ 폴리 실리콘막(12a) 상에 게이트 금속층(19)을 증착한다. 이때, 게이트 금속층(19)은 저항을 낮추기 위해 금속 실리사이드(metal silicide), 금속 및 이들의 적층구조로 이루어진 일군에서 적어도 하나를 선택하여 형성할 수 있다. 바람직하게는, 게이트 금속층(19)은 텅스텐 실리사이드(WSiX , x는 자연수)로 형성한다. 이때, WSiX는 W/WN, W/WN/WSiX, W/WN/TiN/Ti, W/WN/Ti의 일군에서 선택된 어느 하나의 금속 적층구조로 대신할 수도 있다.
이어서, 도면에 도시되진 않았지만, 게이트 금속층(19) 상에 하드 마스크를 형성할 수도 있다. 이때, 하드 마스크는 Si3N4, SiO2 및 SiON의 일군에서 선택된 어느 하나의 물질을 이용할 수 있다.
이어서, 도면에 도시되진 않았지만, 하드 마스크 상에 포토레지스트 패턴을 형성한 후, 이를 마스크로 이용한 식각공정을 실시하여 하드 마스크를 식각하고, 식각된 하드 마스크를 마스크로 이용한 식각공정을 실시하여 게이트 금속층(19), N+ 폴리 실리콘막(12) 및 P+ 폴리 실리콘막(12a)을 식각하여 게이트 산화막(11) 상에 NMOS 트랜지스터의 N+ 폴리 실리콘 게이트와 PMOS 트랜지스터의 P+ 폴리 실리콘 게이트를 각각 형성한다. 이로써, NMOS 트랜지스터는 N형으로 도핑된 게이트를 갖고, PMOS 트랜지스터는 P형으로 도핑된 게이트를 갖는 듀얼 게이트가 완성된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 듀얼 폴리 실리콘 게이트 형성시 인이 도핑된 폴리 실리콘막 중 PMOS 트랜지스터가 형성될 영역에만 여러 번의 보론 이온주입공정을 실시한 후, CMP 공정을 통해 보론 이온주입공정시 형성된 손상층을 제거함으로써 후속 열공정시 폴리 실리콘막 내에 공핍층이 형성되는 것을 최소화할 수 있다.
따라서, 반도체 소자의 듀얼 폴리 실리콘 게이트 형성시 폴리 실리콘의 공핍 측면에서 안정된 소자 특성을 갖는 반도체 소자를 형성할 수 있다.
Claims (9)
- NMOS 트랜지스터가 형성될 제1 영역 및 PMOS 트랜지스터가 형성될 제2 영역으로 정의된 반도체 기판을 제공하는 단계;상기 기판 상의 전면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 N형 도펀트가 주입된 게이트 도전막을 증착하는 단계;상기 제1 영역을 덮는 마스크를 이용한 이온주입공정을 적어도 1회 이상 실시하여 상기 제2 영역의 상기 게이트 도전막에 P형 도펀트를 주입하는 단계; 및평탄화공정을 실시하여 상기 이온주입공정시 상기 제2 영역의 상기 게이트 도전막 상부 표면에 형성된 손상층을 제거하는 단계를 포함하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항에 있어서,상기 N형 도펀트로는 인, 비소 및 이들의 혼합물 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 2 항에 있어서,상기 P형 도펀트를 주입하는 단계는 보론 또는 클러스터 보론을 주입하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 3 항에 있어서,상기 게이트 도전막은 폴리 실리콘 또는 Poly-SixGe1 -x(여기서, x는 0.01~1.00)으로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 1 항 내지 제 4항 중 어느 하나의 항에 있어서,상기 게이트 도전막을 증착하는 단계는,상기 평탄화공정시 제거될 두께만큼 더 두껍게 증착하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 5 항에 있어서,상기 평탄화공정시에는 상기 게이트 도전막을 100~200Å 두께만큼 제거하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 6 항에 있어서,상기 손상층을 제거한 후,상기 게이트 도전막 내의 이온 활성화를 위해 열공정을 실시하는 단계;상기 게이트 도전막 상에 게이트 금속층을 증착하는 단계; 및상기 게이트 금속층 상에 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 7 항에 있어서,상기 게이트 금속층은 WSiX(X는 자연수), W/WN, W/WN/WSiX(X는 자연수), W/WN/TiN/Ti, W/WN/Ti의 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
- 제 7 항에 있어서,상기 하드 마스크는 Si3N4, SiO2 및 SiON의 일군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 게이트 형성방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020060018803A KR20070088926A (ko) | 2006-02-27 | 2006-02-27 | 반도체 소자의 듀얼 게이트 형성방법 |
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Publications (1)
| Publication Number | Publication Date |
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| KR20070088926A true KR20070088926A (ko) | 2007-08-30 |
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ID=38614161
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910814B1 (ko) * | 2007-11-16 | 2009-08-04 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
-
2006
- 2006-02-27 KR KR1020060018803A patent/KR20070088926A/ko not_active Application Discontinuation
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