KR20090025437A - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 웰이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판에 제1 도펀트 및 상기 제1 도펀트보다 질량이 큰 제2 도펀트를 서로 다른 이온 주입 에너지로 주입하여 문턱 전압 이온 주입 공정을 실시하는 단계 및 이온 주입 공정을 실시한 후 상기 반도체 기판에 대해 열처리를 실시하는 단계를 포함하기 때문에, 반도체 기판의 결함을 최소화할 수 있다.
이온 주입, 문턱 전압, 확산, 결함

Description

비휘발성 메모리 소자의 제조 방법{Method of fabricating non-volatile memory device}
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 문턱 전압을 조절하기 위한 이온 주입 공정시 반도체 기판에 발생될 수 있는 결함을 방지할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
최근 들어, 소자의 집적도가 높아짐에 따라, 플래시 소자를 구현함에 있어서, 소자 분리막을 SA-STI(Self Aligned Shallow Trench Isolation) 방식으로 형성하고 있다. SA-STI 방식을 이용한 플래시 소자의 제조 방법을 간략하게 설명하면 다음과 같다. 먼저, 반도체 기판에 대해 이온 주입 공정을 실시하여 웰을 형성하고, 반도체 기판상에 터널 산화막, 제1 폴리 실리콘층 및 패드 질화막을 순차적으로 형성한 후, 트렌치 식각 공정으로 소자 분리 영역에 트렌치를 형성한다. 이어서, 트렌치를 절연물질로 매립하여 소자 분리막을 형성한다. 이렇게 소자 분리막을 형성하는 방식이 SA-STI 방식이다. 계속해서, 소자 분리막을 포함하는 반도체 기판의 상부에 제2 폴리 실리콘층을 형성한 후 소자 분리막 상부의 제2 폴리실리콘층을 일부 제거하여 제1 및 제2 폴리실리콘층으로 이루어진 플로팅 게이트를 형성한다. 제2 폴리실리콘층은 플로팅 게이트와 유전체막의 커플링 비(coupling ratio)를 향상시키기 위하여 형성된다. 다시, 전체 상부에 ONO 유전체막을 형성하고, 유전체막 상부에 콘트롤 게이트를 형성한다.
이와 같이, 플래시 메모리 소자를 구현함에 있어, SA-STI 방식을 적용하면, 공정이 진행되는 과정에서 터널 산화막이 노출되지 않기 때문에 터널 산화막에 식각 손상이 발생되는 것을 방지할 수 있으며, 특히 소자 분리막의 가장 자리에서 터널 산화막이 노출되지 않기 때문에 터널 산화막의 막질이나 전기적 특성이 저하(예를 들면, oxide thinning 현상)되는 것을 방지할 수 있다.
한편, NAND 플래시 메모리의 경우 NOR 플래시와는 다르게 셀을 프로그램 시 키기 위하여 FN 터널링을 이용하기 때문에, 안정적인 셀 구조가 요구된다. 또한, 기억소자로 활용하기 위해서는 대용량의 셀 구조가 요구되기 때문에 모든 셀의 구조나 전기적 특성이 균일해야 한다.
본 발명은 BF2 이온과 B11 이온을 도펀트로 사용하여 각각 다른 이온 주입 에너지로 이온 주입하는 문턱 전압 조절 이온 주입 공정을 실시하여, BF2 이온의 도우즈량을 줄임으로써, BF2 이온이 고농도의 도우즈량이 이온 주입되었을 때 발생할 수 있는 반도체 기판의 결함을 최소화할 수 있고, BF2 이온과 B11 이온이 형성하는 이온 주입영역의 깊이를 달리 형성함으로써, 반도체 기판에 발생되는 결함이 집중되는 것을 방지할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법은, 웰이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판에 제1 도펀트 및 상기 제1 도펀트보다 질량이 큰 제2 도펀트를 서로 다른 이온 주입 에너지로 주입하여 문턱 전압 이온 주입 공정을 실시하는 단계 및 이온 주입 공정을 실시한 후 상기 반도체 기판에 대해 열처리를 실시하는 단계를 포함할 수 있다.
상기 제1 도펀트로 형성되는 이온 주입 영역은 상기 제2 도펀트로 형성되는 이온 주입 영역보다 깊게 형성될 수 있다. 상기 제1 도펀트는 BF2 이온이고, 상기 제2 도펀트는 B11 이온일 수 있다. 상기 BF2 이온 주입 공정은 상기 B11 이온 주입 공정보다 이온 주입 에너지가 클 수 있다. 상기 BF2 이온 주입 공정을 실시한 뒤 상기 B11 이온 주입 공정을 실시할 수 있다. 상기 BF2 이온 주입 공정은 1E12∼ 1E14ions/cm2 도우즈의 농도와 10∼50KeV의 이온 주입 에너지로 실시할 수 있다. 상기 B11 이온 주입 공정은 1E12∼1E14ions/cm2 도우즈 양과 0.2∼10KeV의 이온 주입 에너지로 실시할 수 있다. 상기 문턱 전압 이온 주입 공정을 실시하기 전에 상기 반도체 기판상에 스크린 산화막을 형성하는 단계를 더욱 포함할 수 있다. 상기 스크린 산화막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성할 수 있다. 상기 스크린 산화막은 30∼150Å의 두께로 형성할 수 있다. 상기 열처리는 500∼800℃의 온도로 N2 분위기에서 5∼60 분 동안 실시할 수 있다. 상기 열처리 공정을 실시한 뒤, 상기 반도체 기판상에 터널 절연막과 제1 도전막을 형성하는 단계와, 상기 제1 도전막과 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치에 절연물질을 채워 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함하는 상기 제1 도전막 상에 제2 도전막과 유전체막을 형성하는 단계 및 상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 더욱 포함할 수 있다. 상기 터널 절연막은 상기 반도체 기판에 주입된 도펀트가 활성화될 수 있는 온도에서 형성될 수 있다. 상기 터널 절연막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성할 수 있다. 상기 습식 산화를 실시한 뒤 상기 반도체 기판에 대해 어닐 공정을 더욱 실시할 수 있다. 상기 어닐 공정은 900∼910℃의 온도에서 N2 분위기로 20∼30분간 실시할 수 있다.
본 발명에 따른 비휘발성 메모리 소자의 제조 방법에 따르면, 본 발명은 BF2 이온과 B11 이온을 도펀트로 사용하여 각각 다른 이온 주입 에너지로 이온 주입하는 문턱 전압 조절 이온 주입 공정을 실시하여, BF2 이온의 도우즈량을 줄임으로써, BF2 이온이 고농도의 도우즈량이 이온 주입되었을 때 발생할 수 있는 반도체 기판의 결함을 최소화할 수 있고, BF2 이온과 B11 이온이 형성하는 이온 주입영역의 깊이를 달리 형성함으로써, 반도체 기판에 발생되는 결함이 집중되는 것을 방지할 수 있다. 이에 따라 고성능의 메모리 셀을 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 볼 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, p형 실리콘과 같은 반도체 물질로 형성된 반도체 기 판(102) 상에 스크린 산화막(screen oxide; 104)을 형성한다. 스크린 산화막(104)은 이온 주입 공정에서 주입되는 도펀트(dopant)의 채널링(channeling)을 방지하기 위해 형성한다. 또한, 본 발명에서는 질량이 큰 도펀트(large mass dopant)로 이온 주입 공정을 실시하기 때문에, 스크린 산화막(104)은 전자 정지 에너지 손실(electron stop energy loss)을 위한 버퍼막(buffer layer) 역할도 할 수 있다. 스크린 산화막(104)은 750∼800℃의 온도에서 반도체 기판(102)에 대해 습식 산화를 실시하여 30∼150Å의 두께로 형성하는 것이 바람직하다.
그리고, 메모리 셀을 형성하는 영역을 한정하기 위하여 반도체 기판(102)에 웰 정션(well junction)을 형성한다. 웰 정션은 트리플 n웰(106)과 p웰(108)을 포함하는 트리플 웰로 형성할 수 있다. 이를 위하여, 반도체 기판(102)에 메모리 셀을 형성할 영역을 표시하기 위한 마스크 키 패터닝(mask key patterning; 도시하지 않음)을 실시하고, 키 패턴(key pattern; 도시하지 않음)을 이용하여 메모리 셀 형성 영역에 포토 마스킹(photo masking; 도시하지 않음)을 실시한다. 이후, 메모리 셀 영역 분리(cell region isolation)를 위해 n타입 도펀트를 주입하여 트리플 n웰(106)을 형성하고, 트리플 n웰(106) 상에 nMOS 셀 트랜지스터를 형성하기 위하여 p타입 도펀트를 주입하여 p웰(108)을 형성한다.
도 1b를 참조하면, 웰 정션의 형성이 완료된 반도체 기판(102)에 문턱 전압 조절을 위한 이온 주입 공정을 실시한다. 이때 이온 주입 공정은 3가 이온을 포함하되 질량이 서로 다른 도펀트, 예를 들면 BF2 이온과 B11 이온을 반도체 기판(102)에 각각 이온 주입한다. 이로써, BF2 이온의 도우즈(dose)량을 줄임으로써, BF2 이온이 고농도의 도우즈량이 이온 주입되었을 때 발생할 수 있는 반도체 기판(102)의 결함을 최소화할 수 있다. 또한, BF2 이온만을 주입하였을 때 F19 이온이 과다하게 많아서 터널 절연막 특성이 저하되는 문제점을 최소화할 수 있다. 그리고, B11 이온만을 주입하였을 때 후속하는 공정을 통해 TED(Transient Enhanced Diffusion)되는 문제점을 방지할 수 있다. 또한, 본 발명의 이온 주입 공정은 B11 이온에 비해 약 18배 정도 질량이 큰 클러스터(cluster)사용하기 때문에, 표편 채널 도핑(surface channel doping)이 유리할 수 있다.
이때, 선 비정질화 이온주입(Pre Amorphization Implant; PAI)에 의한 도펀트 채널 방지 효과를 극대화하기 위하여, BF2이온을 도펀트로 하는 이온 주입 공정을 먼저 실시한 후 B11이온을 도펀트로 하는 이온 주입공정을 실시하는 것이 바람직하다. 또한, BF2 이온과 B11 이온을 반도체 기판(102)에 각각 다른 이온 주입 에너지로 이온 주입하여, BF2 이온으로 형성되는 이온 주입 영역은 B11 이온으로 형성하는 이온 주입영역보다 깊게 형성한다. 이로써, 반도체 기판(102)에 발생되는 결함이 집중되는 것을 방지할 수 있다.
이를 위하여, 본 발명에 따른 문턱 전압 조절은 위한 이온 주입 공정은, 먼저 BF2이온을 도펀트로 사용하여 1E12∼1E14ions/cm2의 양과 10∼50KeV의 이온 주입 에너지로 실시한다. 이후에, B11이온을 도펀트로 사용하여 1E12∼1E14ions/cm2의 양과 0.2∼10KeV의 이온 주입 에너지로 실시하여 본 발명에 따른 문턱 전압 조절은 위한 이온 주입 공정을 완료한다.
이어서, 이온 주입된 도펀트 중 F19 이온만을 선택적으로 아웃 가싱(out gassing)하기 위하여, 저온 어닐링(low temperature annealing) 공정을 실시한다. 이때, 반도체 기판(102) 상에 형성된 스크린 산화막(104)으로 인하여, F19 이온이 아웃 가싱이 극대화됨으로써 후속 열공정에 안정적일 수 있고, 보론의 농도 구배가 반도체 기판(102)에서 균일하게 유지됨으로써 안정된 메모리 셀의 구현이 가능하다. 또한 F19 이온과 이온 주입 공정에 의해 반도체 기판(102)의 본딩(bonding)이 파괴된 것이 저온 어닐링 공정을 통해 회복(recovery)될 수 있다. 저온 어닐링 공정은 퍼니스(furnace)에서 500∼800℃의 온도로 5∼60분 동안 N2 분위기에서 실시할 수 있다.
도 1c를 참조하면, 이온 주입 공정을 위한 마스크(도시하지 않음)과 스크린 산화막(104; 도 2b 참조)을 제거한 뒤, 반도체 기판(102) 상에 터널 절연막(110)을 형성한다. 터널 절연막(110)은 산화막으로 형성하는 것이 바람직하며, 특히 고온에서 형성함으로써 전술한 이온 주입 공정으로 주입된 반도체 기판(102)의 보론 이온을 활성화시켜 도펀트가 TED(Transient Enhanced Diffusion)되는 문제점을 방지할 수 있다. 이를 위하여 반도체 기판(102)에 대해 750∼800℃의 온도에서 습식 산화를 진행한 뒤 900∼910℃의 온도에서 N2 분위기로 20∼30분간 어닐 공정을 실시하여 터널 절연막(110)을 형성한다.
그리고, 터널 절연막(110) 상에 제1 도전막(112)을 형성한다. 제1 도전막(112)은 후속하는 공정에서 실시되는 식각 공정에서 버퍼막 역할을 하며, 동시에 플래시 메모리 소자에서 전자가 저장되는 플로팅 게이트의 일부로써 역할을 할 수 있다. 제1 도전막(112)은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 방법으로 도프트 폴리 실리콘층으로 형성하는 것이 바람직하다. 이를 위하여, 580∼620℃의 온도와 0.1∼0.3 토르(torr)의 압력에서 SiH4 또는 Si2H6과 PH3 가스를 이용하여 250∼500Å의 두께로 형성하는 것이 바람직하다. 이때 도프트된 폴리 실리콘층의 P농도는 1.5E20∼3.0E20 atoms/cc 인 것이 바람직하다.
이어서, 제1 도전막(112) 상에 보호막(114)을 형성한다. 보호막(114)은 후속하는 공정에서 실시되는 트렌치 식각 공정중에 제1 도전막(112)이 손상되는 것을 보호하는 역할을 한다. 보호막(114)은 저압 화학 기상 증착 방법을 이용하여 900∼2000Å의 두께의 질화막으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 반도체 기판(102)의 소자 분리 영역과 대응하는 위치의 보호막(114; 도 1c 참조), 제1 도전막(112), 터널 절연막(110) 및 반도체 기판(102)를 제거하는 식각 공정을 실시하여 트렌치를 형성한다. 트렌치의 측벽은 소정의 경사를 가지며 기울도록 형성하는 것이 바람직하다. 그리고 트렌치를 절연 물질로 채워서 소자 분리막(116)을 형성한다. 이후에 보호막(114; 도 1c 참조)을 제거한다.
도 1e를 참조하면, 소자 분리막(116)을 포함하는 제1 도전막(112) 상에 제2 도전막(118)을 형성한다. 제2 도전막(118)은 제1 도전막(112)과 합체되어 플로팅 게이트로써 역할을 한다. 이를 위하여, 제2 도전막(118)은 제1 도전막(112)과 동일 한 물질과 방법을 이용하여 400∼1000Å의 두께로 형성하는 것이 바람직하다. 이어서, 제2 도전막(118) 상에는 유전체막(120)을 형성한다. 유전체막(120)은 ONO(Oxide/nitride/Oxide)구조의 제1 내지 제3 적층막으로 형성하는 것이 바람직하다. 제1 적층막과 제3 적층막은 부분적인 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown)특성이 좋은 DCS(SiH2Cl2)와 N2O gas를 source로 하는 HTO(Hot Temperature Oxide)를 증착하는 것이 바람직하다. 또한 제2 적층막은 반응기체로서 NH3 + DCS(SiH2Cl2) gas를 이용하여 1∼3torr 이하의 낮은 압력하에서 650∼800℃의 온도분위기에서 저압 화학 기상 증착 방법으로 증착하는 것이 바람직하다.
이후에, 도면에는 도시하지 않았지만 유전체막(120) 상에 콘트롤 게이트, 게이트용 전극층 등을 형성한 뒤 적층막을 패터닝하여 게이트 형성을 완료한다.
도 1a 내지 1e는 볼 발명에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 :스크린 산화막
106 : 트리플 n웰 108 : p웰
110 : 터널 절연막 112 : 제1 도전막
114 : 보호막 118 : 제2 도전막
120 : 유전체막

Claims (16)

  1. 웰이 형성된 반도체 기판이 제공되는 단계;
    상기 반도체 기판에 제1 도펀트 및 상기 제1 도펀트보다 질량이 큰 제2 도펀트를 서로 다른 이온 주입 에너지로 주입하여 문턱 전압 이온 주입 공정을 실시하는 단계; 및
    이온 주입 공정을 실시한 후 상기 반도체 기판에 대해 열처리를 실시하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 도펀트로 형성되는 이온 주입 영역은 상기 제2 도펀트로 형성되는 이온 주입 영역보다 깊게 형성되는 비휘발성 메모리 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 도펀트는 BF2 이온이고, 상기 제2 도펀트는 B11 이온인 비휘발성 메모리 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 BF2 이온 주입 공정은 상기 B11 이온 주입 공정보다 이온 주입 에너지가 큰 비휘발성 메모리 소자의 제조 방법.
  5. 제3항에 있어서,
    상기 BF2 이온 주입 공정을 실시한 뒤 상기 B11 이온 주입 공정을 실시하는 비휘발성 메모리 소자의 제조 방법.
  6. 제3항에 있어서,
    상기 BF2 이온 주입 공정은 1E12∼1E14ions/cm2 도우즈의 농도와 10∼50KeV의 이온 주입 에너지로 실시하는 비휘발성 메모리 소자의 제조 방법.
  7. 제3항에 있어서,
    상기 B11 이온 주입 공정은 1E12∼1E14ions/cm2 도우즈 양과 0.2∼10KeV의 이온 주입 에너지로 실시하는 비휘발성 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 문턱 전압 이온 주입 공정을 실시하기 전에 상기 반도체 기판상에 스크린 산화막을 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 스크린 산화막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 스크린 산화막은 30∼150Å의 두께로 형성하는 비휘발성 메모리 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 열처리는 500∼800℃의 온도로 N2 분위기에서 5∼60 분 동안 실시하는 비휘발성 메모리 소자의 제조 방법.
  12. 제1항에 있어서, 상기 열처리 공정을 실시한 뒤,
    상기 반도체 기판상에 터널 절연막과 제1 도전막을 형성하는 단계;
    상기 제1 도전막과 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치에 절연물질을 채워 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함하는 상기 제1 도전막 상에 제2 도전막과 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 콘트롤 게이트를 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 터널 절연막은 상기 반도체 기판에 주입된 도펀트가 활성화될 수 있는 온도에서 형성되는 비휘발성 메모리 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 터널 절연막은 상기 반도체 기판에 대해 750∼800℃의 온도에서 습식 산화를 실시하여 형성하는 비휘발성 메모리 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 습식 산화를 실시한 뒤 상기 반도체 기판에 대해 어닐 공정을 더욱 실시하는 비휘발성 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 어닐 공정은 900∼910℃의 온도에서 N2 분위기로 20∼30분간 실시하는 비휘발성 메모리 소자의 제조 방법.
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