JP4091565B2

JP4091565B2 - 半導体装置の製造方法

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Publication number: JP4091565B2
Application number: JP2004123283A
Authority: JP
Inventors: 良夫小澤; 康正水津; 祥隆綱島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-04-28
Filing date: 2004-04-19
Publication date: 2008-05-28
Anticipated expiration: 2020-04-24
Also published as: JP2004260203A

Description

本発明は、サブミクロン以下の微細な半導体素子を含む半導体装置の製造方法に係わり、特にＭＯＳトランジスタの微細化に有効な半導体装置の製造方法に関する。

ＭＯＳトランジスタのソース／ドレイン領域とゲート電極は、これらの間に介在するゲート絶縁膜で電気的に絶縁されている。ゲート電極の下端部は鋭利な形状であるため、ゲート電極の下端部では電界が集中する。この電界集中は、ソース／ドレイン領域とゲート電極との間の絶縁不良を招く原因となる。

さらに、ゲート電極の下端部近傍のゲート絶縁膜は、ゲート電極の形成時におけるエッチングや、ソース／ドレイン領域の形成時におけるイオン注入によってプロセスダメージを受ける。このプロセスダメージによって、ゲート絶縁膜の絶縁耐性は劣化する。この絶縁耐性の劣化は、上記絶縁不良を助長する。

これらの状況は、ＭＯＳトランジスタのゲート電極の下端部だけではなく、フラッシュメモリセルの浮遊ゲート電極の下端部においても見られる。すなわち、鋭利な端部形状を有するゲート電極がゲート絶縁膜を介して半導体基板と対向する、絶縁ゲート型トランジスタの一般において見られる。

この種の絶縁不良の問題を解決する従来技術として、後酸化プロセスが知られている。このプロセスは、図１０（ａ）に示すように、シリコン基板９１上にシリコン酸化膜９２、ドーパンドを含む低抵抗のポリシリコン膜９３を順次形成し、ポリシリコン膜９３を所定のパターンに加工した後、図１０（ｂ）に示すように、酸素（Ｏ₂）雰囲気中で熱酸化を行い、後酸化膜９４を形成するというものである。後酸化膜９４を形成することで、ポリシリコン膜９３の鋭利な形状の下端部が丸まり、同下端部における電界が緩和する。

さらに、上記熱酸化の際に起こるバーズビーク酸化により、ポリシリコン膜９３の下端部とシリコン基板９１との距離が広がることによっても、上記下端部における電界は弱まる。すなわち、基板・下端部間が広がっても電界の分布自身は変わらないが、電界の強度は全体としては弱くなるので、下端部における電界は緩和する。

さらにまた、ポリシリコン膜９３の端部近傍にある、プロセスダメージを受けているシリコン酸化膜９２は、追加酸化である後酸化によりプロセスダメージが回復し、膜質が改善するので、絶縁耐性が向上する。

上記後酸化プロセスは、図１１に示すようなオーバーエッチング構造に対しても同様の作用を有する。図１１は、ポリシリコン膜９３のパターニングの際に、除去するべきポリシリコン膜９３下のシリコン酸化膜９２も除去され、さらにその下の基板表面もエッチングされた構造を示している。

以上述べたように、後酸化プロセスを用いれば、ポリシリコン膜９３の下端部における電界集中に起因する絶縁不良を回避することが可能である。しかしながら、本発明者らの研究によれば、従来の後酸化は、後術詳説するように、ゲート絶縁膜がシリコン酸窒化膜やシリコン窒化膜の場合には、絶縁不良を効果的に防止することができないという問題があった。

ところで、シリコン窒化膜をシリコン酸化膜に変換する従来方法として、水蒸気または酸素（Ｏ₂）ガスを酸化剤として用いた熱酸化方法、酸素ガスまたはオゾンガスを原料とするプラズマ雰囲気でのプラズマ酸化方法が知られている。

しかし、これらの方法には、以下のような問題がある。熱酸化方法を用いる場合、高温長時間の大きな熱バジェットが必要となる。例えば、ＬＰＣＶＤ法で形成したシリコン窒化膜の表面を厚さ５ｎｍのシリコン酸化膜に変換する場合、酸化速度の速い水蒸気酸化法を用いたとしても、９５０℃、１時間程度の大きな熱バジェットが必要となる。

熱バジェットが大きいと、シリコン基板中のドーパントが熱拡散を起こし、ドーパントの濃度プロファィルが著しく変化してしまう。そのため、熱酸化方法は、微細デバイスのプロセスへの適用が困難である。

一方、プラズマ酸化方法を用いる場合、被処理基体がプラズマに晒されるため、例えばゲート絶縁膜にプラズマダメージを与えてしまう。このようなプラズマダメージは、絶縁膜の信頼性の劣化や、デバイス特性の変動という問題を引き起こす。

以下、具体的に従来の技術とその問題点について述ベる。

図１２は、リソグラフィーの能力を超えた微細サイズのＭＯＳトランジスタの形成方法を示す工程断面図である。まず、図１２（ａ）に示すように、イオン注入法により表面にドーパントが導入されたシリコン基板１０１上にゲ一ト絶縁膜１０２、ゲート電極となるポリシリコン膜１０３、ポリシリコン膜１０３をエッチングする際に用いるマスク（ＳｉＮパターン）となるシリコン窒化膜１０４を順次形成する。

次に、図１２（ｂ）に示すように、レジストを全面に塗布し、リソグラフィー技術で達成し得る最小幅を有するゲートパターンを上記レジストに転写し、レジストパターン１０５（破線で示された方）を形成する。その後、図１２（ｂ）に示すように、ラジカル酸素を用いた減圧下の酸化処理により、レジストパターン１０５の幅を細らせる。図には、この幅の狭くなったレジストパターン１０５を実線で示している。

次に、図１２（ｃ）に示すように、レジストパターン１０５をマスクにしてシリコン窒化膜１０４をＲＩＥ（Reactive Ion Etching）法でエッチングして、ＳｉＮパターンを形成する。この後、レジストパターン１０５を除去する。

次に、図１２（ｄ）に示すように、残ったシリコン窒化膜（ＳｉＮパターン）１０４をマスクにしてポリシリコン膜１０３をＲＩＥ法でエッチングして、リソグラフィーの能力を超えた微細サイズのゲート電極を形成する。

最後に、図１２（ｄ）に示すように、ゲート電極（ポリシリコン膜）１０３をマスクにして基板表面にドーパントをイオン注人した後、ドーパントを活性化するためのアニールを行って、ソース／ドレイン領域１０６を形成し、ＭＯＳトランジスタが完成する。

この従来方法では、図１２（ｂ）の工程で塗布するレジストの膜厚は、通常、５００ｎｍ程度必要なため、例えば５０ｎｍ幅のゲート電極１０３を形成する場合、レジストパターン１０５のアスぺクト比は１０という高い値になる。

そのため、レジストパターン１０５の形状にばらつきが生じやすくなり、その結果としてゲート電極１０３の形状にばらつきが生じるという問題が起こる。さらにレジストパターン１０５が倒れてしまうという問題も起こる。

また、レジストパターン１０５の幅を細らせる代わりに、ＳｉＮパターン膜１０４の幅を細らせる技術もある。すなわち、リソグラフィー技術で達成し得る最小幅を有するＳｉＮパターン１０４を形成した後、酸化処理によりＳｉＮパターン１０４の幅を細らせる方法が知られている。

しかし、ＳｉＮパターン１０４の幅を必要な量だけ細らせることは困難である。例えば、酸化速度の速い水蒸気酸化法を用いても、ＳｉＮパターン１０４の幅１０ｎｍ細らせるのには、９５０℃、１時間以上の熱バジェットが必要となる。このような高温高時間の酸化処理を行うと、シリコン基板１０１中のド一パントの濃度プロファイルが著しく変化するという問題があった。

本発明は、上記事情を考慮してなされたもので、その目的とするところは、小さな熱バジェットで、かつプラズマダメージを招くことなく、リソグラフィの能力を超えたシリコン窒化膜からなるパターンを形成することができる半導体装置の製造方法を提供することである。

本発明に係る半導体装置の製造方法は、シリコン膜を含む被加工膜上にシリコン窒化膜を含む絶縁膜を形成する工程と、前記絶縁膜をリソグラフィおよびエッチングを用いて加工し、前記絶縁膜からなるパターンを形成する工程と、酸素ラジカルまたはオゾンを含む雰囲気中で前記パターンを酸化処理して、前記シリコン窒化膜の露出表面をシリコン酸化膜に変換する工程と、前記シリコン酸化膜を除去することで、前記パターンを微細化する工程と、前記微細化されたパターンを前記被加工膜に転写し、前記被加工膜を加工する工程とを含んでいる。

本発明に係る半導体装置の製造方法のより具体的な構成としては、以下の（１）〜（３）の例があげられる。

（１）前記パターンを形成する工程において、前記被加工膜の表面が露出しないように前記絶縁膜をエッチングし、前記シリコン窒化膜の露出表面をシリコン酸化膜に変換する工程の後に、前記シリコン酸化膜を除去し、さらに前記第１のパターンを構成する前記絶縁膜のうち膜厚の薄い部分を除去することで、前記微細化されたパターンを形成し、前記微細化されたパターンをマスクにして前記被加工膜をエッチングすることで、前記パターンを前記被加工膜に転写する。

（２）前記絶縁膜は、さらにシリコン酸化膜を含み、かつ前記シリコン酸化膜は前記シリコン窒化膜の下に形成されている。

（３）前記被加工膜は、ゲート電極となるものである。

本発明者らの研究によれば、酸素ラジカルまたはオゾンを含む雰囲気中で、シリコン窒化膜の酸化処理を行うと、容易に８５０℃以下の温度で、条件を調整することで８００℃以下の温度で、シリコン窒化膜の表面をシリコン酸化膜に変換できることが分かった。

図１７および図１８は、そのことを示す実験結果の一例である。図１７および図１８は、それぞれ、酸化種にドライ酸素（Ｏ₂）および酸化種にオゾン（Ｏ₃）を用いた酸化方法により酸化されたシリコン窒化膜を含む半導体構造の顕微鏡写真である。

上記半導体構造は以下のようにして作成した。すなわち、シリコン基板上にシリコン窒化膜、ＴＥＯＳ酸化膜を順次形成し、次にＴＥＯＳ酸化膜、シリコン窒化膜およびシリコン基板をエッチングして凸部を形成し、次に燐酸でＴＥＯＳ酸化膜およびシリコン窒化膜を細めることで作成した。図において、下から順にシリコン基板の凸部、シリコン窒化膜、ＴＥＯＳ酸化膜を示している。

酸化種にドライ酸素（１０％）を用いた酸化方法では、酸化温度を１０００℃、酸化時間を６９分とした。この場合、シリコン基板の表面に形成されたシリコン酸化膜の膜厚は１５ｎｍであった。一方、酸化種にオゾン（分圧１３３．３２２Ｐａ＝１Ｔｏｒｒ）を用いた酸化方法では、酸化温度を８５０℃、酸化時間を２４０分とした。この場合、シリコン基板の表面に形成されたシリコン酸化膜の膜厚は１１ｎｍであった。

図１７および図１８図から、ドライ酸素を用いた酸化方法では、シリコン窒化膜の表面層をシリコン酸化膜に変換することはできないが、オゾンを用いた酸化方法では、シリコン窒化膜の表面層をシリコン酸化膜に変換できることが分かる。ドライ酸素の代わりに、酸素ラジカルを用いても、同様な結果が得られた。

したがって、オゾンまたは酸素ラジカルを含む酸化性雰囲気を採用した本発明によれば、小さな熱バジェットで、かつプラズマダメージを招くことなく、シリコン窒化膜の表面をシリコン酸化膜に変換できる。そして、このシリコン酸化膜を除去することで、リソグラフィの能力を超えたシリコン窒化膜からなるパターン（ＳｉＮパターン）を形成することができるようになる。

ＳｉＮパターンをポリシリコン膜のエッチングマスクとして用いる場合、ＳｉＮパターンのエッチング速度をポリシリコン膜のそれよりも十分に遅くすることができるため、ＳｉＮパターンの厚さは薄くて済む。その結果、ＳｉＮパターンの形状のばらつきは十分に小さくなる。

本発明者らは、研究の結果、窒素およびシリコンを含む絶縁膜を、オゾンまたは酸素ラジカルを含む雰囲気で酸化すると、絶縁膜中の窒素が脱離しながら酸化が進行して膜厚が増加することを見出した。

図１３および図１４に実験結果の一例を示す。この実験で用いた試料は以下のようにして作成した。シリコンウェハの表面に厚さ７ｎｍの熱酸化膜（シリコン酸化膜）を形成した後、上記熱酸化膜を９５０℃のアンモニア雰囲気中で窒化し、上記熱酸化膜中に窒素を導入した絶縁膜（シリコン酸窒化膜）を形成した。

次に、上記試料を用いて２種類の酸化実験を行った。１つは、縦型バッチ式酸化炉内に上記試料を導入し、その後縦型バッチ式酸化炉内に酸素ガスを導入して、上記試料に対して酸化処理を施すというものである。この酸化処理は、９００℃、３０分、１３ｋＰａの条件で行った。他は、縦型バッチ式酸化炉内に上記試料を導入し、その後縦型バッチ式酸化炉内にオゾンと酸素の混合ガス（オゾン５％）を導入して、上記試料に対して酸化処理を施すというものである。この酸化処理は、９００℃、３０分、１３０Ｐａの条件で行った。

これらの酸化処理が施された試料のそれぞれについて、シリコン酸窒化膜中の窒素および酸素の濃度プロファイルを、ＳＩＭＳ分析で調べて比較した（ＳＩＭＳ分析は、上記酸化処理の後、厚さ１０ｎｍのポリシリコン膜をシリコン酸窒化膜上に形成してから行った。）
図１３は酸素ガスで酸化処理を行った場合のＳＩＭＳの分析結果、図１４はオゾンと酸素の混合ガスで酸化処理を行った場合のＳＩＭＳの分析結果を示している。

これらの図から、オゾンを用いた酸化処理は、オゾンを用いない酸化処理に比べて、シリコン酸窒化膜中の表面側の窒素が容易に脱離し、酸化の進行によるシリコン酸窒化膜の膜厚増加が顕著になることが分かる。

アンモニアの代わりに、亜酸化窒素（Ｎ₂Ｏ）または一酸化窒素（ＮＯ）を用いてシリコン酸化膜中に窒素を導入した場合、シリコン酸化膜中の窒素濃度はシリコン基板との界面部分で高くなる。この場合でも、オゾンを含む雰囲気で酸化することにより、シリコン酸窒化膜中の基板側の窒素濃度の低下が顕著になり、酸化の進行による膜厚増加が顕著になることが分かった。

また、シリコン酸窒化膜の代わりに、シリコン窒化膜をシリコンウェハの表面に形成した試料を用いた場合でも、オゾンを含む雰囲気で酸化することにより、シリコン窒化膜中の表面側窒素の脱離が顕著になる。その結果、シリコン窒化膜の表面での酸化反応が進行して、シリコン窒化膜の表面がシリコン酸化膜に変換される。

この実験結果から、本酸化法によるシリコン酸窒化膜中の窒素脱離現象は、膜中窒素の組成比［Ｎ］／（［Ｏ］＋［Ｎ］）が０％よりも高く１００％以下の範囲で起こることが明らかになった。

さらに、以上の現象は、オゾンの代わりに、酸素ラジカルを含む雰囲気で酸化した場合でも、同様に起こることが確かめられた。

ここで、酸素ラジカルは、プラズマ酸化法のように酸化炉内で発生させたものでも良いし、リモートプラズマ酸化法のように酸化炉の外部で発生させたものを酸化炉内に導入したものでも良いし、あるいは試料表面で発生させたものでも良い。試料表面で酸素を発生させる方法としては、例えば、酸素ガスと水素ガスを酸化炉内に導入し、試料表面を加熱することで、試料表面で酸素ガスを解離させて酸素ラジカルを発生させる方法がある。

オゾン酸化プロセスにおける主な酸化種は、オゾンが解離して生成する酸素ラジカルであるといわれている。このため、オゾン酸化と酸素ラジカル酸素で同様の現象が起きたと考えられる。

したがって、本発明のように、上述したような作用効果を奏するオゾンまたは酸素ラジカルを含む雰囲気中で酸化を行えば、シリコンおよび窒素を含む絶縁膜上にパターニングされたシリコンを含む導電膜が形成された構造における同導電膜の端部で酸化が十分に進み、電界緩和に有効な丸まり形状を形成できるようになるので、絶縁不良を効果的に防止できるようになる。

また、導電膜で覆われていない部分の絶縁膜下の基板表面（第２の領域）は、導電膜で覆われた部分の絶縁膜下の基板表面（第１の領域）よりも酸化が速く進む。そのため、第２の領域は第１の領域よりも低くなる。

本発明の実施形態を説明する前に、本発明の動機付けとなった、本発明者らが見出した問題点について説明する。この問題は、図１０において、シリコン酸化膜９２の代わりに、シリコン酸窒化膜またはシリコン窒化膜を用いた場合に起こる。

図１５に、窒素の濃度プロファイルの違いによる窒素を含むシリコン酸化膜（シリコン酸窒化膜）９５の後酸化後の形状の違いを示す。図中、斜線部は窒素の高濃度領域を示している。

ポリシリコン膜９３の下に存在するシリコン酸窒化膜９５は、ポリシリコン膜９３の下端部に酸化剤が供給されることを抑制する。そのため、後酸化によるポリシリコン膜９３の下端部の丸まりは不十分となる。

ここで、シリコン酸窒化膜９５中の窒素濃度が高い場合、特にポリシリコン膜９３側のシリコン酸窒化膜９５中の窒素濃度が高い場合には、ポリシリコン膜９３の下端部の酸化が進まなくなるため、ポリシリコン膜９３の下端部は後酸化前よりも尖った形状になってしまう（図１５（ｂ），図１５（ｃ））。

このような不具合は、シリコン窒化膜９５中の窒素濃度が、ポリシリコン膜９３との界面に５×１０¹³ｃ^-2ｍ以上、あるいはポリシリコン膜９３近傍のシリコン酸窒化膜９５中の窒素組成比［Ｎ］／（［Ｏ］＋［Ｎ］）が１％以上で顕著となる。

また、シリコン基板９１の上に存在するシリコン酸窒化膜９５は、シリコン基板９１の表面に酸化剤が供給されることを抑制する。そのため、後酸化によるバーズビーク酸化は不十分になる。

ここで、シリコン酸窒化膜９５中の窒素濃度が高い場合、特にシリコン基板９１側のシリコン酸窒化膜９５中の窒素濃度が高い場合には、バーズビーク酸化が進まなくなるため、ポリシリコン膜９３の下端部とシリコン基板９１との距離は広がらなくなる（図１５）。

このような不具合は、シリコン窒化膜９５中の窒素濃度が、シリコン基板９１との界面に５×１０¹³ｃ^-2ｍ以上、あるいはシリコン基板９１近傍のシリコン酸窒化膜９５中の窒素組成比［Ｎ］／（［Ｏ］＋［Ｎ］）が１％以上で顕著となる。

一方、ポリシリコン膜９３の加工後に、露出したシリコン酸窒化膜９５の表面側に窒素が含有されていると、シリコン酸窒化膜９５中への酸化剤供給が抑制されるため、プロセスダメージ回復による膜質改善が不十分になる（図１５（ｂ），図１５（ｃ））。

以上述べた問題は、図１０に示すようなオーバーエッチング構造に対しても、同様に起こる。

本発明によれば、小さな熱バジェットで、かつプラズマダメージを招くことなく、リソグラフィの能力を超えたシリコン窒化膜からなるパターンを形成することができる半導体装置の製造方法を実現できるようになる。

以下、図面を参照しながら本発明の実施形態を説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図である。

まず、図１（ａ）に示すように、シリコン基板１の平坦に仕上げられた表面に熱酸化法で厚さ３ｎｍのシリコン酸化膜（不図示）を形成し、続いて一酸化窒素（ＮＯ）雰囲気で熱処理を行い、上記シリコン酸化膜の基板界面側に５×１０¹⁴ｃｍ^-2の窒素を導入してゲート絶縁膜としてのシリコン酸窒化膜２を形成する。

次に、図１（ｂ）に示すように、原料としてモノシランを用いたＬＰＣＶＤ法により、シリコン酸窒化膜２上に厚さ１５０ｎｍのアンドープのポリシリコン膜を形成し、続いてこのアンドープのポリシリコン膜にドーパンドとしてボロン（Ｂ）をイオン注入することによって、ゲート電極となる低抵抗のポリシリコン膜３を形成する。

ここで、ドーパンドの導入は、熱拡散法を用いて行っても良い。また、ドーパンドとして隣（Ｐ）、砒素（Ａｓ）等のドナーを用いても良い。なお、図において２’は、第３の実施形態で図１を用いて説明するために付したものであり、本実施形態とは関係ない。上記ドーパンドの導入は成膜と同時に行っても良いし、あるいは後酸化の後（ポリシリコン膜３を加工した後）に行っても良い。

次に、図１（ｃ）に示すように、ポリシリコン膜３上にフォトレジストを塗布し、写真触刻法を用いてパターニングすることによって、ゲート電極形成用のレジストパターン４を形成する。

次に、図１（ｄ）に示すように、レジストパターン４をマスクとして用い、ポリシリコン膜３をドライエッチングによりパターニングして、ゲート電極３を形成した後、アッシング法によりレジストパターン４を除去する。この後、縦型バッチ式酸化炉内にシリコン基板１を搬入する。

次に、縦型バッチ式酸化炉内にオゾンと酸素の混合ガス（オゾン５％）を導入しながら、９００℃、１０分、１３０Ｐａの条件で熱処理を行い、図１（ｅ）に示すように、ゲート電極３の表面（側面、上面）およびシリコン酸窒化膜（ゲート絶縁膜）２の露出表面を酸化して、後酸化膜５を形成する。上記酸化は、オゾンと酸素の反応で生じる酸素ラジカルにより行われる。

ここで、後酸化膜５の膜厚は、ゲート電極３の側壁部で５ｎｍ程度となる。また、後酸化の酸化温度は、シリコン酸窒化膜２中の窒素の脱離効率を高め、ゲート電極３の下端部の曲率半径を大きくし、かつ短時間でのシリコン酸窒化膜２の欠陥回復を可能にするためには、９００℃以上の高温が望ましい。

また、酸化圧力は、雰囲気中のオゾンが失活しないように、１ｋＰａ以下の低圧が望ましい。なお、この後酸化は、続いて行うソース／ドレイン領域６の形成工程後に行っても良い。

最後に、図１（ｆ）に示すように、ゲート電極３をマスクに用いてドーパンドを基板表面にイオン注入により導入した後、ランプアニール法によりドーパントの活性化を行うことによって、ソース／ドレイン領域６を自己整合的に形成する。この後、周知の方法に従って図示しない層間絶縁膜、金属配線等を形成して、ＭＯＳトランジスタが完成する。

図２（ａ）に、本実施形態の方法により形成した、ゲート電極３の下端部近傍の拡大図を示す。図中、斜線部は窒素の高濃度領域を示している。シリコン酸窒化膜２中の窒素濃度が、シリコン基板１との界面近傍において５×１０¹³ｃｍ^-2以上ある場合、酸素ガス雰囲気で後酸化を行うと（従来技術）、図１５（ａ）に示した形状になってしまう。これに対して、本発明では、オゾンを含む雰囲気で後酸化を行っているので、ゲート電極３の下端部近傍およびゲート電極除去領域のゲート酸窒化膜２中の窒素が脱離し、シリコン基板１の酸化の進行によるバーズビークの形成が顕著になる。

その結果、ゲート電極３の下端部の形状が十分に丸まるとともに、ゲート電極３の下端部とソース／ドレイン領域６との間の距離が長くなって、ゲート電極３の下端部およびソース／ドレイン領域６の電界が緩和され、素子の絶縁耐性が向上する。

なお、図１（ｅ）の工程では、オゾン雰囲気の熱処理によって後酸化を行っているが、酸素ラジカル雰囲気の熱処理でも同様の効果が得られる。また、オゾンや酸素ラジカルを用いた後酸化で得られる後酸化膜の膜厚が不足した場合は、後酸化後に通常の酸化を追加すれば、図２（ｂ）に示すように、所望の厚さの後酸化膜５を形成できる。

さらにまた、オゾンや酸素ラジカルを用いた酸化でゲート電極３の下端部近傍のシリコン酸窒化膜（ゲート絶縁膜）２中の窒素が脱離することが望ましくない場合、例えば窒素の脱離によるキャリア耐性の低下、高電界ストレス耐性の低下あるいはボロン等のドーパントの拡散抑制能力の低下が懸念される場合には、後酸化の後に一酸化窒素等の窒化性ガス雰囲気の熱処理など、通常の窒素導入プロセスを追加すれば、図２（ｃ）に示すように、ゲート電極３の下端部近傍のシリコン酸窒化膜（ゲート絶縁膜）２中に窒素を導入することができる。

また、図１（ｄ）の工程で、ポリシリコン膜３をパターニングする際に、シリコン酸窒化膜２までエッチングされている場合の、ゲート電極３の下端部近傍の拡大図を図２（ｄ）に示す。図中、斜線部は窒素の高濃度領域を示している。酸素ガス雰囲気で後酸化を行った場合（従来技術）の図１６（ａ）と比較して、本発明では、オゾンを含む雰囲気で後酸化を行っているので、シリコン酸窒化膜２中のシリコン基板１の上端部近傍の窒素が脱離し、後酸化が十分に進行するため、シリコン基板１の上端部の丸まり形状が顕著になる。その結果、ゲート電極３の下端部およびソース／ドレイン領域６の電界が緩和され、素子の絶縁耐性が向上する。

図１（ａ）の工程では、熱酸化膜（不図示）を一酸化窒素雰囲気中で熱処理してシリコン酸窒化膜２を形成したが、亜酸化窒素（Ｎ₂Ｏ）雰囲気等の雰囲気中で熱処理する場合のように、シリコン酸窒化膜中の窒素が基板側の界面に高濃度層を形成するような場合にも、上記と同様の効果が得られる。

また、熱酸化膜をアンモニア（ＮＨ₃）雰囲気中で熱処理する場合のように、シリコン酸窒化膜中の窒素が基板側の界面とゲート電極側の界面に高濃度層を形成するような場合にも、上記と同様の効果が得られる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るフラッシュメモリセルの製造方法を示す工程断面図である。

まず、図３（ａ）に示すように、シリコン基板１１の平坦に仕上げられた表面に熱酸化法で厚さ８ｎｍのシリコン酸化膜（不図示）を形成し、続いてアンモニア雰囲気中で熱処理を行い、上記シリコン酸化膜の膜裏面側（基板界面側）と膜表面側に窒素組成比［Ｎ］／（［Ｏ］＋［Ｎ］）のピーク値が約１０％となるような窒素高濃度領域を形成して、トンネル絶縁膜としてのシリコン酸窒化膜１２を形成する。シリコン酸窒化膜１２の膜裏面側（基板界面側）と膜表面側に窒素組成比［Ｎ］／（［Ｏ］＋［Ｎ］）のピーク値も約１０％となることを確認した。

次に、図３（ｂ）に示すように、原料としてモノシランとホスフィンを用いたＬＰＣＶＤ法により、シリコン酸窒化膜１２上に、浮遊ゲート電極となる、リンがドープされた厚さ１５０ｎｍの低抵抗のポリシリコン膜１３を形成する。ここで、ドーパンドの導入は熱拡散法を用いて行って良い。また、リン以外のドーパンドを用いても良い。上記ドーパンドの導入は、成膜後に行っても良い。

この後、図３（ｂ）に示すように、ポリシリコン膜１３上に電極間絶縁膜１４、制御ゲート電極となる導電膜（例えばドーパンドを含むポリシリコン膜）１５を周知の方法に従って順次形成する。

次に、図示しないレジストパターンをマスクとして用い、図３（ｃ）に示すように、導電膜１５、電極間絶縁膜１４、ポリシリコン膜１３をドライエッチングによりパターニングした後、アッシング法により上記レジストパターンを除去する。

次に、リモートプラズマ酸化炉内にシリコン基板を搬入した後、同炉内に酸素ラジカルを導入しながら、９００℃、１０分、１３０Ｐａの条件で熱処理を行うことで、図３（ｄ）に示すように、ポリシリコン膜（浮遊ゲート電極）１３の側壁面およびシリコン酸窒化膜（トンネル絶縁膜）１２の露出表面を酸化して、後酸化膜１６を形成する。なお、この後酸化は、続いて行うソース／ドレイン領域１７の形成工程後に行っても良い。

ここで、後酸化膜１６の膜厚は、ポリシリコン膜（浮遊ゲート電極）１３の側壁部で１０ｎｍ程度となる。この後酸化の酸化温度は、シリコン酸窒化膜（トンネル絶縁膜）１２中の窒素の脱離効率を高め、浮遊ゲート電極１３の下端部の曲率半径を大きくし、かつ短時間でのトンネル絶縁膜１２の欠陥回復を可能にするためには、９００℃以上の高温が望ましい。

また、制御ゲート電極１５がドープトシリコン膜（低抵抗半導体膜）ではなく、金属膜や金属シリサイド膜等の導電膜である場合のように、制御ゲート電極１５を酸化したくないときは、その導電膜の露出表面をシリコン窒化膜等のように酸化剤に対してバリア性を有する膜で覆ってから、後酸化を行うと良い。

また、金属シリサイド膜等の異常酸化を抑制したいときは、厚いＣＶＤシリコン酸化膜等のように、金属シリサイド膜等を酸化レートを下げるような膜で覆ってから、後酸化を行うと良い。

次に、図３（ｅ）に示すように、制御ゲート電極１５をマスクに用いてドーパントを基板表面にイオン注入により導入した後、ランプアニール法によりドーパントの活性化を行うことによって、ソース／ドレイン領域１７を自己整合的に形成する。この後、周知の方法に従って図示しない層間絶縁膜、金属配線等を形成して、ＭＯＳトランジスタが完成する。

図４（ａ）に、本実施形態の方法により、浮遊ゲート電極１３の下端部近傍の拡大図を示す。図中、斜線部は窒素の高濃度領域を示している。

浮遊ゲート電極１３近傍およびシリコン基板１１近傍のシリコン酸窒化膜１２中の窒素組成比［Ｎ］／（［Ｏ］＋［Ｎ］）が１％以上ある場合、酸素ガス雰囲気で後酸化を行うと（従来の技術）、図１５（ｂ）に示したような形状になってしまう。これに対して、本発明では、酸素ラジカルを含む雰囲気で後酸化しているので、シリコン酸窒化膜１２中の浮遊ゲート電極１３の下端部近傍および浮遊ゲート電極除去領域の窒素が脱離し、浮遊ゲート電極１３の下端部およびシリコン基板１１の酸化の進行が顕著になる。

その結果、浮遊ゲート電極１３の下端部の曲率の増大およびシリコン基板１１のバーズビーク酸化の進行によって、浮遊ゲート電極１３の下端部およびソース／ドレイン領域１７の電界が緩和され、さらに浮遊ゲート電極１３の下端部近傍のシリコン酸窒化膜１２中のプロセスダメージが回復することによって、絶縁耐性が向上する。

なお、図３（ｄ）の工程では、酸素ラジカル雰囲気中での熱処理により後酸化を行っているが、オゾン雰囲気中での熱処理でも同様の効果が得られる。また、オゾンや酸素ラジカルを用いた後酸化で得られる後酸化膜の膜厚が不足の場合は、後酸化の後に通常の酸化を追加しても良い。

さらにまた、オゾンや酸素ラジカルを用いた後酸化で浮遊ゲート電極１３の下端部近傍のシリコン酸窒化膜（トンネル絶縁膜）１２中の窒素が脱離することが望ましくない場合には、後酸化の後に一酸化窒素等の窒化性ガス雰囲気中での熱処理など、通常の窒素導入プロセスを追加して、窒素を導入しても良い。

また、図３（ｃ）の工程で、ポリシリコン膜１３をパターニングする際に、シリコン基板１１までエッチングされている場合の、浮遊ゲート電極１３の下端部近傍の拡大図を図４（ｂ）に示す。図中、斜線部は窒素の高濃度領域を示している。

酸素ガス雰囲気で後酸化した場合（従来技術）の図１６（ｂ）と比較して、本発明では、酸素ラジカルを含む雰囲気中で酸化を行っているので、シリコン酸窒化膜（トンネル絶縁膜）１２中の基板界面側と膜表面側の窒素が脱離し、酸化が十分に進行するため、浮遊ゲート電極１３の下端部およびシリコン基板１１の上端部の丸まり形状が顕著になる。

その結果、浮遊ゲート電極１３の下端部およびソース／ドレイン領域１７の電界が緩和され、さらにシリコン酸窒化膜（トンネル絶縁膜）１２の裏面側（基板界面側）と表面側の近傍部分のプロセスダメージが回復するため、絶縁耐性が向上する。また、トンネル絶縁膜としてシリコン窒化膜を用いた場合も、同様の効果を得ることが可能である。

（第３の実施形態）
次に、本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法について説明する。本実施形態では、ゲート絶縁膜として、シリコン窒化膜を用いた例について説明する。なお、本実施形態の製造方法を示す工程断面図は、第１の実施形態のそれと同じなので、ここでは図１を用いて説明を行う。

まず、図１（ａ）に示すように、シリコン基板１の平坦に仕上げられた表面に、原料としてモノシランとアンモニアを用いたＬＰＣＶＤ法で、ゲート絶縁膜としての厚さ３ｎｍのシリコン窒化膜２’を形成する。

次に、原料としてモノシランを用いたＬＰＣＶＤ法により、シリコン窒化膜２’上に厚さ１５０ｎｍのアンドープのポリシリコン膜を形成し、続いてこのアンドープのポリシリコン膜にドーパンドとしてボロン（Ｂ）をイオン注入することによって、図１（ｂ）に示すように、ゲート電極となる低抵抗のポリシリコン膜３を形成する。

ここで、ドーパンドの導入は、熱拡散法を用いて行っても良い。また、ドーパンドとして隣（Ｐ）、砒素（Ａｓ）等のドナーを用いても良い。上記ドーパンドの導入は成膜と同時に行っても良いし、あるいは後酸化の後（ポリシリコン膜３を加工した後）に行っても良い。

次に、図１（ｄ）に示すように、レジストパターン４をマスクとして用い、ポリシリコン膜３をドライエッチングによりパターニングしてゲート電極を形成した後、アッシング法によりレジストパターン４を除去する。

次に、ランプ加熱方式の枚葉式酸化炉内にシリコン基板１を搬入した後、同炉内に酸素と水素の混合ガス（酸素５０％）を導入しながら、９００℃、１０秒、６５０Ｐａの条件で熱処理を行うことで、図１（ｅ）に示すように、ゲート電極３の表面（側面、上面）およびシリコン窒化膜（ゲート絶縁膜）２’の露出表面を酸化して、後酸化膜５を形成する。上記酸化は、酸素と水素との反応で生じる酸素ラジカルにより行われる。

後酸化膜５の膜厚は、シリコン基板１上で４ｎｍ、ゲート電極３の側壁部で５ｎｍ程度となる。この後酸化の酸化温度は、シリコン酸窒化膜２中の窒素の脱離効率を高め、ゲート電極３の下端部の曲率半径を大きくし、かつ短時間でのシリコン窒化膜２’の欠陥回復を可能にするためには、９００℃以上の高温が望ましい。

また、酸化圧力は、酸素と水素との反応で生じる雰囲気中の酸素ラジカルが失活しないように、１ｋＰａ以下の低圧が望ましい。なお、この後酸化は、続いて行うソース／ドレイン領域６の形成工程後に行っても良い。

最後に、図１（ｆ）に示すように、ゲート電極３をマスクに用いてドーパントを基板表面にイオン注入により導入した後、ランプアニール法によりドーパントの活性化を行うことによって、ソース／ドレイン領域６を自己整合的に形成する。この後、周知の方法に従って図示しない層間絶縁膜、金属配線等を形成して、ＭＯＳトランジスタが完成する。

図５（ａ）に、本実施形態の方法により形成した、ゲート電極３の下端部近傍の拡大図を示す。図中、斜線部は窒素の高濃度領域を示している。本発明では、酸素ラジカルを含む雰囲気中で後酸化を行っているので、ゲート絶縁膜（シリコン窒化膜）２’のうち、ゲート電極３の下端部近傍およびゲート電極除去領域の部分は、窒素が脱離し、酸化反応が進行して、シリコン酸化膜に変換される。

その後、さらにゲート絶縁膜（シリコン窒化膜）２’の酸化を続けることで、ゲート電極３の下部の仕上がり形状は、酸素ガス雰囲気で後酸化した場合（従来技術）の形状（図１５（ｃ）に示した形状）と比較して、バーズビークの形成が顕著になる。

なお、図１（ｅ）の工程では、後酸化に用いる酸素ラジカルを、酸素と水素の反応で発生させたが、他の方法で発生させたも良い。また、オゾン雰囲気中での熱処理でも同様の効果が得られる。また、オゾンや酸素ラジカルを用いた後酸化で得られた後酸化膜の膜厚が不足した場合は、後酸化後に通常の酸化を追加すれば、図５（ｂ）に示すように、所望の厚さの後酸化膜５を得ることができる。

さらにまた、後酸化でゲート電極３の下端部近傍のシリコン窒化膜（ゲート絶縁膜）２’中の窒素が脱離することが望ましくない場合には、後酸化の後に例えば一酸化窒素等の窒化性ガス雰囲気中での熱処理など、通常の窒素導入プロセスを追加すれば、図５（ｃ）に示すように、ゲート電極３の下端部近傍のシリコン窒化膜（ゲート絶縁膜）２’中に窒素を導入することができる。

また、図１（ｄ）の工程で、ポリシリコン膜３をパターニングする際に、シリコン窒化膜２’までエッチングされている場合の、ゲート電極３の下端部近傍の拡大図を図５（ｄ）に示す。図中、斜線部は窒素の高濃度領域を示している。

従来技術である酸素ガス雰囲気中での後酸化（図１６（ｃ））と比較して、本発明では酸素ラジカルを含む雰囲気中で後酸化を行っているので、シリコン窒化膜（ゲート絶縁膜）２’中の窒素が脱離し、酸化が十分に進行するため、シリコン基板１の上端部およびゲート電極３の下端部の丸まり形状が顕著になる。その結果、ゲート電極３の下端部およびソース／ドレイン領域６の電界が緩和され、素子の絶縁耐性が向上する。

また、本実施形態では、ドライエッチングで露出したシリコン窒化膜（ゲート絶縁膜）２’を完全に酸化した後、さらに酸化を続けたが、図５（ｅ）に示すようにシリコン窒化膜（ゲート絶縁膜）２’の露出部の表面側のみを酸化膜に変換しても同様の効果が得られる。

従来技術の酸素ガス雰囲気で後酸化した場合（図１５（ｃ））と比較して、本発明では、ゲート電極３の下端部形状が酸化の進行により丸まり、ゲート電極３の下端部およびソース／ドレイン領域６の電界が緩和され、素子の絶縁耐性が向上する。

本実施形態のシリコン窒化膜（ゲート絶縁膜）２’は、原料としてモノシランとアンモニアを用いたＬＰＣＶＤ法で形成したが、プラズマ窒化法、ＪＶＤ（Jet Vapor Deposition ）法等の他の方法で形成しても、同様の効果が得られる。また、シリコン窒化膜（ゲート絶縁膜）２’中にシリコンと窒素以外の元素が含まれていても良く、シリコンと窒素が主成分の膜であれば、同様な効果が得られる。

（第４の実施形態）
図６は、本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図である。ここでは、リソグラフィーの能力を超えた微細サイズのＭＯＳトランジスタの製造方法について説明する。

まず、図６（ａ）に示すように、ＭＯＳトランジスタのしきい値制御のためのチャネルドーピングを行ったシリコン基板２１の表面に、ゲート絶縁膜としての厚さ５ｎｍのシリコン酸窒化膜２２を公知の熱酸化／熱窒化法で形成する。チャネルドーピングは、５０ｋｅＶ、３×１０¹⁹ｃｍ^-2の条件でイオン注入法により基板表面にドーパントとしてホウ素イオンを導入した後、ドーパントを活性化するためのアニールを例えば１０５０℃、２０秒の条件で行う。

次に、図６（ａ）に示すように、シリコン酸窒化膜２２上にゲート電極となる厚さ１５０ｎｍのポリシリコン膜２３をＣＶＤ法で堆積した後、ポリシリコン膜２３をエッチングする際のマスクとしてのＳｉＮパターン２４となる厚さ１００ｎｍのシリコン窒化膜をポリシリコン膜２３上にＣＶＤ法で堆積する。

次に、図６（ａ）に示すように、リソグラフィー技術を用いて、幅が最小線幅（１００ｎｍ）のゲートレジストパターン（図示しない）を上記シリコン窒化膜上に形成し、これをマスクにして上記シリコン窒化膜をＲＩＥ法でエッチングして、ＳｉＮパターン２４を形成する。

次に、上記ゲートレジストパターンを除去し、シリコン基板２１を縦型バッチ式酸化炉内に搬入し、同炉内にオゾンと酸素との混合ガス（オゾン１０％）を導入しながら、８５０℃、２時間、１００Ｐａの条件で酸化処理を行い、図６（ｂ）に示すように、ＳｉＮパターン２４の露出表面に厚さ１０ｎｍのシリコン酸化膜２５を形成する。このとき、ポリシリコン膜２３の露出表面にもシリコン酸化膜２５は形成される。

シリコン窒化膜の酸化反応は膜中の窒素が脱離しながら進む。そのため、元のＳｉＮパターン２４の表面位置とシリコン酸化膜２５の表面位置は、ほぼ等しくなる。これにより、ＳｉＮパターン２４の幅は上部で８０ｎｍとなり、リソグラフィーの能力を超えた微細サイズのＳｉＮパターン２４が得られる。なお、ＳｉＮパターン２４の下部は、酸化剤の供給不足で酸化速度が遅くなる。そのため、ＳｉＮパターン２４の下部の幅は８５ｎｍとなる。

次に、図６（ｃ）に示すように、シリコン酸化膜２５を希フッ酸溶液で除去した後、ＳｉＮパターン２４をマスクにして、ポリシリコン膜２３をＲＩＥ法でエッチングし、幅８５ｎｍのゲート電極２３を形成する。この後、ＳｉＮパターン２４をリン酸溶液で除去する。このとき、シリコン酸窒化膜（ゲート絶縁膜）２２の露出部分も除去される。

次に、図６（ｄ）に示すように、８５０℃の温度で熱酸化を行い、厚さ５ｎｍの後酸化膜２６をシリコン基板２１、シリコン酸窒化膜２２およびゲート電極２３の露出表面に形成する。

次に、図６（ｄ）に示すように、ゲート電極２３をマスクにして、１０ｋｅＶ、５×１０¹⁴ｃｍ^-2の条件でイオン注入法により、ドーパントとして砒素イオンを後酸化膜２６を通して基板表面に導入した後、８００℃、１０秒の条件でドーパントを活性化するためのアニ一ルを行い、エクステンション領域（低不純物濃度で浅い拡散領域）２７を自己整合的に形成する。ここでは、ポリシリコン膜２３を加工した後にドーパントの導入を行ったが、成膜と同時、あるいは成膜後、ポリシリコン膜２３を加工する前に行っても良い。

次に、図６（ｅ）に示すように、サイドウォールスペーサ２８となる厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法で全面に堆積した後、このシリコン窒化膜を公知のエッチバックＲＩＥ法でエッチングし、ゲート部の側壁にサイドウォールスペーサ２８を形成する。サイドウォールスペーサ２８の仕上り厚さは、ほぼ５０ｎｍである。

次に、図６（ｅ）に示すように、６０ｋｅＶ、５×１０¹⁵ｃｍ^-2の条件でイオン注入法により基板表面およびゲート電極２３にドーパントとして砒素イオンを導入した後、ドーパントを活性化するためのアニールを例えば１０００℃、１０秒の条件で行うことで、ゲート電極２３の抵抗を下げるとともに、ソース／ドレイン領域（高不純物濃度で深い拡散領域）２９を形成する。

次に、図６（ｆ）に示すように、露出している後酸化膜２６を希フッ酸溶液で除去した後、全面に厚さ１０ｎｍのコバルト膜３０をスパッタ法で形成する。

次に、図６（ｇ）に示すように、５００℃、６０秒のアニール、７７０℃、３０秒のアニールを順次行い（２段階アニールを行い）、ゲート電極２３およびソース／ドレイン領域２９の上部表面にコバルトシリサイド膜３１を形成した後、未反応のコバルト膜３０を除去する。

その後、公知の技術で、層間絶縁膜や配線を形成し、ゲ一ト電極幅が８５ｎｍの微細サイズのＭＯＳトランジスタを完成させる。

本実施形態では、ポリシリコン膜２３をエッチングする際のマスクとして、ポリシリコン膜２３に対してエッチング選択比が取れるシリコン窒化膜からなるＳｉＮパターン２４を用いている。そのため、ＳｉＮパターン２４のアスペクト比は高くならない。そのため、ゲ一ト電極２３の仕上り加工形状のばらつきを大幅に低減できる。さらに、ＳｉＮパターン２４が倒れるという問題も起こらない。

また、ＳｉＮパターン２４の酸化をオゾン雰囲気中で行っているので、熱バジェットを大幅に低減でき、シリコン基板２１中のホウ素の濃度プロファイルの変化が問題となることはない。

さらに、オゾン雰囲気中での酸化は、プラズマ酸化の場合とは異なり、シリコン酸窒化膜（ゲート酸窒化膜）２２はプラズマダメージを受けないので、ゲート絶縁膜２２の信頼性の低下や、ＭＯＳトランジスタの特性変動という問題は起こらない。

これらの効果は、オゾン雰囲気の酸化に限らず、酸素ラジカル雰囲気の酸化でも同様に得られる。また、プラズマダメージによるＭＯＳトランジスタの特性変動を許容できる場合、酸素またはオゾン雰囲気のプラズマ酸化法を併用することが可能となる。

（第５の実施形態）
第４の実施形態で示された製造方法では、ゲート電極となる膜を酸化する工程が用いられている。そのため、上記製造方法は、ゲート電極の全てまたは一部として、タングステン膜等の異常酸化を引き起こす導電膜を使用する場合には、適用できない。本実施形態では、このような導電膜を用いた場合における、リソグラフィーの能力を超えた微細サイズのＭＯＳトランジスタの製造方法について説明する。

まず、図７（ａ）に示すように、ＭＯＳトランジスタのしきい値制御のためのチャネルドーピングを第４の実施形態と同様に行ったシリコン基板４１の表面に、ゲート絶縁膜としての厚さ５ｎｍのシリコン窒化膜４２を公知のＣＶＤ法で形成する。

次に、図７（ａ）に示すように、シリコン窒化膜４２上にゲート電極となる厚さ１００ｎｍのポリシリコン膜４３をＣＶＤ法で形成し、さらに厚さ１００ｎｍのタングステン膜４４をスパッタ法で形成した後、ポリシリコン膜４３、タングステン膜４４をシリコン窒化膜エッチングする際のＳｉＮパターンとなる厚さ１５０ｎｍのシリコン窒化膜４５をＣＶＤ法で形成する。ここで、ポリシリコン膜４３を低抵抗化するためのドーパントの導入は、ポリシリコン膜４３の成膜と同時、ポリシリコン膜４３を形成後で同膜４３の加工を行う前、あるいは後酸化の後（ポリシリコン膜４３を加工した後）に行っても良い。

次に、図７（ｂ）に示すように、リソグラフィー技術を用いて、幅が最小線幅（１００ｎｍ）のゲートレジストパターン（図示しない）を形成し、これをマスクにしてシリコン窒化膜４５の表面を１００ｎｍだけＲＩＥ法によりエッチングする。その結果、ゲートレジストパターンで覆われていない領域のシリコン窒化膜４５の膜厚は５０ｎｍとなる。この後、ゲートレジストパターンを除去し、シリコン基板４１をリモートプラズマ酸化炉内に搬入する。

次に、リモートプラズマ酸化炉内に酸素ラジカルを導入しながら、９００℃、１０分、１００Ｐａの条件で熱処理を行い、図７（ｃ）に示すように、シリコン窒化膜４５の露出表面に厚さ１０ｎｍのシリコン酸化膜４６を形成する。

シリコン窒化膜の酸化反応は膜中の窒素が脱離しながら進む。そのため、元のシリコン窒化膜４５の表面位置とシリコン酸化膜４６の表面位置は、ほぼ等しくなる。これにより、シリコン酸化膜４６を形成した後のシリコン窒化膜４５の幅は上部で８０ｎｍとなり、リソグラフィーの能力を超えた微細サイズのゲート電極パターンを得ることが可能となる。ゲート電極パターン以外の領域のシリコン窒化膜４５の膜厚は４０ｎｍとなる。

次に、図７（ｄ）に示すように、シリコン酸化膜４６を希フッ酸溶液で除去した後、シリコン窒化膜４５の全面をＲＩＥ法でエッチングし、ゲート電極パターン以外の領域のシリコン窒化膜４５を除去して、ＳｉＮパターンを形成する。このとき、残ったシリコン酸化膜４６の下部の幅は８５ｎｍとなる。

次に、図７（ｅ）に示すように、ＳｉＮパターン４５をマスクにしてタングステン膜４４、ポリシリコン膜４３をＲＩＥ法で順次エッチングし、ポリシリコン膜４３とタングステン膜４４の積層膜からなるポリサイド構造を有する幅８５ｎｍのゲート電極を形成する。

この後の工程は、第４の実施形態と同様の手法で、後酸化膜、サイドウォールスペーサ、エクステンション領域、ソース／ドレイン領域を形成して、金属膜としてタングステン膜を用いたポリサイド構造を有し、ゲート電極幅が８５ｎｍの微細サイズのＭＯＳトランジスタが完成する。

本実施形態によれば、微細なＳｉＮパターンを形成するためのシリコン窒化膜４５の酸化工程（図７（ｃ））において、タングステン膜４４はシリコン窒化膜４５で覆われているため、異常酸化が起こることはない。また、本実施形態のＭＯＳトランジスタは、第４の実施形態と同様の効果を有することが確認された。

（第６の実施形態）
第４の実施形態、第５の実施形態で示された製造方法では、ＳｉＮパターンの形状に起因して、ＳｉＮパターンの最小幅よりも太い幅のゲート電極が形成されることになる。本実施形態では、この問題を解決した、リソグラフィーの能力を超えた微細サイズのＭＯＳトランジスタの製造方法について説明する。

まず、図８（ａ）に示すように、ＭＯＳトランジスタのしきい値制御のためのチャネルドーピングを行ったシリコン基板５１の表面に、ゲート絶縁膜としての厚さ５ｎｍのシリコン酸窒化膜５２およびゲート電極となる厚さ１５０ｎｍのポリシリコン膜５３を公知のＣＶＤ法で形成する。

上記チャネルドーピングは、１５０ｋｅＶ、３×１０¹⁹ｃｍ^-2の条件でイオン注入法により基板表面にドーパントとしてホウ素イオンを導入した後、ドーパントを活性化するためのアニールを例えば１０５０℃、２０秒の条件で行う。また、ポリシリコン膜５３を低抵抗化するためのドーパントの導入は、ポリシリコン膜５３の成膜と同時、ポリシリコン膜５３を形成後で同膜５３の加工を行う前、あるいは後酸化の後（ポリシリコン膜５３を加工した後）に行っても良い。

次に、図８（ａ）に示すように、ポリシリコン膜５３の表面に厚さ５ｎｍのシリコン酸化膜５４を熱酸化法で形成した後、シリコン酸化膜５４上に厚さ１００ｎｍのシリコン窒化膜５５をＣＶＤ法で形成する。シリコン酸化膜５４およびシリコン窒化膜５５は、それぞれ、ポリシリコン膜５３をエッチングする際のマスクとしてのＳｉＯ₂パターンおよびＳｉＮパターンとなる。

次に、図８（ｂ）に示すように、リソグラフィー技術を用いて、幅が最小線幅（１００ｎｍ）のゲートレジストパターン（図示しない）を形成し、これをマスクにしてシリコン窒化膜５５、シリコン酸化膜５４をＲＩＥ法で順次エッチングして、ＳｉＯ₂パターンおよびＳｉＮパターンを形成する。この後、上記ゲートレジストパターンを除去し、シリコン基板５１を縦型バッチ式酸化炉内に搬入する。

次に、縦型バッチ式酸化炉内にオゾンと酸素の混合ガス（オゾン１０％）を導入しながら、８５０℃、２時間、１００Ｐａの条件で熱処理を行い、図８（ｃ）に示すように、ＳｉＯ₂パターン５４およびＳｉＮパターンマスク５５の露出表面に厚さ１０ｎｍのシリコン酸化膜５６を形成する。このとき、ポリシリコン膜５３の露出表面にもシリコン酸化膜５６は形成される。

シリコン窒化膜の酸化反応は膜中の窒素が脱離しながら進む。そのため、元のＳｉＮパターン５５の表面位置とシリコン酸化膜５６の表面位置は、ほぼ等しくなる。これにより、ＳｉＮパターン５５の幅は８０ｎｍとなり、リソグラフィーの能力を超えた微細サイズのＳｉＮパターン５５が得られる。さらに、ＳｉＮパターン５５の下部は、酸化剤の拡散の速いシリコン酸化膜からなるＳｉＯ₂パターン５５で形成されているため、上記下部はエッジが丸まった形状になる。

次に、図８（ｄ）に示すように、シリコン酸化膜５６を希フッ酸溶液で除去する。このとき、ＳｉＯ₂パターン５４もわずかに除去されるため、ポリシリコン膜５３には、肩部５７が形成される。

次に、図８（ｅ）に示すように、パターン５４，５５をマスクにして、ポリシリコン膜５３をＲＩＥ法でエッチングし、幅８０ｎｍのゲート電極５３を形成する。このとき、ポリシリコン膜５３に形成された肩部５７の影響で、ゲート電極５３の上部エッジ５８は丸まる。

次に、図８（ｆ）に示すように、ＳｉＮパターン膜５５およびゲート酸窒化膜５２の露出部分と、シリコン酸化膜５４の全体とをリン酸溶液で除去した後、８５０℃の熱酸化を行い、厚さ５ｎｍの後酸化膜５９をシリコン基板５１およびゲート電極５３の露出表面に形成する。

次に、図８（ｆ）に示すように、５ｋｅＶ、５×１０¹⁴ｃｍ^-2の条件でイオン注入法によりドーパントとしてフッ化ホウ素イオンを後酸化膜５９を通して基板表面に導入した後、ドーパントを活性化するためのアニールを例えば８００℃、１０秒の条件で行うことで、エクステンション領域６０を形成する。

次に、図８（ｆ）に示すように、サイドウォールスペーサ６１となる厚さ５０ｎｍのシリコン窒化膜をＣＶＤ法で全面に堆積した後、このシリコン窒化膜を公知のエッチバックＲＩＥ法でエッチングし、サイドウォールスペーサ６１を形成する。サイドウォールスペーサ６１の仕上り厚さは、ほぼ５０ｎｍである。

次に、図８（ｆ）に示すように、６０ｋｅＶ、５×１０¹⁵ｃｍ^-2の条件でイオン注入法によりドーパントとして砒素イオンを基板表面およびゲート電極３３内に導入した後、ドーパントを活性化するためのアニールを例えば１０００℃、１０秒の条件で行うことで、ゲート電極５３の抵抗を下げるとともに、ソース／ドレイン領域６２を形成する。

次に、図８（ｇ）に示すように、露出している後酸化膜５９を希フッ酸溶液で除去し、全面に厚さ１０ｎｍのコバルト膜（不図示）をスパッタ法で形成し、５００℃、６０秒のアニール、７７０℃、３０秒のアニールを順次行って（２段階アニールを行って）、ゲート電極５３およびソース／ドレイン領域６２の上部にコバルトシリサイド膜６３を形成する。その後、未反応のコバルト膜を除去する。ここで、ゲート電極５３の上部に形成されたコバルトシリサイド膜６３は、ゲート電極５３の上部エッジの丸み形状を反映して、その表面積は大きくなる。

その後、公知の技術で、層間絶縁膜や配線を形成し、ゲ一ト電極幅が８５ｎｍのＭＯＳトランジスタが完成する。

本実施形態では、ゲート電極加工用マスクとしてシリコン酸化膜５４（下部）／シリコン窒化膜５５（上部）の積層膜を用いている。シリコン酸化膜５４はシリコン窒化膜５５よりも酸化剤の拡散が速い。そのため、微細なゲート電極加工用マスクを形成するための酸化工程（図８（ｃ））において、ゲート電極加工用マスクの下部が太ることない。その結果、マスク最小寸法と同等の微細ゲート電極を有するＭＯＳトランジスタを形成できる。

また、ゲート電極５３の上部に形成されたコバルトシリサイド膜６３の表面積が大きいため、ゲート電極５３の抵抗を効果的に下げることができ、ＭＯＳトランジスタの高速動作を実現できる。さらに、本実施形態のＭＯＳトランジスタは、第４の実施形態と同様の効果を有することが確認された。

（第７の実施形態）
図９は、本発明の第７の実施形態に係る不揮発性メモリセルの製造方法を示す工程断面図である。これはチャネル方向と直交する方向における断面を示している。

まず、図９（ａ）に示すように、トランジスタのしきい値制御のためにホウ素イオンをドーピングしたシリコン基板７１の表面に、トンネル絶縁膜としての厚さ１０ｎｍのシリコン酸窒化膜７２を公知の熱酸化／熱窒化法で形成し、さらに浮遊ゲート電極の下層となる厚さ５０ｎｍのポリシリコン膜７３をシリコン酸窒化膜７２上にＣＶＤ法で形成する。

次に、図９（ｂ）に示すように、リソグラフィー技術を用いて、幅および間隔が最小線幅（１００ｎｍ）のトレンチレジストパターン（図示しない）をポリシリコン膜７３上に形成し、これをマスクにしてポリシリコン膜７３、シリコン酸窒化膜７２、シリコン基板７１をＲＩＥ法によりエッチングして、素子分離用の深さ２００ｎｍのトレンチを形成し、次に上記トレンチレジストパターンを除去してから、上記トレンチを素子分離絶縁膜としてのシリコン酸化膜７４で埋め込む。

上記トレンチの埋め込みは、シリコン酸化膜７４をＣＶＤ法で全面に堆積し、トレンチ外部の不要なシリコン酸化膜７４をＣＭＰ（Chemical Mechanical Polishing）法で除去することで行う。不要なシリコン酸化膜７４の除去をＣＭＰ法で行うことで同時に表面の平坦化も容易に行える。

次に、図９（ｃ）に示すように、浮遊ゲート電極の上層となる厚さ８０ｎｍのリンドープトポリシリコン膜７５をＣＶＤ法で全面に堆積した後、リンドープトポリシリコン膜７５上に厚さ８０ｎｍのシリコン窒化膜からなる、ゲート電極パターンを反転したパターン（以下、ＳｉＮパターンという）７６を形成する。この後、シリコン基板７１を縦型バッチ式酸化炉内に導入する。

ＳｉＮパターン７６は、シリコン窒化膜上に幅および間隔が最小線幅（１００ｎｍ）のゲートレジストパターン（不図示）を形成し、これをマスクにしてシリコン窒化膜をＲＩＥ法によりエッチングすることで形成する。シリコン窒化膜ははＣＶＤ法で形成する。

次に、縦型バッチ式酸化炉内にオゾンと酸素の混合ガス（オゾン１０％）を導入しながら、８５０℃、２時間、１００Ｐａの条件で熱処埋を行うことで、図９（ｄ）に示すように、ＳｉＮパターン７６およびリンドープトポリシリコン膜７５の露出表面に厚さ１０ｎｍのシリコン酸化膜７７を熱酸化法で形成する。シリコン酸化膜７７はリンドープトポリシリコン膜７５をエッチングする際のマスクとなる。

次に、図９（ｄ）に示すように、厚さ１５０ｎｍのシリコン酸化膜７８をＣＶＤ法で全面に堆積し、ＳｉＮパターン７６の隙間を埋める。シリコン酸化膜７８もリンドープトポリシリコン膜７５をエッチングする際のマスクとなる。

次に、図９（ｅ）に示すように、ＳｉＮパターン７６をＣＭＰストッパに用いて、ＳｉＮパターン７６の表面が露出するまで、シリコン酸化膜７７，７８をＣＭＰ法で削って表面を平坦化した後、リン酸溶液でＳｉＮパターン７６を除去することで、シリコン酸化膜７７，７８とからなる幅１２０ｎｍのＳｉＯ₂パターン（ゲート電極加工用マスク）を形成する。

次に、図９（ｆ）に示すように、ＳｉＯ₂パターン７７，７８をマスクにしてリンドープトポリシリコン膜７５をＲＩＥ法でエッチングし、幅１２０ｎｍの浮遊ゲート電極の上層を形成する。このとき、隣合う浮遊ゲート電極の間隔は、リソグラフィーの限界幅１００ｎｍよりも狭い８０ｎｍに形成される。その後、ＳｉＯ₂パターン７７，７８を希フッ酸溶液で除去する。

次に、図９（ｇ）に示すように、浮遊ゲート電極の上層７５の露出表面を覆うように、厚さ１５ｎｍの電極間絶縁膜７９を公知のＣＶＤ法で全面に堆積した後、制御ゲート電極となる厚さ１００ｎｍのリンドープトポリシリコン膜８０を公知のＣＶＤ法で電極間絶縁膜７９上に堆積する。その後、公知の技術に従って不揮発性メモリセルを完成させる。

本実施形態では、ポリシリコン膜７５をエッチングする際のマスクとして、ポリシリコン膜７５に対してエッチング選択比が取れるＳｉＯ₂パターン７７，７８を用いているので、ＳｉＯ₂パターン７７，７８のアスペクト比を高くする必要ない。そのため、浮遊ゲート電極の仕上り加工形状のばらつきを大幅に低減できる。さらに、ＳｉＯ₂パターン７７，７８が倒れるという問題も起こらない。

また、本実施形態では、ＳｉＯ₂パターン７７，７８の間隔は、ＳｉＮパターン７６の幅よりも狭くなる。したがって、ＳｉＯ₂パターン７７，７８の間隔をリソグラフィの能力を超えた狭い間隔にすることができる。

さらに、ＳｉＮパターン７６の酸化をオゾン雰囲気で行っているので、熱バジェットが大幅に低減でき、シリコン基板７１に導入したドーパントの濃度プロファイルの変化や、トンネル酸窒化膜７２の信頼性劣化が問題となることはない。

さらにまた、プラズマ酸化を用いていないので、トンネル酸窒化膜７２はプラズマダメージを受けず、メモリセル特性の変動は起こらない。

これらの効果は、オゾン雰囲気の酸化に限らず、酸素ラジカル雰囲気の酸化でも同様に得られる。また、プラズマダメージによるメモリセル特性変動を許容できる場合、酸素またはオゾン雰囲気のプラズマ酸化法を用いることもできる。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではないく、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。

本発明の第１の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図同ＭＯＳトランジスタのゲート電極の下端部近傍の拡大図本発明の第２の実施形態に係るフラッシュメモリセルの製造方法を示す工程断面図同フラッシュメモリセルの浮遊ゲート電極の下端部近傍の拡大図本発明の第３の本実施形態およびその変形例に係るＭＯＳトランジスタの製造方法により形成した、ゲート電極の下端部近傍の拡大図本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図本発明の第５の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図本発明の第６の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図本発明の第７の実施形態に係る不揮発性メモリセルの製造方法を示す工程断面図従来の後酸化プロセスを示す工程断面図従来の他の後酸化プロセスを示す工程断面図従来のリソグラフィーの能力を超えた微細サイズのＭＯＳトランジスタの形成方法を示す工程断面図酸素雰囲気中で酸化を行ったシリコン酸窒化膜のシリコン、酸素および窒素の濃度プロファイルを示す図オゾン／酸素混合ガス雰囲気中で酸化を行ったシリコン酸窒化膜のシリコン、酸素および窒素の濃度プロファイルを示す図従来の酸素ガス雰囲気中での後酸化により得られた素子構造（基板のオーバーエッチングなし）の拡大図従来の酸素ガス雰囲気中での後酸化により得られた素子構造（基板のオーバーエッチングあり）の拡大図従来の酸化方法で酸化したシリコン窒化膜を含む半導体構造の顕微鏡写真本発明の酸化方法で酸化したシリコン窒化膜を含む半導体構造の顕微鏡写真

符号の説明

１…シリコン基板、２…シリコン酸窒化膜（ゲート絶縁膜）、２’…シリコン窒化膜（ゲート絶縁膜）、３…ポリシリコン膜（ゲート電極）、４…レジストパターン、５…後酸化膜
６…ソース・ドレイン拡散層、１１…シリコン基板、１２…シリコン酸窒化膜（トンネル絶縁膜）、１３…ポリシリコン膜（浮遊ゲート電極）、１４…電極間絶縁膜、１５…導電膜（制御ゲート電極）、１６…後酸化膜、１７…ソース・ドレイン拡散層、２１…シリコン基板、２２…シリコン酸窒化膜（ゲート絶縁膜）、２３…ポリシリコン膜（ゲート電極）、２４…シリコン窒化膜（ＳｉＮパターン）、２５…シリコン酸化膜、２６…後酸化膜、２７…エクステンション領域、２８…サイドウォールスペーサ、２９…ソース／ドレイン領域、３０…コバルト膜、３１…コバルトシリサイド膜、４１…シリコン基板、４２…シリコン窒化膜（ゲート絶縁膜）、４３…ポリシリコン膜（ゲート電極）、４４…タングステン膜（ゲート電極）、４５…シリコン窒化膜（ＳｉＮパターン）、４６…シリコン酸化膜、５１…シリコン基板、５２…シリコン酸窒化膜（ゲート絶縁膜）、５３…ポリシリコン膜（ゲート電極）、５４…シリコン酸化膜（ＳｉＯ₂パターン）、５５…シリコン窒化膜（ＳｉＮパターン）、５６…シリコン酸化膜、５７…肩部、５８…上部エッジ、５９…後酸化膜、６０…エクステンション領域、６１…サイドウォールスペーサ、６２…ソース／ドレイン領域、６３…コバルトシリサイド膜、７１…シリコン基板、７２…シリコン酸窒化膜（トンネル絶縁膜）、７３…ポリシリコン膜（浮遊ゲート電極下層）、７４…シリコン酸化膜（素子分離絶縁膜）、７５…リンドープトポリシリコン膜（浮遊ゲート電極上層）、７６…ＳｉＮパターン、７７，７８…シリコン酸化膜、７９…電極間絶縁膜、８０…リンドープトポリシリコン膜（制御ゲート電極）。

Claims

シリコン膜を含む被加工膜上にシリコン窒化膜を含む絶縁膜を形成する工程と、
前記絶縁膜をリソグラフィおよびエッチングを用いて加工し、前記絶縁膜からなるパターンを形成する工程と、
酸素ラジカルまたはオゾンを含む雰囲気中で前記パターンを酸化処理して、前記シリコン窒化膜の露出表面をシリコン酸化膜に変換する工程と、
前記シリコン酸化膜を除去することで、前記パターンを微細化する工程と、
前記微細化されたパターンを前記被加工膜に転写し、前記被加工膜を加工する工程とを含んでいることを特徴とする半導体装置の製造方法。
前記被加工膜を形成すると同時、または前記被加工膜を形成した後、前記被加工膜を加工する前、または被加工膜を加工した後に、前記被加工膜の全体に導電性を持たせることを特徴とする請求項１に記載の半導体装置の製造方法。