TW457709B - Method for providing a dopant level for polysilicon for flash memory devices - Google Patents

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457709 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（1 ) [發明領域] 本發明係有關於快閃式記憶體裝置，更詳而言之，係 有關於NAND型態之快閃式記憶體裝置。 [發明背景] 半導想快閃式記憶體裝置包含NAND型態之快閃式記 憶艘裝置。此些記憶體裝置基本上包含在單一基座上的一 高密度核心地區（core region)、以及一低密度邊緣地區。如 圖1A以及圈1B所示，位於核心地區之記憶胞，以一種 NAND型態電路型式輕合在一起。圖ία所示為核心地區 11的電路示意圖；而囷1B所示，則為核心地區π的平面 圊。核心地區Π含有一個記憶胞區域22,此記憶胞區域 22之一邊由汲極選擇電晶體部份24、以及另一邊由源極選 擇電晶體部份26所界定。於每一個選擇電晶體部份24以 及26中’均分別含有選擇閘電晶體（select gate transistor) 24a-24c以及26a-26c，以用來選擇性地啟動所需的位元 線。 如第1C圖所示，用以說明，位於核心地區11中之一 記憶胞150與一選擇電晶體100的傳統式堆疊結構之橫切 剖面圖。此記憶胞150堆疊結構含有位於基座102上的穿 隧氧化層104，以及，位於此穿隧氧化層104上，由多晶 矽所組成之浮置閘106。此控制閘含有多晶矽層110、以及 位於此多晶矽層110上之一矽化鎢層112。一介電層108 用以隔離絕緣浮置閘106與控制閘U0、112。此控制閘110 以及112耦合到一字元線。由氧氮化矽（silicon oxynitride) 本紙張尺度適用中g®家標準（CNS)A4規格（210x297公爱） 1 91626 ------------'，裝--------訂 --------产* <锖先Μ讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合-.社^& 9162(> A7 _______B7_____ 五、發明說明（2 ) 所組成之一帽狀層Π 4位於控制閘〖1 0以及1丨2之上，於 進行光罩過程時，能當成一個防止反射的覆蓋物。 選擇電晶體之堆疊結構100含有位於基座102上之一 選擇閘氧化層1 1 6 = —選擇閘11 8位於此選擇閘1 1 6上。 如同記憶胞堆疊結構1 50 ’此選擇電晶體之控制閘含有一 多晶矽層122、以及一矽化鎢層124。一介電層120用以將 選擇閘11 8與控制閘i 2 2、1 2 4做一隔離絕緣。此堆疊結構 100之最上層為氣氮化矽層126。 一般說來’記憶胞堆疊結構1 50之浮置閘1 06、以及 選擇電晶體堆疊結構100之選擇閘118，均自單一含摻質 之多晶矽層所形成。在後續的光罩以及蝕刻過程，形成浮 置閘1 06以及選擇閘11 8。為了要能適當地，可程式 (programming)以及可抹除（erasure)記憶胞，此單一多晶矽 層必須是可導電的。此單一多晶矽層可為具導電性之摻入 摻質之非晶矽。此單一多晶矽層之摻質濃度對於記憶胞之 工作表現具有決定性之影響，因此，對於整體之半導體裝 置而言，亦具有影響。 然而，在決定此單一多晶矽層的摻質濃度時，有二個 破此衝突的因素.；由於選擇閘1. 18經由内連線（interc〇nriect) (未圖示出）與控制閘122、124做連接，假如此摻質濃度過 低則將導致選擇電晶體之控制閘接觸電阻過高‘而此、 亦將導致選擇電晶體字元線電阻過高、而使電硌工作效能 :香低 假知此摻質濃度過高 則部汾的摻質將會摻記憶 炮之穿嗵氧彳L層！ 04而：亏染穿隧氧化層丨04 ..將導致淳置. ^ ^ ^.¾ s cn>；a." u" 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457709 A7 _____B7___ 五、發明說明（3 ) 問100表面與穿隧氧化層1〇4之間的接觸面粗糙^此粗糙 的接觸面將導致一高區域電場、以及一較低之氧化層介電 強度。而此’將導致可靠性的問題，以及’在可程式以及 可抹除記憶胞時’將產生電荷得到/失去的問題。 因此，如何以一種方法以及NAND型態快閃式記憶體 裝置’來提供一多晶矽摻質濃度，而此摻質濃度可同時避 免選擇電晶體字元線高電阻問題、以及避免電荷得到/消失 問題’乃是待解決的。而本發明將提供此一解答β [發明概要] 本發明提供一種方法、以及一種NAND型態快閃式記 憶體裝置。此種方法包含，於基座之選擇電晶體區域，形 成一選擇閘氧化層，以及，於基座之記憶胞區域形成穿隧 氧化層；於此選擇閘氧化層以及此穿隧氧化層上，形成一 摻有摻質之非晶矽層，此具摻質之非晶矽層的摻質濃度將 可同時避免選擇電晶逋字元線之高電阻問題，亦可避免電 荷得到/電荷失去之問題；於此掺有摻質之非晶矽層上，形 成一絕緣層；於此絕緣層上，形成一控制閘層；以及，將 至少蝕刻具摻質之非晶矽層、絕緣層、以及控制閘層，以 形成至少一個的記憶胞堆疊結構、以及至少一個的選擇電 晶體堆疊結構。於所選之一實施例中，多晶矽層將成為快 閃式記憶胞之浮置閘、以及將成為裝置之選擇電晶體的選 擇閘，此多晶矽層之摻質磷的摻質濃度介於5x1 018與 8χ1019離子/(公分）3(i〇ns/cm3)之間。以此種摻質濃度，選 擇電晶體之控制閘的接觸電阻低，因此，將使得此裝置字 本紙張尺度適用中S國家標準（CNS)A4規格（210 X 297公釐) 3 91626 I ---I J r f — — I f 訂 — — — — — -^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局負工消費合作，社，;^契 A7 B7 五、發明說明（4 ) 元線之電阻率低。同時’由於摻質進入快閃式記憶皰之穿 隧氡化層，所造成的穿隧氣化層污染將受到限制，使位於 浮置閘與穿隧氡化層之間的接觸面平滑’而能防止電荷得 到/失去問題°因而’此裝置的可靠性將提升。 [圖示簡述]

第IA圖至第1B圖為示意圖，用以說明於一nAND 型態電路之核心地區的傳統記憶胞的形態； 第1 C圖為一橫切剖面圖’用以說明於核心地區之傳 統的一選擇電晶體與一記憶胞的堆疊結構之橫切剖面； 第2圖為一流程圖，用以說明根據本發明之形成 NAND型態快閃式記憶體裝置方法的流程程序；以及 第3A圖至第31圖為橫切剖面圖，用以說明，根據本 發明之形成NAND型態快問式記憶體裝置方法之一實施 例，沿一位元線之記憶體裝置的部份核心地區之橫切剖 面。 [實施例詳細說明] 本發月提供—種方；去 '以及一種Nand型態快閃式記 憶體裝置’能提供一炙 ' 3日夕之摻質濃度，以此多晶矽之摻 質濃度'能避免選擇電s_ € aB體子疋線高電阻問題、以及電荷 得到/失去問題.，以下所祕槐 所之僅為本發明之較佳實施例而已， 並非用以限定本發明.之益明 範圍’熟知此項技藝者可作許多修 正改變.而不背離衣發 e 之精珅與範疇；凡其它未脫離本 發明所揭示之精珅以及铲 ” T .拖例丨、叫完成之等效改變或修 飾 '均應包含在不诚^ \實施例内因而—α下印述僅為本 ^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) 两π國阈家礎準，

4 91626 457709 A7 _________B7___ 五、發明說明（5 ) 發明之較佳實施例而已，並非用以限定本發明之範圍。 根據本發明之方法將可避免選擇電晶體字元線高電阻 問題、以及電荷得到/失去問題，介由提供多晶矽層之摻質 濃度’為碟摻質而捧質浪度大約介於5xl〇18與8xl019離子 /(公分）3(ions/cm3)之間。此選擇電晶體字元線電阻將不大 於大約1500ohm/sq。為了能更詳細地來描述本發明之特 徵’請參照第2圖至第31圊並配合以下說明。 第2圖為一流程圖，用以說明根據本發明之形成 NAND型態快閃式記憶體裝置方法的流程程序。首先，在 步驟202’於一基座的一選擇電晶體區域，形成一選擇閘 氧化層’以及，於此一基座的一記憶胞區域，形成一穿隧 氧化層，並進到步驟204 » 接著’於步驟204，於此選擇閘氧化層以及此穿隧氧 化層上’形成一摻有摻質之非晶矽層。此具摻質之非晶矽 層的摻質濃度將可同時避免選擇電晶體字元線之高電阻問 題’亦可避免電荷得到/電荷失去之問題。於所選之實施例 中，此多晶矽層之摻質磷的摻質濃度介於5x10m與8x1〇m 離子/(公分）3(ions/cm3)之間。 進而，在步驟206，於此摻有摻質之非晶矽層上，形 成一絕緣層。 而在步驟208 ’於此絕緣層上形成一控制閘層。 於步騍210’為形成記憶胞與選擇電晶體之堆疊結 構’至少將蝕刻具摻質之非晶矽層、絕緣層、以及控制閘 層，以形成記憶胞與選擇電晶體之堆疊結構。 <請先W讀背面之沒*事項再填冩本頁) 裝 --— —訂--------^ 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 5 91626 經濟部智慧財產局I、Η消費今作社印％ r*4 A7 B7 五、發明說明（6 根據本發明之方法以提供—NAND型態快閃式記憶體 裝置，具摻質之#晶矽層可成為快閃式記憶胞之浮置閘、 以及成為選擇電晶體之選擇閘。以摻質磷之摻質濃度介於 5 X 1 〇1 s與8 X1 〇19離子/ ( A )(丨0 n s / c m3)之間，則選擇電晶 體之控制閘的接觸電阻低’因而使得裝置之選擇字元線之 電阻率低。同時，由於摻質進入快閃式記憶胞之穿隧氣化 層，所造成的穿隧氧化層污染將受到限制，使位於浮置閘 與穿隧氡化層之間的接觸面平滑’而能防止電荷得到/失去 問題。 雖然本發明之實施例，是以磷離子來當成摻質，但熟 悉此項技藝者能瞭解，其他離子’例如砷離子（aTsenic ions)，亦可當成摻質來使用’而不會背離本發明之精神與 範蜂。 第3A圖至第31圖為橫切剖面圖，用以說明，根據本 發明之形成NAND型態快閃式記憶體裝置方法之一實施 例’沿一位元線之記憶體裝置的部份核心地區之橫切剖 面°雖然為部份核心地區之橫切剖面圖，但熟悉此項技藝 者能瞭解’並能以類似的方式來製做一些選擇電晶體以及 記憶胞。 第3A圖至第3D圖用以說明，於步驟202，選擇閘層 與穿隧氱化層的形成、首先·如第3A圖所示‘第一氡化 層304將形成於基座302的部份區域上此基座3〇2具有 選擇電晶體區域> α及..記憶胞區域於選擇電晶體區 |咸上形成之氧化層最後將成為選擇電晶體之選擇閘氧化 91626 (請先閱讀背面之注意事項再填寫本頁)

45770 9 A7 ------- B7___ 五、發明說明（7 ) 化層，而於記憶胞區域上所形成之氧化層，最後將成為記 憶胞之穿隧氧化層。在所選之實施例中，於基座302上所 形成之第一氧化層，其厚度約為148人，利用乾式氧化（dry oxidation)於 900°C 以具氧為 公升（nters)、70cc 氣化 氩（HC1)、以及12.6公升氬氣（Ar)的空氣來進行。 接著’如第3B圊所示，一光罩306將覆佈於此第一 氧化層304之部份區域上。在所選之實施例令，此光罩3 〇6 將覆佈於選擇電晶體區域之第一氧化層上，但並未覆佈於 記憶胞之第一氧化層上’而使記憶胞之第一氡化層曝露 出β接著將進行一蝕刻’以將未被光罩所覆佈之第一氧化 層3 04的部份除去。當此完成後，再將光罩306除去》如 第3C圖所示’於選擇電晶體區域將有第一氧化層308覆 蓋，記憶胞區域則無第一氧化層3 08覆蓋，而將於記憶胞 區域之矽基座部份，裸露出來。 進而’如第3D圊所示，一第二氧化層將形成於第一 氧化層308與基座302(此裸露部份為於記憶胞區域之矽基 座）之上。在所選之實施例中，利用乾式氧化於大約1050 °C 以具1.33公升（liters)氧、70cc氣化氫（HC1)、以及12.6公 升氩氣（Ar)的空氣來進行。當此完成後，形成一組合之選 擇氧化層310，此組合氧化層310包含，在記憶胞區域所 形成之厚度為87 Α之薄氧化層，此薄氧化層為穿隧氧化 層，以及，於選擇電晶體區域所形成之厚度為168 A之厚 氧化層，此厚氧化層為選擇閘層。 如第3E圖所示，於步驟204,將形成具摻質之非晶矽 (請先閲讀背面之注意事項再填寫本頁) 裝 I ---訂—ΪΙ—- 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用令國國家標準（CNS)A4規格<210 X 297公« ) 7 91626 經濟部智慧財產局員工4費合作.社年发 91626 A7 --------------B7_____ 五、發明說明（8 ) 層。於此一步驟中’ 一具摻質之非晶矽層312沉積於選擇 氧化層3 1 0之上〇在所選之實施例中，此沉積之具摻質的 非晶矽層3 1 2厚度約為700 A，以低壓化學氣相沉積法 (LPCVD)技術’於大約4 50-580 UC可選為530。<：，氣壓為 300-550mTorr 可選為 400mT〇rr，以大約□〇〇-3000sccmSiH4 可選為 2000sccm，以及 15-30sccm 的 PH3、 He混合物，可選為22sccm，此混合物中含有重量比例1 % 的PH3 3此非晶硬氧化層為就地（in-situ)摻雜，亦即，於非 晶矽氧化層形成過程令進行摻雜，以摻質磷進行摻雜，此 摻質磷之摻質濃度介於5x1018與8x1 019離子/(公 分）3 (i ο n s / c m3)之間。此非晶矽層3 12之摻質濃度對於裝置 的功能而言，具有決定性的影響。 在此，部份的具摻質之非晶矽層3 1 2將被蝕刻掉，以 定出記憶胞的浮置閘。以約USmTorr與120W之30sccmCl2 及7 0SCCmHBr，來進行蝕刻。當此完成後，沿位元線之具 摻質的非晶矽層3 1 2之一部份為隔絕的，沿字元線定出記 憶胞之浮置閘。如第3 F圖所示，一橫切剖面沿字元線， 以說明浮置閘324。 如第3G圖所示，用以說明，在步驟206，形成絕緣層 於第一具掺質之非晶矽層3〖2上-在所選之實施例令，此 絕緣層3 1 4為一介電層，由二個氡化層中夾一氮化物 (nitride)所組成 '此介電層稱為ΟΝΟ層 > 此二個氧化層中 匕第-個氡化層其厚度約為5 0 A 將首先沉積於此具摻 質之非晶碎層3丨2上.在約’ 與6(.H)mTorr，以大約 * ; 3 t丨巧用，i闯家標邊規格 ---------------------訂--------- <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457709 A7 ____B7_ 五、發明說明（9 ) 20ccSiH4及1.2公升N2〇來進行。然後，再沉積氮化物層， 其厚度約為80 A，在約760 °C與330mTorr，以大約600cc 的NH3及100cc的SiH2C〗2來進行。介電層314之二個氧 化廣的第二個氧化層，利用I化物氧化（nitride oxidation) 技術，在約950 °C ’以大約5公升02及9公升H2進行40 分鐘來形成，此第二氧化層為厚度約50 A的氧化層。最 後，介電層314的厚度大約為135Α» 如第3H圖所示，用以說明，在步驟208，形成控制閘 層°首先’一多晶矽層316沉積於介電層314上》此多晶 矽層316可由含摻質之非晶矽所組成。接著，一矽化鎢層 318沉積於此多晶矽層316上，以及，一氧氮化矽層320 將沉積於此矽化鎢層318上》在所選之實施例中，所沉積 的多晶矽層厚度大約為1200Α。此多晶矽層316於沉積 時’利用低壓化學氣相沉積法技術，在約530。(：與 400mTorr ’ 以大約 2000sccm 的 SiH4 及 75sccm 的 PH3、He 混合物’此混合物中含有重量比例1 %的PH3。所沉積之矽 化鎢層318的厚度約為！500人，在約360°C與2 00mTorr， 以大約500sccm的SiH4及50sccm的Ar來進行。所沉積之 氮氧化矽層320的厚度約為1〇〇〇 A，在約400 °C，300- 340W，與 3‘5mTorr ’ 以大約 90-110sccm 的 SiH4、450-55〇sccm的N2、及35-45sccm的N20來進行。氮氧化梦層 3 20的反射率將選取為介於2.0與2.34之間》可用N20來 轟擊（bombarded)氮氧化矽層320，以在微影 (photolithography)過程中，能使任何後績的光阻，移除起 I n n n i Ϊ y n 1* ^-°4· {請先闓讀背面之注意事項再填寫本頁) 本紙張尺度適用中a困家標準（CNS)A4規格（210 X 297公釐） 9 91626 A7 A7 經濟部智慧財1馬！*工消费含作it::!!袅 ___Β7____ ___________ '""" 五、發明説明（10 ) 來較為容易。 進而，如第31圖所示’於步驟210’以光罩與蝕刻的 程序少雜，來分別形成選擇電晶想的堆疊結構300 '以及 記憶胞的堆疊結構350。根據本發明之記憶胞堆疊結構350 包含，自氧化層310所形成之穿隧氧化層322 :自含摻質 之非晶矽層312所形成之’具摻質磷之摻質濃度介於 5x 1 0 18與8x 1 0 !9離子/(公分）3(i〇ns/cm3)之間的浮置閘 324 ; —絕緣層326 ; —多晶矽層328 ;—矽化鎢層330 : 以及，一氮氡化矽層332。 根據本發明之選擇電晶體堆疊結構300包含，自氧化 層3 1 0所形成之選擇閘氧化層334 ;自含摻質之非晶矽層 312所形成之，具摻質磷之掺質濃度介於5xl018與8xl019 離子/(公分）3(ions/cm3)之間的選擇閘336 : —絕緣層338 ; 一多晶矽層340 ; —矽化鎢層342 ;以及，一氮氧化矽層 344 ^ 浮置閘324以及選擇閘336，均從具摻質磷之摻質濃 度介於5\10|8與8\1019離子/(公分）3(丨〇115/(：1113)之間’的含 摻質之非晶矽層3 1 2所形成。以此種摻質濃度，字元線之 高電阻問題、以及電荷得到/失去問題將得以解決" 揭露一種NAND型態快閃式記憶體裝置、以及一種提 供此NAND型態快閃式記憶體裝置的方法於一所選之實 铯例令’裝置的快閃式記億胞之浮置閘以及選擇電晶體之 選擇閘均從具摻質磷之.摻質濃度分於U) :<與8x丨ϋ 離 +Τ 公分）·Ί. u>ns.+ cnr5)之間的多晶ί夕層所形成 以此種掺質 -----------------------裝--------訂---------線----- (請先閲讀背面之注意事項再填寫本頁) 'Μ6Ζί·' 經濟部智慧財產局員工消費合作社印製 457709 A7 _ B7 五、發明說明（11 ) 濃度’選擇電晶體之控制閘的接觸電阻低，因此，將使得 此裝置字元線之電阻率低。同時’由於摻質進入快閃式記 憶胞之穿隧氡化層，所造成的穿隧氧化層污染將受到限 制’使位於浮置閘與穿隧氧化層之間的接觸面平滑，而能 防止電荷得到/失去問題。因而，此裝置的可靠性將提升》 以上所述，係為本發明之較佳實施例而已，並非用以 限定本發明之範圍；按，凡熟悉該項計術之人士，依據本 發明所揭露之計術内容，凡其它未脫離本發明所揭示之精 神下所完成之等效改變或修飾，均應包含在下述之專利範 圍内。 [元件符號說明] 11 核心地區 22 記憶胞區域 24 汲極選擇電晶體部份24a至24c選擇電晶體 26 源極選擇電晶體部份26a至26c選擇電晶體 100、300選擇電晶體（堆疊結構） 1〇2 基座 104、322穿隧氧化層 106、324浮置閘 108、120介電層 110 ' 328 ' 340 多晶矽層（控制閘） 112、124、318、330、342 矽化鎢層（控制閘） Π4 帽狀層 Π6 選擇閘氧化層 118、336選擇閘 122、316多晶矽層（控制閘） 126、320、344氧氮化矽層150 記憶胞（堆疊結構） 302 基座 304、308、310氧化層 306 光罩 312 非晶矽層 ------— If--s i ----— —訂· ---I —---^I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 11 91626 A? B7 五、發明說明（12 ) 314、 326 ' 338 絕緣層（介電/ 324 浮置閘 328 多晶矽層 332 氮氧化層 334 選擇閘氧化層 336 選擇閘 340 多晶矽層 342 矽化鎢層 344 氧氮化矽層 350 記憶胞堆疊結構 -----------裝--------訂---------線 (請先閱讀背面之注t事項再填寫本頁) 經濟部智慧財產局員工消費合作社£;;栾 n 味 K /f .邊闲 士 蜀 dWk 準 T \ 4 規Μ ...f d， 12 91626

Claims (1)

1. 457709 A8 B8 C8 D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 ί · 一種提供NAND型態快閃式記憶體裝置的方法，此提供 NAND型態快閃式記憶體裝置的方法包含以下程序： (1) 於一基座的一選擇電晶艎區域，形成一選擇閘 氧化層’以及’於此一基座的一記憶胞區域，形成一穿 隧氧化層： (2) 於此選擇閘氧化層上以及此穿隧氧化層上，形 成具摻質之非晶矽層’此具摻質之非晶矽層的摻質濃度 將同時避免選擇電晶體字元線電阻問題、以及避免電荷 得到/電荷失去之問題； (3) 於此具摻質之非晶矽層上，形成一絕緣層； (4) 於此絕緣屠上形成一控制閘層；以及 (5) 至少將蝕刻具摻質之非晶矽層、絕緣層、以及 控制閘層’以形成至少一個的記憶胞之堆疊結構、以及 至少一個的選擇電晶體之堆疊結構。 2·如申請專利範圍第1項所述之提供ν AND型態快閃式記 憶體裝置的方法’其t之形成步騍（1)包含以下步驟： (1) 第一氧化層生成於選擇電晶體區域以及記憶胞 區域； (2) 將位於記憶胞區域之第一氧化層去除；以及 (3) 第二氧化層生成於選擇電晶體區域之第一氧化 層上、以及生成於記憶胞區域之基座上。 3，如申請專利範圍第2項所述之提供n AND型態快閃式記 憶體裝置的方法’其中之去除步驟（2)包含以下步驟· (1)安置一光罩於選擇電晶體區域之第一氧化層 民紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公S ) '^ 13 91626 --------,------------^--------- (諳先閱讀背面之注意事項再填寫本頁) %濟部智慧財產局_工消費合作.社，£-為 A8 B8 C8 D8 _ __ " ' !_ ' 六、申請專利範圍 上： (2) 蝕刻位於記憶胞區域之第一氡化層：以及 (3) 將此光罩移除。 4.如申請專利範圍第1項所述之提供NAND型態快問武犯 憶體裝置的方法，其中之具摻質之非晶矽層的摻質講工 摻質濃度介於大約5x10 18與8x1019離子/(公 分）3(ions/cm3)之間。 5 如申請專利範圍第4項所述之提供N AND型態快閃式記 憶體裝置的方法，其中之具摻質之非晶矽層，以低壓化 學氣相沉積法技術，在約450-580 UC與300-550mTorr， 以大約1200-3000sccm的SiH4、以及15-30sccm的含有 重量比例1 %之PH3的PH3、He混合物。 6 如申請專利範圍第1項所述之提供NAND型態快閃式記 饿體裝置的方法，其中之形成步驟（3)包含以下步驟： (1) 沉積第一介電氧化層於具掺質之非晶矽層上； (2) 沉積氮化物層於此第一介電氣化層上；以及 (3) 生成第二介電氧化層於此氣化物層上。 7 如申請專利範圍苐1項所述之提供NAND型態快閃式記 德體裝置的方法，其中之形成步驟（4)包含以下步驟： (1)生成第二具摻質之非晶矽層於絕緣層上；以及 (2 )生成矽化鎢層於此第二具摻質之非晶矽層上， 8 〜種NAND型態快閃式記憶體裝置此N AND型態快 閃式記憶體裝置含有.： u _ 基座； Ά ______ Ί_______________ 一請先閱讀背面之注意事項再填寫本頁) -----------------------^--------^---------^------------ 457709 A8 B8 C8 D8 六、申請專利範圍 至少一個的記憶胞堆疊結構，此至少一個的記憶胞 堆疊結構位於此基座上，包含； 穿隧氣化層； 浮置閘，此浮置閘位於此穿隧氧化層上，含有具 摻質之非晶矽，此具摻質之非晶矽的摻質濃度將同時避 免選擇電晶體字元線電阻問題、以及電荷得到/電荷失 去問題； 第一絕緣層，此第一絕緣層位於浮置閘上，以及 第一控制閘層，此第一控制閘層位於此第一絕緣 層上；以及 至少一個的選擇電晶逋堆疊結構，此至少一個的選 擇電晶體堆疊結構位於此一基座上，包含； 選擇閘氧化層，此選擇閘氧化層位於此基座上； 選擇閘，此選擇閘位於此選擇閘氧化層上，含有 具摻質之非晶矽， 第二絕緣層，此第二絕緣層位於選擇閘上，以及 第二控制閘層’此第二控制閘層位於第二絕緣層 上。 β η 9. 如申請專利範圍第8項所述之NAND型態快閃式記 憶體裝置，其中之具摻質之矽層之摻質磷的摻質濃 度介於約5χ1018與8xl〇i9離子|获气分）3之間。 10. 如申請專利範圍第9項所述之j^^NAND型態快閃式記 憶體裝置，其申之具摻質之非g矽，以低壓化學氣相沉 積法技術’在約450,580 °C與300-550mTorr，以大約 (諳先閱讀背面之注意事項再填寫本頁) 1 ------— —訂---------緯 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用1ί7國國家標準（CNS)A4規格（210 X 297公爱） 15 91626 上； 以 及 A8 B8 C8 Π8 、申請專利範圍 12 00-3 000sccm的siH4、以及i5-30sccm的含有重量比 例1%之PH3的PH3、He混合 11.如申請專利範圍第8項所述之型態快閃式記 憶體裝置’其中之第一絕緣： 第一介電氧化層’此第一介電氧化層位於浮置閘 氮化物層，此氮化物層位於第一介電氧化層上； 及 第二介電氧化層’此第二介電氧化層位於氤化物層 上。 魏 1 2 .如申請專利範圍第8項所述之N AND型態快閃式記 憶體裝置，其中之第二絕緣層; 第一介電氧化層’此第一介電氧化層位於選擇閑 上； 氮化物層’此氮化物層位於第一介電氡化層 a ^ 1 W, n- 11 1 u --- - n - - - I · - - - - - - n t t 一 I i I ...... .... ...... t (琦先閱讀背面之注意事項再填寫本頁) 經濟部智慧时產局員工消費合作社印袅 第二介電氧化層，此第二介電氧化層 上。 /择 i3如申請專利範圍第8項所述N AND型態快η式^己 憶體裝置，其中之第一控制#層包含； 位於氤化物層 多晶矽層‘此多晶矽層位於第一絕緣層上： 矽化鎢層，此矽化鎢層位柃矽層上。 4如申請專利範圍第8項所述之A n D型態快f 以及 憶體裝置其中之第二控制 Μ式記 含： v>!626 !6 經濟部智慧財產局員工消費合作杜印製 457709 A8 § —______ D8 六、申請專利範圍 多晶矽層，此多晶矽層位於第二絕緣層上；以及 矽化鎢層’此矽化鎢層位晶矽層上β 15. 如申請專利範圍第8項所述之型態快閃式記 憶體裝置’其中之至少一個的_胞堆疊結構更包含； 氧氮化矽層’此氧氮化矽於第一控制閘層上。 16. 如申請專利範圍第8項所述之N AND型態快閃式記 憶體裝置，其中之至少一個的電晶體堆疊結構更包 含； 氧氮化矽層’此氧氮化矽層位於第二控制閘層上。 17. —種提供NAND型態快閃式記憶體裝置的方法，此提供 NAND型態快閃式記憶體裝置的方法包含以下程序： (1) 於基座的一選擇電晶體區域，形成一選擇閘氧 化層’以及’於此基座的一記憶胞區域，形成一穿随氧 化層； (2) 於此選擇閘氧化層上以及此穿隧氧化層上，形 成具摻質之非晶矽層，其中之此具摻質之非晶矽層的摻 質磷的摻質濃度介於約5x1018與8x1019離子/(公 分）3(ions/cm3)之間： (3) 於此具摻質之非晶矽層上，形成一絕緣層： (4) 於此絕緣層上形成一控制閘層；以及 (5) 至少將蝕刻具摻質之非晶矽層、絕緣層、以及 控制閘層，以形成至少一個的記憶胞之堆疊結構、以及 至少一個的選擇電晶體之堆疊結構。 18. 如申請專利範圍第17項所述之提供NAND型態快閃式 C請先閱讀背fi之注意事項再填寫本頁) ^-------I --------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 17 91626 A8B8C8D8 經濟鄯智慧財產工"費合作社印袅 •、申請專利範圍 記憶體裝置的方法，其中之形成步驟（1)包含以下步 驟： ' π)第一氧化層生成於選擇電晶體區域以及記憶胞 區域： U)將位於記憶胞區域之第—氟化層去除；以及 (3)第二氧化層生成於選擇電晶體區域之第一氧化 層上、以及形成於記憶胞區域之基座上。 19.如申請專利範圍第ι8項所述之提供ν AND型態快閃式 記憶體裝置的方法’其中之去除步驟（2)包含以 '步 驟： U)安置一光罩於選擇電晶體區域之第一氧化層 上： (2) 蝕刻位於記憶胞區域之第一氧化層：以及 (3) 將此光罩移除。 20.如申清專利範圍第17項所述之提供n AND型態快閃式 記憶體裝置的方法，其中之具摻質之非晶矽層，以低壓 化學氣相沉積法技術，在約45 0-5 80 UC與300-5 50mTorr -以大約 1200-3000sccm 的 SiH4、以及 15-30sccm的含有重量比例1%之PHS的PH3、He混合物。 2 L如申請專利範圍第1 7項所述之提供N AND型態快閃式 記憶體裝置的方法 '其中之形成步驟ί 3 )包含以下步 棘， ' i丨沉積第-介電氧化層於具摻質之非晶矽層丄： d ;沉積氤化物層於此第 介電氡化層上 W及 ί rrf in I— —i I I t i 1 i —J 』aJ· if n n cl ft I I (請先閱讀背面之注意事項再填寫本頁> 18 ABCS 457709 六、申請專利範圍 (3)生成第二介電氧化層於此氮化物層上。 22. 如申請專利範圍第17項所述之提供NAND型態快閃式 記憶體裝置的方法，其中之形成步驟（4)包含以下步 驟： (1) 生成多晶矽廣於絕緣層上；以及 (2) 生成矽化鎢層於此多晶矽層上。 23, 一種NAND型態快閃式記憶體裝置，此NAND型態快 閃式記憶髖裝置含有： 基座； 至少一個的記憶胞堆疊結構，此至少一個的記憶胞 堆疊結構位於此基座上，包含； 穿隧氡化層； 浮置閘’此浮置閘位於此穿隧氧化層上，含有具摻 質之非晶矽，其中之此具摻質之非晶矽的摻質碟的摻質 ;農度介於約5xl018與8xl019離子/(公分）3(i〇ns/cm3)之 間； 第一絕緣層’此第一絕緣層位於浮置閘上，以及 第一控制閘層，此第一控制閘層位於此第一絕緣層 上；以及 至少一個的選擇電晶艘堆疊結構’此至少一個的選 擇電晶想堆查結構位於此一基座上，包含； 選擇閘氧化層，此選擇閘氧化層位於此基座上： 選擇閛，此選擇閛位於此選擇閛氧化層上，含有具 換質之非晶梦， -------^--------訂---------梦 (讀先閱讀背面之注意事項再填窝本頁) ^濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） 19 91626 A8 B8 C8 D8 六、申請專利範圍 第一絕緣層，此第二絕緣層位於選擇閘上，以及 第二控制閘層，此第二控制閘層位於第二絕緣層 上。 24. 如申請專利範圍第23項所述之^^and型態快閃式 記憶體裝置，其中之具摻質之，以低壓化學氣相沉積法技術’在約450-580 °C與300-550mTorr，，、，丄 約1200-3000sccm的SiH4、以及15-30sccm的含有重量 比例1%之PH3的PH3、He混合 25. 如申請專利範圍第23項所述之NAND型態快閃式 記憶體裝置，其中之第一絕緣4包含： 第一介電氧化層，此第一介電氧化層位於浮置閑 上； 氮化物層，此氮化物層位於第一介電氧化層上； 以 及 第二介電氧化層，此第二介電氧化層位於氤化物層 -------------裝--------訂----------線 <請先閱讀背面之注意事項再填罵本頁) 上 崾濟部智慧財產局員工消費合作姓印发

   AND型態快閃式 26.如申請專利範圍第23項所述之 記憶體裝置，其中之第二絕緣 第一介電氧化層 '此第一介電氡化層位於選擇閘 上： 及 上 氤化物層此氮化物層位於第一介電氡化層上 以 第二介電氣化層此第二介電氣化層位於氮化物j 91626 457709

   N AND型態快閃式 A8 B8 C8 D8 六、申請專利範圍 27. 如申請專利範圍第23項所述之 記愫體裝置，其中之第一控制閘包含； 多晶矽層，此多晶矽層位於第一絕緣層上；以及 矽化鎢層，此矽化鎢層位於|^4晶梦層上^ 28. 如申請專利範圍第23項所述之NAND型態快閃式 記憶體裝置’其中之第二控制包含； 多晶矽層，此多晶矽層位;二絕緣層上；以及 矽化鎢層，此矽化鎢層位於矽層上 29·如申請專利範圍第23項所述之^^NAND型態快閃式 記憶艘裝置，其中之至少一個概胞堆曼結構更包 含； 氧氮化矽層’此氧氮化矽層第一控制閘層上 30.如申請專利範圍第23項所述之^^NAND型態快閃式 記億體裝置，其中之至少一個電晶韹堆疊結構更 包含； 氧氮化矽層，此氧氮化矽層位於第二控制閘層上。 3 1. —種提供NAND型態快閃式記憶體裝置的方法，此提供 NAND型態快閃式記憶體裝置的方法包含以下程序： (1) 於基座的一選擇電晶體區域、以及於此一基座 的一記憶胞區域，生成第一氧化層； (2) 去除位於記憶胞區域之第一氧化層； (3) 於選擇電晶體區域之第一氧化層上、以及於記 憶胞區域之基座上，生成第二氡化層； (4) 於選擇閘氧化層上以及穿隧氧化層上，形成摻 閱讀背面V注意事項再填寫本頁> 装！--- -訂--------轉 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 21 91626 經濟部智慧財產局員x"費合作ft. A8 B8 CS D8 六、申請專利範圍 有摻質之非晶矽層，其中之此具摻質之非晶矽層的摻質 磷的摻質濃度介於約5x1018與8x1019離子/(公 ,分）3(i〇ns/cm3)之間，其中之具摻質之非晶矽層，以低壓 7. 化學氣相沉積法技術，在約450-580 °C與300-550mTorr，以大約 1200-3000sccm 的 SiH4、以及15-30sccm的含有重量比例1%之PH3的PH3、He混合物； (5) 於此具摻質之非晶矽層上，形成絕緣層； (6) 於此絕緣層上生成多晶矽層； Π)於此多晶矽層上生成矽化鎢層； (8) 於此矽化鎢層上生成氧氮化矽層；以及 (9) 至少將蝕刻具摻質之非晶矽層、絕緣層、多晶 矽層、矽化鎢層，以及氧氮化矽層，以形成至少一個的 記憶胞之堆疊結構、以及至少一個的選擇電晶體之堆疊 結構。 3 2. —種NAND型態快閃式記憶體裝置，此NAND型態快 閃式記憶體裝置含有： 基座： 至少一個的記憶狍堆疊結構此至少一個的記憶胞 堆疊結構位於此基座上，包含； 穿隧氧化層： 浮置閘，此浮置閘位於此穿隧氧化層上含有具摻 質之非晶矽其中之此具摻質之非晶矽的摻質磷的摻質 濃度ί、於約5 \丨0 與8 X丨.ΰ :離子（公分〆η、. c [τ〇之 間.其f之具.#質之非晶矽層' Λ低璺化.學氣相沉積法 · 規格： (諳先閱讀背面之ii意事項再填寫本頁) 訂---------線--- - ..... t} - I 457709 ^BCD 六 經濟部智慧財產局員工消費合作社印製 申請專利範圍 技術，在約450-580 °C與300-550mTorr，以大約 1200-3000sccm的SiH4、以及15-30sccm的含有重量比 例1%之PH3的PH3、He混合物； 第一絕緣層，此第一絕緣層位於浮置閘上， 第一多晶矽層，此第一多晶矽層位於此第一絕緣層 上； 第一梦化鎮層，此第一石夕化為層位於第一多晶石夕層 上；以及 第一氧氮化梦層，此氧氮化石夕層位於第一石夕化鎢 層；以及 至少一個的選擇電晶體堆疊結構，此至少一個的選 擇電晶體堆疊結構位於此一基座上，包含； 選擇閉氧化層*此選擇閘氧化層位於此基座上， 選擇閘，此選擇閘位於此選擇閘氧化層上，含有具 摻質之非晶矽， 第二絕緣層，此第二絕緣層位於此選擇閘上， 第二多晶石夕層，此第二多晶石夕層位於此第二絕緣層 上， 第二矽化鎢層，此第二矽化鎢層位於第二多晶碎層 上，以及 第二氧氮化矽層’此氧氮化矽層位於第二硬化鎮層。 {請先閱讀背面之江意事項再填寫本頁> --------訂---------轉 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公釐） 23 9J626