KR100262013B1 - 이피롬 셀 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 20
- 238000000059 patterning Methods 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- High Energy & Nuclear Physics (AREA)
- Ceramic Engineering (AREA)
- Toxicology (AREA)
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Abstract
본 발명은 단채널 효과를 방지할 수 있는 이피롬 셀 형성 방법에 관한 것으로서, 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 패터닝하여 플로팅게이트 및 게이트절연막을 형성하는 공정과, 상기 반도체기판 상에 상기 플로팅게이트를 덮도록 제 2 절연막을 형성하고 상기 반도체기판에 상기 플로팅게이트를 마스크로 사용하여 제 2 도전형 불순물영역을 형성하는 공정과, 상기 제 2 절연막 상에 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층 및 제 2 절연막을 일방향으로 패터닝하여 컨트롤 게이트, 게이트간절연막을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 이피롬 셀은 고온공정인 게이트간절연막의 형성 후 불순물영역을 형성하므로 불순물의 측면 확산을 방지하여 트랜지스터의 단채널효과를 방지할 수 있고 신뢰성을 향상시킬 수 있는 이점이 있다.
Description
본 발명은 이피롬 셀 형성 방법에 관한 것으로서, 특히, 고온 공정인 게이트간절연막을 형성한 후, 소오스/드레인영역 이온주입을 실시하므로서 단채널효과를 방지할 수 있는 이피롬 셀 형성 방법에 관한 것이다.
반도체 기억장치 중에서 이피롬(Erasable Programmable Read Only Memory : EPROM)은 두 개의 불순물이 도핑된 다결정실리콘(Polysilicon)으로 형성된 플로팅(floating)게이트 및 콘트롤 게이트를 갖는다.
플로팅 게이트는 게이트 산화층에 의해서 기판영역과 분리되고 기판영역은 채널을 형성하는 소오스와 드레인을 포함하고 있다. 그리고 플로팅 게이트와 콘트롤 게이트는 절연층, 이를테면 SiO2와 같은 절연물질로 된 층으로 분리되어 있으며, 이러한 EPROM이 동작하는 주요 원리는 게이트 전극과 드레인에 정의 고전압을 인가하여 드레인 부근에서 발생하는 고에너지를 가진 전자를 게이트 산화막의 포텐설 장벽을 넘게하여 플로팅 게이트에 주입시켜 이렇게 해서 플로팅 게이트 전극에 주입된 전자의 전하량에 의하여 셀 트랜지스터의 드레시홀드 전압 값이 변화하여 프로그램되고, 게이트 산화막의 포텐셜 장벽 이상의 에너지를 가진 자외선을 셀에 조사하면 플로팅 게이트에 축적된 잔자는 다시 기판으로 돌아가 프로그램 소거되는 동작원리를 갖는다.
도 1a 내지 도 1c는 종래 기술에 따른 이피롬 셀 형성 방법을 도시하는 공정도이다.
종래에는 도 1a에 나타낸 바와 같이, 도전형을 띤 반도체기판(11), 예를 들어 p형의 반도체기판(11) 상에 제 1 절연막(12)을 형성하고, 상기 제 1 절연막(12) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 제 1 다결정실리콘층을 형성하고 인(P)과 같은 도전형 불순물을 확산 또는 이온주입의 방법으로 도핑한 후 상기 제 1 다결정실리콘층을 패터닝하여 반도체기판의 소정 부분에 잔류하는 플로팅게이트(13)를 형성하고, 상기 플로팅게이트(13)을 마스크로 사용하여 상기 반도체기판(11)에 상기 반도체기판(11)과 도전형이 다른 인(P), 또는, 아세닉(As) 등의 n형 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 불순물영역(15)을 형성한다.
그리고, 도 1b에 나타낸 바와 같이 상기 플로팅게이트(13) 하부의 제 1 절연막(12)을 제외한 나머지 부분의 제 1 절연막(12)을 제거한 후 상기 반도체기판(11) 상에 상기 플로팅게이트(13)을 덮도록 제 2 절연막(17)을 형성하고 상기 제 2 절연막(17) 상에 불순물이 도핑된 제 2 다결정실리콘(18)층을 형성한다. 상기에서 제 2 절연막(17)은 반도체소자를 제조하는 일반적인 공정 중에서 비교적 고온 공정으로서 1050∼1150℃에서 형성되므로, 상기 제 2 절연막(17)의 형성시에 상기 불순물영역(15)의 주입된 n형 불순물의 측면 확산이 이루어진다.
그런 후에, 도 1c와 같이 상기 제 2 다결정실리콘층(18) 및 제 2 절연막(17)을 일 방향으로 길게 패터닝한다. 상기에서 패터닝된 제 2 다결정실리콘층(18)이 컨트롤게이트(19)이고, 상기 제 1 절연막(12)은 게이트 절연막(Gate Oxide)으로, 제 2 절연막(17)은 게이트간절연막(Inter Gate Oxide)으로 사용되고, 상기 플로팅게이트(14)는 상, 하에 제 1 및 제 2 절연막(12)(17)에 의해 부유 상태에 있다.
상술한 바와 같이, 종래에는 제 1 도전형의 반도체기판 상에 제 1 절연막, 제 1 다결정실리콘층을 형성하고 상기 제 1 다결정실리콘층을 패터닝하여 플로팅게이트를 형성한 후, 상기 반도체기판에 불순물영역을 형성하였다. 그런 후에 상기 반도체기판 상에 상기 플로팅게이트를 덮는 제 2 절연막 및 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층 및 제 2 절연막을 순차적으로 패터닝하여 이피롬 셀을 형성하였다.
그러나, 종래의 기술에 따른 이피롬 트랜지스터의 제조 방법은 불순물을 이온주입한 후 고온공정인 게이트간절연막 형성공정을 진행하여 상기 게이트간절연막의 형성시에 상기 불순물이 측면 확산(side diffusion)하여 불순물영역 간의 간격이 좁아지므로 단채널효과에 의한 트랜지스터 특성이 저하되는 문제가 있다.
따라서, 본 발명의 목적은 불순물영역 사이의 간격이 감소되는 것을 억제하여 단채널효과를 방지할 수 있는 이피롬 셀 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 이피롬 셀 형성 방법은 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 패터닝하여 플로팅게이트 및 게이트절연막을 형성하는 공정과, 상기 반도체기판 상에 상기 플로팅게이트를 덮도록 제 2 절연막을 형성하고 상기 반도체기판에 상기 플로팅게이트를 마스크로 사용하여 제 2 도전형 불순물영역을 형성하는 공정과, 상기 제 2 절연막 상에 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층 및 제 2 절연막을 일방향으로 패터닝하여 컨트롤 게이트, 게이트간절연막을 형성하는 공정을 구비한다.
도 1a 내지 도 1c는 종래 기술에 따른 이피롬 셀 형성 방법을 도시하는 공정도.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 이피롬 셀 형성 방법을 도시하는 공정도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
21 : 반도체기판 22 : 게이트절연막
23 : 플로팅게이트 26 : 불순물영역
27 : 게이트간절연막 29 : 컨트롤게이트
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 이피롬 셀 형성 방법을 도시하는 공정도이다.
본 방법은 도 2a에 나타낸 바와 같이, 도전형을 띤 반도체기판(21), 예를 들어 p형의 반도체기판(21) 상에 제 1 절연막(22)을 형성하고, 상기 제 1 절연막(22) 상에 CVD 방법으로 제 1 다결정실리콘층을 형성하고 인(P)과 같은 도전형 불순물을 확산 또는 이온주입의 방법으로 도핑한 후 상기 제 1 다결정실리콘층 및 제 1 절연막(22)을 패터닝하여 상기 반도체기판의 소정 부분에 플로팅게이트(23) 및 게이트절연막(22)을 형성한다.
그리고, 도 2b에 나타낸 바와 같이 상기 반도체기판(21) 상에 상기 플로팅게이트(23)를 덮도록 제 2 절연막(25)을 1050∼1150℃의 고온에서 형성한다. 그런 다음 상기 반도체기판(21)에 상기 플로팅게이트(23)를 마스크로 사용하여 상기 반도체기판(21)과 도전형이 다른 인(P), 또는, 아세닉(As) 등의 n형 불순물을 이온주입하여 소오스/드레인영역으로 사용되는 n형의 불순물영역(26)을 형성한다. 상기에서 불순물영역(26)은 상기 플로팅게이트(23)의 측면에 형성된 제 2 절연막(25)의 두께에 의해 주입되는 간격도 넓어지게 되고 고온 공정인 상기 제 2 절연막(25)의 형성 이후에 형성하게 되므로 측면 확산을 방지할 수 있다.
그런 후에, 도 2c와 같이 상기 제 2 절연막(27) 상에 불순물이 도핑된 제 2 다결정실리콘층(도시되지 않음)을 형성하고, 상기 제 2 다결정실리콘층 및 제 2 절연막(27)을 일방향으로 길게 패터닝한다. 상기에서 패터닝된 제 2 다결정실리콘층이 두 번째 게이트인 컨트롤게이트(29)이고, 상기 제 2 절연막(27)은 게이트간 절연막(Inter Gate Oxide)으로 사용되고, 상기 플로팅게이트(24)는 상, 하에 제 1 및 제 2 절연막(22)(27)에 의해 부유 상태에 있다.
상술한 바와 같이, 종래에는 제 1 도전형의 반도체기판 상에 제 1 절연막 및 제 1 다결정실리콘층을 형성하고 패터닝하여 상기 반도체기판의 소정 부분에 플로팅게이트 및 게이트절연막을 형성한 후, 상기 반도체기판 상에 상기 플로팅게이트를 덮는 제 2 절연막을 형성하였다. 그 다음, 상기 반도체기판에 상기 플로팅게이트를 마스크로 사용하여 제 2 도전형 불순물영역을 형성하고 상기 제 2 절연막을 덮는 제 2 다결정실리콘층을 형성한 후, 상기 제 2 다결정실리콘층 및 제 2 절연막을 일방향으로 길게 패터닝하여 이피롬 셀을 형성하였다.
따라서, 본 발명에 따른 이피롬 셀은 고온공정인 게이트간절연막의 형성 후 불순물영역을 형성하므로 불순물의 측면 확산을 방지하여 트랜지스터의 단채널효과를 방지할 수 있고 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (1)
- 제 1 도전형의 반도체기판 상에 제 1 절연막 및 불순물이 도핑된 제 1 다결정실리콘층을 순차적으로 형성하고 상기 제 1 다결정실리콘층 및 제 1 절연막을 패터닝하여 플로팅게이트 및 게이트절연막을 형성하는 공정과,상기 반도체기판 상에 상기 플로팅게이트를 덮도록 제 2 절연막을 형성하고 상기 반도체기판에 상기 플로팅게이트를 마스크로 사용하여 제 2 도전형 불순물영역을 형성하는 공정과,상기 제 2 절연막 상에 제 2 다결정실리콘층을 형성하고 상기 제 2 다결정실리콘층 및 제 2 절연막을 일방향으로 패터닝하여 컨트롤 게이트, 게이트간절연막을 형성하는 공정을 구비하는 이피롬 셀 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980019470A KR100262013B1 (ko) | 1998-05-28 | 1998-05-28 | 이피롬 셀 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980019470A KR100262013B1 (ko) | 1998-05-28 | 1998-05-28 | 이피롬 셀 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990086477A KR19990086477A (ko) | 1999-12-15 |
| KR100262013B1 true KR100262013B1 (ko) | 2000-07-15 |
Family
ID=19537848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980019470A KR100262013B1 (ko) | 1998-05-28 | 1998-05-28 | 이피롬 셀 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100262013B1 (ko) |
-
1998
- 1998-05-28 KR KR1019980019470A patent/KR100262013B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990086477A (ko) | 1999-12-15 |
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