KR19980024207A - 게이트 에지 정렬된 이이피롬 트랜지스터 - Google Patents
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Abstract
본 발명에 의하면, 전기적 소거와 전기적 프로그램이 가능한 읽기 전용 메모리(EEPROM) 트랜지스터는, 전자 터널링에 의해 프로그램 및 소거되고 게이트 유도 드레인 누설을 감소시킨다. EEPROM 트랜지스터는 수평으로 떨어져 배치된 소스 및 드레인 영역을 갖는 반도체 기판을 포함하고, 플로팅 게이트 전도체는 소스 및 드레인 영역으로부터 일정간격 떨어져서 수직적으로 인접하여 있다. 절연층은 플로팅 게이트 전도체와 소스 및 드레인 영역 사이에 배치된다. 드레인 영역과 플로팅 게이트 전도체의 비주요 부분 사이의 절연층 제1부분은 제1두께를 갖는다. 제1부분과 잔류 플로팅 게이트 전도체에 인접하는 절연층의 제2부분은 제1두께보다 실질적으로 두꺼운 제2두께를 갖는다. 저농도 확산 영역은 절연층의 제1부분을 감싸고, 드레인 영역으로부터 절연층의 제2부분의 일부 하부로 연장된 반도체 기판의 일부분에 형성된다.
Description
본 발명은 전기적 소거와 전기적 프로그램이 가능한 읽기 전용 메모리 EEPROM(electrically-erasable programmable read only memory) 셀(cell)에 관한 것으로, 특히, 전자 터널링(tunneling)에 의해 프로그래밍 및 소거(erasure)를 구동시키기 위하여 플로팅 게이트와 드레인사이에 얇은 산화막 창(thin oxide window)을 포함하고, 게이트 유도 드레인 누설을 감소시키기 위해 드레인으로부터 얇은 산화막 창을 넘어서까지 연장된 저농도 확산영역을 더 포함하는 EEPROM 셀에 관한 것이다.
전기적으로 프로그램 가능하고 전기적으로 소거가 가능한 EEPROM 셀에 사용되는 종래의 플로팅 게이트 트랜지스터(10)가 도1에 도시되어 있다. 이 트랜지스터(10)는 거기에 구획된 드레인 영역(18)과 소스 영역(22)을 갖는 반도체 기판(14), 플로팅 게이트(26), 및 컨트롤 게이트(30)를 포함한다. 두꺼운 절연막(34)이 플로팅 게이트(26)와 컨트롤 게이트(30) 사이에 개재되어, 컨트롤 게이트(30)로부터 플로팅 게이트(26)를 전기적으로 절연시킨다. 다른 두꺼운 절연막(38)이 플로팅 게이트(26)와 드레인(18) 및 소스(22) 사이에 개재되어, 드레인(18) 및 소스(22)로부터 플로팅 게이트(26)를 전기적으로 절연시킨다. 절연막(38)은 전자가 거기를 통해 드레인(18)과 플로팅 게이트(26) 사이를 터널할 수 있는 터널 창(40)을 형성하기 위하여 드레인(18)의 중앙부위에 중첩되는 감소된 두께 영역을 가지고 있다.
플로팅 게이트(26)는, 드레인(18)과 소스(22) 사이의 채널 영역(42)에 전도를 발생시키기 위하여, 컨트롤 게이트(30)에 공급되어야만 할 문턱전압을 증가시키는 전하를 축적한다. 플로팅 게이트(26)의 전하량, 상응하게 문턱전압의 크기는 트랜지스터(10)에 의해 표시될수 있는 2진 메모리 상태를 정의한다. 제1 메모리 상태는 문턱전압이 소정의 최대값과 동일하거나 그 보다 적을 때 표시되고, 정 반대의 제2 메모리 상태는 문턱전압이 소정 전압을 초과할 때 표시된다.
문턱전압을 적어도 문턱 크기의 레벨로 증가시키기 위하여, 컨트롤 게이트(30)와 드레인(18) 사이에 소정 프로그래밍 전압을 공급하므로써, 트랜지스터(10)는 제1 메모리 상태로부터 제2 메모리 상태로 프로그램되어 진다. 프로그래밍 전압에 응답하여 플로팅 게이트(26)에 충분하게 전하를 증가시키기 위하여 전자들은 터널 창(40)을 통해 드레인(18)으로부터 플로팅 게이트(26)로 터널된다. 이에 반하여, 터널 창(40)을 통해 플로팅 게이트(26)로부터 드레인(18)으로 전자 터널링을 야기시키기 위하여, 상응하게 문턱전압을 문턱 크기 보다 작게 감소시키기 위하여, 드레인(18)과 컨트롤 게이트(30) 사이에 소정의 소거 전압을 공급하므로써 트랜지스터(10)는 제2 메모리 상태로부터 제1메모리 상태로 소거되어 진다.
종래의 반도체 장치의 집적도는 장치의 구조를 축소시키므로써 증가되어 왔다. 잘 알려진 바와같이, 모스형 전계효과트랜지스터(metal-oxide semiconductor type field effect transistor : MOSFET)의 경우, 채널 길이가 짧아지고 절연막(38)이 얇아짐에따라, 전계가 드레인(18) 근처에서 더욱더 집중된다. 드레인(18)과 기판(14) 사이의 접합에 인가되는 전계의 집중은, 전자 터널링이 드레인(18)과 플로팅 게이트(26) 사이에서 발생되기 전에 드레인(18)에 공급될 수 있는 전압레벨을 감소시켜, 게이트 유도 드레인 누설로 알려진 트랜지스터(10)의 문턱전압에서 대응 변화가 야기된다. 따라서, 트랜지스터의 메모리 상태는, 트랜지스터(10)의 노말(normal) 구동과 연관된 전압 영역이 드레인(18)에 공급될 때, 틀리게 변화될 수 있다.
본 발명은 이러한 배경기술 및 다른 배경기술에 관하여 안출된 것이다.
본 발명의 EEPROM 트랜지스터는 게이트 유도 드레인 누설을 감소시키면서 전자 터널링에 의한 프로그래밍 및 소거를 달성함에 있어 중요 개선점을 제공한다.
도1은 종래 EEPROM 트랜지스터를 설명하는 단면도.
도2 및 도3은 본 발명을 구체화하는 EEPROM 트랜지스터의 단면도로서, 도2는 도3의 2-2 라인을 따라 취한 단면도이고, 도3은 도2의 3-3 라인을 따라 취한 단면도.
도4는 트랜지스터의 프로그래밍을 야기하는 전압 신호를 나타내는 도2에 도시된 EEPROM 트랜지스터의 개념도.
도5는 트랜지스터의 소거를 야기하는 전압 신호를 나타내는 도2에 도시된 EEPROM 트랜지스터의 개념도.
도6은 도2에 도시된 EEPROM 트랜지스터와 교체되는 본 발명의 다른실시예의 EEPROM 트랜지스터 단면도.
도7은 트랜지스터의 프로그래밍을 야기하는 전압 신호를 나타내는 도6에 도시된 EEPROM 트랜지스터의 개념도.
도8은 트랜지스터의 소거를 야기하는 전압 신호를 나타내는 도6에 도시된 EEPROM 트랜지스터의 개념도.
도9는 도2에 도시된 EEPROM 트랜지스터와 교체되는 본 발명의 다른실시예의 EEPROM 트랜지스터 단면도.
도10 내지 도14는 도2에 도시된 EEPROM 트랜지스터를 제조하기 위한 단계를 나타내는 단면적 설명도.
* 도면의 주요부분에 대한 부호의 설명
104 : 반도체 기판 112 : 소스 영역
108 : 드레인 영역 124, 128 : 두꺼운 산화막
116: 플로팅 게이트 120 : 컨트롤 게이트
138 : 얇은 산화막 창 140 : 저농도 확산영역
본 발명의 일측면 및 다른측면에 따르면, EEPROM 트랜지스터는 소정이 거리로 떨어져 거기에 배치된 소스 및 드레인 영역을 갖는 반도체 기판을 포함하고 있다. 플로팅 게이트 전도체는 상기 소스 및 드레인 영역에 인접하며, 절연층은 상기 플로팅 게이트 전도체와 소스 및 드레인 영역 사이에 배치된다. 상기 드레인 영역과 플로팅 게이트 전도체 사이에 위치한 절연층의 제1부분은 소정의 제1두께를 갖는다. 상기 제1부분에 인접한 절연층의 제2부분은 제1두께보다 실질적으로 두꺼운 소정의 제2두께를 갖는다. 저농도 확산영역은, 절연층의 제1부분을 아래에서, 상기 드레인 영역으로부터 절연층의 제2부분의 일부 하부로 연장된 반도체 기판의 일부분 내에 정의된다.
전자들은, EEPROM 트랜지스터를 소거 및 프로그램하기 위하여, 절연층의 제1부분을 통해 드레인 영역과 플로팅 게이트 사이에서 터널된다. 저농도 확산영역은 터널 프로그램되고 터널 소거된 EEPROM 트랜지스터에서 게이트 유도 드레인 누설을 감소시킨다.
본 발명의 또 다른 측면에 따르면, 드레인 영역의 에지(edge)는, EEPROM 트랜지스터에서 게이트 유도 드레인 누설을 더 감소시키기 위하여, 플로팅 게이트 전도체의 에지에 실질적으로 정렬된다. 상기 드레인 영역은 높은 불순물 도펀트 농도를 포함하는 한편, 소거 전압보다 적은 전압이 드레인 영역으로 공급될 때 실질적인 문턱전압 변화를 방지하기 위하여, 저농도 확산 영역은 드레인 영역의 불순물 농도 보다 실리적으로 낮은 불순물 도펀트 농도를 포함한다. 트랜지스터의 읽기 구동 동안에, 저농도 확산 영역은 소프트 라이트(soft write)를 방지하기 위하여 핫 캐리어(hot carrier)의 발생을 또한 감소시킨다.
본 발명 및 그 범위 보다 완전한 이해가, 첨부한 도면, 하기에서 상세하게 설명된 본 발명의 바람직한 본 실시예, 및 특허청구범위의 참조에 의해 얻어질 수 있다.
본 발명의 일실시예에 따른 EEPROM 트랜지스터(100)가 도2 및 도3에 도시되어 있다. 트랜지스터(100)는 거기에 형성된 드레인 영역(108)과 소스 영역(112)을 갖는 p형 실리콘 기판(104), 플로팅 게이트(116), 및 컨트롤 게이트(120)를 포함한다. 상기 드레인(108)과 소스(112)는 각각 고농도 N+형 불순물로 도핑되어 있으며, 상기 플로팅 게이트(116)와 컨트롤 게이트(120)는 다결정 실리콘 또는 금속으로 형성되어 진다. 플로팅 게이트(116)와 컨트롤 게이트(120)를 용량성 결합하기 위하여, 그들 사이에 개재된 실리콘 산화막과 같은 두꺼운 절연막(124)을 갖는 플로팅 게이트(116) 상부에 컨트롤 게이트(120)가 중첩된다. 플로팅 게이트(116)와 드레인 및 소스 영역(108, 112)을 용량성 결합하기 위하여, 그들사이에 개재된 실리콘 산화 박막과 같은 다른 두꺼운 절연막(128)을 갖는 기판(104)의 일부분 상에 플로팅 게이트(116)가 중첩된다. 트랜지스터(100)는, 기판(104)에 형성되어 있는 실리콘 산화막과 같은 전기적 절연 부분(130)에 의해 기판(104)내의 인접한 회로로부터 전기적으로 절연된다. 두꺼운 절연막(128)은 얇은 산화막 창(134)을 형성하기 위하여 드레인(108)에 인접된 영역에서 실질적으로 감소된 두께를 갖는다.
트랜지스터(100)(도2 및 도3 참조)의 프로그램밍을 일으키는 전압 신호가 트랜지스터의 개략적 예시도에 관련하여 도4에 도시되어 있다. 드레인 및 소스 영역(108, 112)에 0 볼트가 공급되고, 컨트롤 게이트(120)에 양(positive)의 전압(VDD)이 공급되어 있을 때, 도2에 도시된 바와 같이, 전계는 플로팅 게이트(116)의 에지를 따라 드레인(108)에 근접한 얇은 산화막 창(134)의 상대적으로 작은 영역 위에 집중된다. 얇은 산화막 창(134)이 충분히 얇아지므로써, 소정의 문턱 이상으로 트랜지스터(100)의 문턱전압을 상승시키기 위하여, VDD 신호(도4 참조)가 소정의 프로그래밍 전압으로 상승될 때, 충분한 양의 전자가 드레인(108)과 플로팅 게이트(116)의 인접한에지들 사이의 얇은 산화막 창(134)에서의 얇은 부분(138)을 통하여 드레인(108)으로부터 플로팅 게이트(116)로 터널된다(즉, 트랜지스터는 게이트 프로그램 된다). 프로그램 전압은 트랜지스터(100)의 프로그램밍이 요구되지 않는 노말 구동 전압의 영역보다 약 1.5 내지 약 5배 크다. 산화막 창(134)의 얇은 부분(138)은 약 120Å 보다 적은 두께를 갖는다.
게이트 프로그램 인에이블과 더불어, 얇은 산화막 창(134)은 또한 프로그램 문턱전압의 소거를 촉진시킨다. 도5에 도시된 바와같이 전압 신호가 트랜지스터(100)에 공급될 때, 플로팅 게이트(116)로부터 드레인(108)으로 전자 터널링에 의해 소거가 발생되는데, 이것은 게이트 유도 드레인 누설로 알려져 있다. 그러한 소거는, 소거 전압 보다 적은 전압이 드레인 영역에 공급되어 있을 때 문턱전압이 실질적으로 변동되지 않게 유지되도록 요구되는 EEPROM 트랜지스터 회로에서는 바람직하지 않다. 바람직하게, 본 발명의 경우, 소거 전압은 트랜지스터(100)의 소거가 요구되지 않는 노말 구동 전압의 영역 보다 약 1.5 내지 약 5배 크다. 예를 들면, 소거 전압 보다 적은 노말 구동 전압에 응답하여, 전자 터널링에 의해 게이트 프로그램이 가능하고 게이트 유도 드레인 누설을 최소화하는 트랜지스터가, 1996년 6월 28일자로 출원된(본 출원인의 미합중국 특허출원 제08/674,593호) Non-Volatile Memory Which is Programmable From a Power Source에 개시된 비휘발성 메모리 트랜지스터에 유효하게 사용될 수 있다.
게이트 유도 드레인 누설을 최소화하기 위해, 도2에 도시된 바와 같이, 드레인(108)의 에지는 플로팅 게이트(116)의 에지와 실질적으로 정렬되고, 기판(104)에 형성된 저농도 확산영역(140)이 사용되어 진다. 드레인(108)과 플로팅 게이트(116) 사이의 에지 정렬은, 트랜지스터(100)에 소정의 프로그래밍 또는 소거 전압이 공급될 때 드레인(108)과 플로팅 게이트(116) 사이의 전자 터널링이 계속 구동되는 동안, 전계가 플로팅 게이트(116)의 에지를 따라 집중되기 때문에 플로팅 게이트(116)로부터 드레인(108)으로의 전자 누설을 감소시킨다.
얇은 산화막 창(134)에서 다른 장소 보다 낮은 전계에서, n형 드레인(108)과 p형 기판(104) 사이의 접합(즉, p-n 접합)은 p-n 접합에 근접한 영역에서 얇은 산화막 창을 브렉다운시켜 전자 터널링을 가능하게 한다. 따라서, p-n 접합이 얇은 산화막 창(134)의 아래 또는 바로 이웃하여 인접하게 위치한다면, 이 얇은 산화막 창(134)은 실질적으로 게이트 유도 드레인 누설 양을 증가시키게 될 것이다. 얇은 산화막 창(134) 아래에 p-n 접합이 위치하는 것을 피하기 위하여, LDD 영역(140)은 드레인(108)으로부터 얇은 산화막 창(134)을 지나서 두꺼운 절연막(128)의 보다 두꺼운 부분의 아래로 연장된다. 이 LDD 영역(140)은 약 1×1014ions/cm2보다 적은 불순물 농도를 갖는다. 이러한 방식으로, 드레인(108)과 기판(104) 사이의 p-n 접합은 얇은 산화막 창(134)의 아래 또는 바로 근처로부터 제거된다. 보다 큰 크기의 전압이 드레인(108)과 기판(104) 사이의 접합이 브렉다운되기 전에 드레인에 공급되어질 수 있고, 그것에 의해 트랜지스터(100)의 소거를 구동한다. LDD 영역(140)은 또한 트랜지스터(100)의 소프트 라이트를 방지하기 위하여 핫 캐리어의 발생을 또한 억제한다.
도6은 트랜지스터(100)(도2 및 도3 참조)와 유사한 구조를 갖지만 반면에 반대형의 도핑된 불순물을 갖는 본 발명의 다른 트랜지스터(144)를 나타낸다. 특히, 트랜지스터(144)는 N-형 기판(104), P+형 소스(108)와 드레인(112), 및 저농도 불순물 P-형 LDD 영역(140)을 포함한다.
도7에 도시된 바와같이, 트랜지스터(144)는 드레인과 소스 영역(108, 112)에 프로그래밍 전압 레벨이 공급될 때 터널 프로그램된다. 도6에 도시된 바와 같이, 전계는 플로팅 게이트(116)의 에지를 따라 집중되어 트랜지스터(140)의 문턱전압에 실질적인 증가를 일으킨다. 도8에 도시된 바와같이, 드레인(108)과 컨트롤 게이트(120)에 소거 전압이 공급될 때 트랜지스터(144)는 소거된다. 도6에 도시된 바와 같이, 트랜지스터(140)의 문턱전압을 실질적으로 보다 낮추기 위하여, 충분한 양의 전자들이 플로팅 게이트(116)와 드레인(108) 사이를 터널 한다. 반면에, 도8에 도시된 바와 같이 소거 전압보다 적은 전압 레벨이 드레인(108)에 공급될 때, LDD 영역(140)은 드레인(108)과 기판(104) 사이의 p-n 접합이 브렉다운되기 전에 드레인(108)에 공급할 수 있는 전압을 실질적으로 증가시키고, 그것에 의해 트랜지스터(144)의 소거가 일어난다. 트랜지스터(100)(도2 참조)와 같은 방법으로, 트랜지스터(144)는, 게이트 프로그램이 가능하고, 드레인 소거가 가능하며, 그리고 게이트 유도 드레인 누설을 피하게 된다.
본 발명의 다른 트랜지스터(150)는 도3에 도시된 트랜지스터(100)와 유사한 구조를 갖지만, 반면에 중첩되지 않은 채 플로팅 게이트(116)에 인접한 컨트롤 게이트(154)를 갖는다. 플로팅 게이트(116)는 기판(104)에 형성된 전도 채널(158)상에 중첩된다. 실리콘 산화막과 같은 두꺼운 절연막(162)은 플로팅 게이트(116)와 전도 채널(158) 사이에 개재된다. 전도채널(158)은 컨트롤 게이트(154)에 전기적으로 접속된다. 따라서, 플로팅 게이트(116)는 인접한 컨트롤 게이트(154)와 용량성 결합된다. 게이트 유도 드레인 누설을 최소화하면서 트랜지스터(150)를 프로그래밍 및 소거하기 위한 전자 터널링을 구동하기 위하여, 도2에 도시된 바와 같이, 얇은 산화막 창(134)은 하부에 LDD 영역(140)을 갖는 드레인 영역(108)에 인접하여 위치된다.
EEPROM 트랜지스터(100)(도1참조) 제조를 위한 단계들이 도10 내지 도14에 도시된 순서적인 단면도에서 설명되어 진다. 먼저, 단결정 실리콘으로 구성된 p형 기판(104)이 준비된다. 절연막(128)이 열적으로 성장되거나 화학기상증착 공정에 의해 증착되어 지는데, 절연막(128)은 얇은 산화막 창(134) 이외의 부위에서 얇은 산화막 창(134)(도2참조)에서 요구되는 두께의 약 1.5배 내지 5배의 두께를 갖는 실리콘 산화막을 포함한다. 도11에 도시된 바와같이 절연막(128)의 일부(154)를 노출시키기 위하여 통상적인 수단에 의해 포토레지스트층(150)이 증착된 후 패턴된다.
다음에, 도11에 도시된 바와같이 LDD 영역(140) 패턴을 위한 포토레지스트층(150)을 사용한 이온주입에 의해 LDD 영역(140)이 형성된다. 그 다음에, 도12에 도시된 바와 같이, 절연막(128)의 노출된 일부(154)는 통상적인 화학 에칭 공정을 사용하여 제거된다. 도13에 도시된 바와 같이, 또 다른 절연막(158)이 절연막(128)과 노출된 LDD 영역(140) 상에 열적으로 성장되거나 화학기상증착 공정에 의해 증착되는데, 이 절연막(158)은 얇은 산화막 창(134)(도2 참조)에서 절연막(128)의 요구된 두께와 동일한 두께를 갖는 실리콘 산화막을 포함한다.
이어서, 도14에 도시된 바와같이, 플로팅 게이트(116)가 절연막(128, 158)의 일부 상부에 중첩되도록 증착되고 패턴된다. 그 다음에, 드레인 영역(108)과 소스 영역(112)은 통상적인 불순물 도핑 공정에 의해 형성된다. 얇은 절연막(158)은 드레인 영역(108)이 플로팅 게이트(116)의 에지에 실질적으로 (도시된 바와같이 수직적으로) 정렬되도록 한다. 도14에 도시된 바와같이, 트랜지스터(100)를 완성하기 위하여, 플로팅 게이트(116) 상에 통상적인 화학기상증착 공정에 의해 절연막(124)과 컨트롤 게이트가 증착된다.
이러한 제조 단계들을 통해, 전자 터널링에 의한 프로그래밍 및 소거의 구동을 위해, 드레인(108)과 플로팅 게이트(116)는 그들 사이에 개재된 얇은 산화막 창(134)에서 절연막을 가지고 에지 정렬된다. 또한, 소정의 프로그래밍 또는 소거 전압 보다 적은 전압 레벨이 드레인(108)에 공급될 때, 플로팅 게이트(116)와 드레인(108) 사이의 전자 터널링을 방지하기 위하여, LDD 영역(140)은 드레인(108)으로부터 얇은 산화막 창(134) 넘어 까지 연장되어 형성된다. 따라서, 트랜지스터(100)는 터널링 전자들에 의해 프로그램 및 소거되고, 게이트 유도 드레인 누설을 실질적으로 감소시키게 된다.
본 발명의 바람직한 실시예 및 그 개선은 상세하게 설명되었으며, 그러한 설명은 바람직한 일예에 의해 이루어졌다. 본 발명의 범위는 다음의 청구범위에 의해 정의되며, 상기 전술한 바람직한 실시예의 상세한 설명에 의해 반드시 제한되는 것은 아니다는 것이 이해되어야 할 것이다.
본 발명은 EEPROM 트랜지스터의 게이트 유도 드레인 누설을 감소시키고, 소프트 라이트를 방지하기 위한 핫 캐리어(hot carrier)의 발생을 또한 감소시켜, EEPROM 트랜지스터의 안정적 구동을 가져다주며, 이에 의해 EEPROM 소자의 메모리 상태의 오류를 방지하는 효과가 있다.
Claims (17)
- 반도체 기판;상기 반도체 기판에서 수평으로 간격이 띄어져 배치된, 에지를 갖는 드레인영역 및 소스 영역;상기 드레인 영역 에지에 실질적으로 정렬되는 외측 측벽을 가지고, 상기 소스 및 드레인 영역으로부터 수직으로 간격이 띄어진 플로팅 게이트 전도체; 및제1두께를 가지고 상기 드레인 영역과 상기 플로팅 게이트 전도체 사이에 연장된 제1부분과, 상기 제1두께 보다 실질적으로 큰 제2두께를 가지고 상기 제1부분으로부터 연장된 제2부분을 가지며, 상기 플로팅 게이트 전도체와 상기 소스 및 드레인 영역 사이에 수직으로 배치된 절연층을 포함하여 이루어진 이이피롬(EEPROM) 트랜지스터.
- 제1항에 있어서,상기 제1두께가, 소정의 프로그래밍 전압 레벨이 상기 드레인 영역에 공급될 때 실질적인 문턱전압 변화를 야기시키기 위하여, 상기 드레인 영역과 상기 플로팅 게이트 전도체 사이에서 전자들이 터널하기에 충분한 이이피롬 트랜지스터.
- 제2항에 있어서,상기 제2두께는 상기 제1두께보다 약 2 내지 약 5배 두께운 이이피롬 트랜지스터.
- 제1항에 있어서,상기 드레인 영역의 일부로부터 연장된 부분에서 상기 반도체 기판에 형성되고, 상기 제1부분의 하부와 상기 제2부분의 일부 하부 및 상기 드레인의 상기 에지를 둘러싸는 저농도 확산 영역을 더 포함하는 이이피롬 트랜지스터.
- 제4항에 있어서,상기 드레인 영역은 높은 불순물 도펀트 농도를 가지며;상기 저농도 확산 영역은, 소정의 소거 전압 레벨 보다 적은 전압이 상기 드레인 영역에 공급될 때 실질적인 문턱전압 변화를 방지하기 위하여, 상기 드레인 영역의 불순물 농도보다 충분히 낮은 불순물 도펀트 농도를 갖는 이이피롬 트랜지스터.
- 제5항에 있어서,상기 저농도 확산 영역은 약 1×1014ions/cm2보다 적은 불순물 농도를 갖는 이이피롬 트랜지스터.
- 반도체 기판;상기 반도체 기판에서 수평으로 떨어져 배치된 소스 및 드레인 영역;상기 소스 및 드레인 영역에 인접하여 수직으로 간격이 띄어진 플로팅 게이트 전도체;제1두께를 가지고 상기 드레인 영역과 상기 플로팅 게이트 전도체의 비주요부분 사이에서 연장된 제1부분과, 상기 제1두께 보다 실질적으로 큰 제2두께를 가지고 상기 제1부분으로부터 상기 플로팅게이트 전도체의 주요부분위에서 연장된 제2부분을 갖으며, 상기 플로팅 게이트 전도체와 상기 소스 및 드레인 영역 사이에 수직으로 배치된 절연층; 및상기 드레인 영역으로부터 상기 제1부분 전체에 인접하여 상기 제2부분의 일부 하부에서 연장된 상기 반도체 기판에 형성되는 저농도 확산 영역을 포함하여 이루어진 이이피롬 트랜지스터.
- 제7항에 있어서,상기 드레인 영역의 에지는 상기 플로팅 게이트 전도체의 에지와 실질적으로 수직하게 정렬된 이이피롬 트랜지스터.
- 제7항에 있어서,상기 제1부분의 제1두께가, 소정의 프로그래밍 전압 레벨이 상기 드레인 영역에 공급될 때 실질적인 문턱전압 변화를 야기시키기 위하여, 상기 드레인 영역과 상기 플로팅 게이트 전도체 사이에서 전자들이 터널하기에 충분한 이이피롬 트랜지스터.
- 제8항에 있어서,상기 소정 프로그래밍 전압이 상기 이이피롬 트랜지스터의 노말 영역의 구동 전압보다 적어도1.5배 큰 이이피롬 트랜지스터.
- 제8항에 있어서,상기 소정 프로그래밍 전압이 상기 이이피롬 트랜지스터의 노말 영역의 구동 전압보다 약 1.5배 내지 약 5배 큰 영역 내인 이이피롬 트랜지스터.
- 제7항에 있어서,상기 제1두께가 약 120Å보다 작은 이이피롬 트랜지스터.
- 제7항에 있어서,상기 제2두께가 상기 제1두께보다 약 1.5 내지 약 5배 큰 이이피롬 트랜지스터.
- 제7항에 있어서,상기 드레인 영역은 높은 불순물 도펀트 농도를 포함하고;상기 저농도 확산 영역은, 소정의 소거 전압 레벨 보다 적은 전압이 상기 드레인 영역에 공급될 때 문턱전압에서의 실질적인 변화를 방지하기 위하여, 상기 드레인 영역의 불순물 농도보다 충분히 낮은 불순물 도펀트 농도를 갖는 이이피롬 트랜지스터.
- 제7항에 있어서,상기 저농도 확산 영역은 약 1×1014ions/cm2보다 적은 불순물 농도를 갖는 이이피롬 트랜지스터.
- 제7항에 있어서,상기 반도체 기판은 P-형 불순물 도펀트를 포함하고;상기 소스 및 드레인 영역은 각각 N+형 불순물 도펀트를 포함하고;상기 저농도 확산 영역은 N-형 불순물 도펀트를 포함하는 이이피롬 트랜지스터.
- 제7항에 있어서,상기 반도체 기판은 N-형 불순물 도펀트를 포함하고;상기 소스 및 드레인 영역은 각각 P+형 불순물 도펀트를 포함하고;상기 저농도 확산 영역은 P-형 불순물 도펀트를 포함하는 이이피롬 트랜지스터.
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