JPH04313241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04313241A JPH04313241A JP7925591A JP7925591A JPH04313241A JP H04313241 A JPH04313241 A JP H04313241A JP 7925591 A JP7925591 A JP 7925591A JP 7925591 A JP7925591 A JP 7925591A JP H04313241 A JPH04313241 A JP H04313241A
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor device
- silicon nitride
- semiconductor substrate
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 18
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 17
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 17
- 150000002500 ions Chemical class 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 238000000206 photolithography Methods 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 9
- 230000005669 field effect Effects 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 15
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 61
- 239000010410 layer Substances 0.000 description 13
- 230000002411 adverse Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造を有する半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤ構造を有する半導体装置の
製造方法としては特開平０２−２７３９３３に記載され
た例が知られている。図２および図３に従来例の実施例
を示す。以下図面にもとづき詳しく説明する。
製造方法としては特開平０２−２７３９３３に記載され
た例が知られている。図２および図３に従来例の実施例
を示す。以下図面にもとづき詳しく説明する。
【０００３】まず、図２に示したように半導体基板上に
ＬＤＤ構造の半導体装置を構成するには、サイドウォー
ル絶縁膜１１の形成工程と濃い不純物拡散層７と薄い不
純物拡散層８を形成するための２回の不純物イオン注入
工程が不可欠であった。さらに、ホットキャリヤのゲー
ト絶縁膜やサイドウォール絶縁膜への注入による半導体
装置の電気的特性の劣化を防止するためには、図３に示
したように極く薄い多結晶シリコン膜１２などの導電膜
を構成する工程をくわえる必要がある。
ＬＤＤ構造の半導体装置を構成するには、サイドウォー
ル絶縁膜１１の形成工程と濃い不純物拡散層７と薄い不
純物拡散層８を形成するための２回の不純物イオン注入
工程が不可欠であった。さらに、ホットキャリヤのゲー
ト絶縁膜やサイドウォール絶縁膜への注入による半導体
装置の電気的特性の劣化を防止するためには、図３に示
したように極く薄い多結晶シリコン膜１２などの導電膜
を構成する工程をくわえる必要がある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
図３に示した従来の技術では、ホットキャリヤの注入を
防止する極く薄い多結晶シリコン膜１２等からなる導電
膜はゲート電極５と接触しているため、ゲート電極５に
電圧を印加した際には、極く薄い多結晶シリコン膜１２
とゲート電極５が同電位を有し、結果として半導体基板
１内に構成された薄い不純物拡散層８近傍の電界を強め
る効果を生むことになる。本来、ＬＤＤ構造を構成する
目的は、薄い不純物拡散層を構成することによりドレイ
ン電極近傍の電界を弱め、ドレイン電極とソース電極間
の電気的な耐圧を上げ、リーク電流をも減少させること
にある。しかし、従来例のようにゲート電極５と同電位
になる極く薄い多結晶シリコン膜１２等からなる導電膜
を構成してしまうと、薄い不純物拡散層を形成してもド
レイン電極近傍の電界を十分弱めることができなくなっ
てしまう。このため、このような導電膜を構成したＬＤ
Ｄ構造の半導体装置においては、工程が複雑なことに加
えてドレイン・ソース両電極間の電気的耐圧を十分上げ
ることができないという問題点がある。
図３に示した従来の技術では、ホットキャリヤの注入を
防止する極く薄い多結晶シリコン膜１２等からなる導電
膜はゲート電極５と接触しているため、ゲート電極５に
電圧を印加した際には、極く薄い多結晶シリコン膜１２
とゲート電極５が同電位を有し、結果として半導体基板
１内に構成された薄い不純物拡散層８近傍の電界を強め
る効果を生むことになる。本来、ＬＤＤ構造を構成する
目的は、薄い不純物拡散層を構成することによりドレイ
ン電極近傍の電界を弱め、ドレイン電極とソース電極間
の電気的な耐圧を上げ、リーク電流をも減少させること
にある。しかし、従来例のようにゲート電極５と同電位
になる極く薄い多結晶シリコン膜１２等からなる導電膜
を構成してしまうと、薄い不純物拡散層を形成してもド
レイン電極近傍の電界を十分弱めることができなくなっ
てしまう。このため、このような導電膜を構成したＬＤ
Ｄ構造の半導体装置においては、工程が複雑なことに加
えてドレイン・ソース両電極間の電気的耐圧を十分上げ
ることができないという問題点がある。
【０００５】また、図２に示すような良く知られたＬＤ
Ｄ構造の半導体装置を構成する従来の工程においても、
濃い不純物拡散層７と薄い不純物拡散層８を構成するた
めに、最低２回の不純物イオンの注入をおこなわねばな
らないという問題点をも有している。さらに、図２およ
び図３におけるサイドウォール絶縁膜１１は、ＬＤＤ構
造を実現するのに不可欠の膜であるが、通常およそ１０
００℃ほどの高温状態で熱酸化工程により形成されるゲ
ート酸化膜４と異なり、８００℃以下の低温状態で成膜
されるために、その膜質はけっして良いものではなかっ
た。このため、サイドウォール絶縁膜１１中に存在する
欠陥により構成されるトラップ準位や空間電荷が、ＬＤ
Ｄ構造を有する半導体装置の電気的特性にしばしば悪影
響を与えるという問題点も有している。
Ｄ構造の半導体装置を構成する従来の工程においても、
濃い不純物拡散層７と薄い不純物拡散層８を構成するた
めに、最低２回の不純物イオンの注入をおこなわねばな
らないという問題点をも有している。さらに、図２およ
び図３におけるサイドウォール絶縁膜１１は、ＬＤＤ構
造を実現するのに不可欠の膜であるが、通常およそ１０
００℃ほどの高温状態で熱酸化工程により形成されるゲ
ート酸化膜４と異なり、８００℃以下の低温状態で成膜
されるために、その膜質はけっして良いものではなかっ
た。このため、サイドウォール絶縁膜１１中に存在する
欠陥により構成されるトラップ準位や空間電荷が、ＬＤ
Ｄ構造を有する半導体装置の電気的特性にしばしば悪影
響を与えるという問題点も有している。
【０００６】そこで、本発明はこのような問題点を解決
するもので、その目的とするところは、工程を簡略化し
つつ電気的特性に悪影響をおよぼし易いサイドウォール
絶縁膜や導電膜を構成することなく、一回の不純物イオ
ンの注入によりＬＤＤ構造の半導体装置を構成し得る半
導体装置の製造方法を提供することにある。
するもので、その目的とするところは、工程を簡略化し
つつ電気的特性に悪影響をおよぼし易いサイドウォール
絶縁膜や導電膜を構成することなく、一回の不純物イオ
ンの注入によりＬＤＤ構造の半導体装置を構成し得る半
導体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、半導体基板上にＭＯＳ型電界効果トラ
ンジスタを形成する半導体装置の製造方法において、前
記半導体基板上に窒化シリコン膜を成膜し前記窒化シリ
コン膜の一部をホトリソグラフィー法により除去する工
程と、前記窒化シリコン膜をマスクにして前記半導体基
板の露出した領域を選択酸化して二酸化シリコン膜を形
成する工程と、前記窒化シリコン膜を取り除いて熱酸化
工程によりゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板上に不純物イオンを注入する工程を含むこと
を特徴とする。
タの製造方法は、半導体基板上にＭＯＳ型電界効果トラ
ンジスタを形成する半導体装置の製造方法において、前
記半導体基板上に窒化シリコン膜を成膜し前記窒化シリ
コン膜の一部をホトリソグラフィー法により除去する工
程と、前記窒化シリコン膜をマスクにして前記半導体基
板の露出した領域を選択酸化して二酸化シリコン膜を形
成する工程と、前記窒化シリコン膜を取り除いて熱酸化
工程によりゲート絶縁膜を形成する工程と、ゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板上に不純物イオンを注入する工程を含むこと
を特徴とする。
【０００８】また、特許請求の範囲第１項記載の半導体
装置の製造方法において前記選択酸化の際に同時に二酸
化シリコン膜からなる素子分離領域を形成することを特
徴とする。
装置の製造方法において前記選択酸化の際に同時に二酸
化シリコン膜からなる素子分離領域を形成することを特
徴とする。
【０００９】
【実施例】以下本発明に係る半導体装置の製造方法につ
いて、実施例にもとづき詳細に説明する。
いて、実施例にもとづき詳細に説明する。
【００１０】まず、図１（ａ）〜（ｇ）は本発明の半導
体装置の製造方法の一実施例を示す工程順断面図である
。はじめに図１（ａ）に示したように半導体基板１上に
窒化シリコン膜２を成膜し、ホトリソグラフィー法によ
り窒化シリコン膜２の一部を取り除く。次に図１（ｂ）
に示したように窒化シリコン膜２をマスクにして選択酸
化を行い二酸化シリコン膜３を構成する。後にこの二酸
化シリコン膜３は半導体装置のゲート絶縁膜の一部とな
る。次に、窒化シリコン膜２を取り除いて図１（ｃ）に
示すように熱酸化を行い半導体基板１全体を酸化しゲー
ト絶縁膜４を構成する。図１（ｂ）の選択酸化工程の際
に二酸化シリコン膜が形成された領域の酸化膜の膜厚は
さらにより厚くなる。次に、図１（ｄ）に示すようにゲ
ート電極５を構成し、図１（ｅ）に示すようにゲート電
極をマスクにして不純物イオン６を注入し半導体基板１
の表面に濃い不純物拡散層７と薄い不純物拡散層８を形
成する。このように濃度の異なる拡散層が構成し得る理
由は、ゲート絶縁膜４の膜厚が局所的に異なり、ゲート
電極５に覆われる領域の膜厚が最も厚く、ソース・ドレ
イン電極領域１５を覆うゲート酸化膜４が比較的薄いた
めによっている。なぜなら、ある加速電圧により一定濃
度で不純物イオン６を打ち込んでも、不純物イオン６は
ゲート酸化膜４の膜厚の薄いところほど濃い濃度で注入
されるからである。このように、ゲート絶縁膜４の局所
的な膜厚の違いを利用することにより、不純物イオンの
打ち込み工程を一回おこなうだけでＬＤＤ構造を構成で
きる。そのうえさらに、電気的特性に悪影響をおよぼす
ことになるサイドウォール絶縁膜の構成することやホッ
トキャリヤの注入を防ぐための導電膜を設ける必要性も
ない。このため、この工程を使って半導体装置を製作す
れば、工程の簡略化と短縮化が実現すると共に高性能か
つ高信頼性の半導体装置を得ることができるのである。 不純物拡散層形成後、図１（ｆ）に示すように層間絶縁
膜９を積層する。次に図１（ｇ）に示すように濃い不純
物拡散層７を覆う層間絶縁膜９とゲート絶縁膜４の一部
を取り除き、濃い不純物拡散層７と接触するアルミ配線
１０を構成することにより半導体装置が完成する。従来
例では２回の不純物イオン注入とそれに伴う不純物イオ
ンによるドナー準位あるいはアクセプタ準位構成のため
の２回のアニール処理を必要とするが、本実施例におい
てはそれぞれ１回で良く工程が簡略化される。
体装置の製造方法の一実施例を示す工程順断面図である
。はじめに図１（ａ）に示したように半導体基板１上に
窒化シリコン膜２を成膜し、ホトリソグラフィー法によ
り窒化シリコン膜２の一部を取り除く。次に図１（ｂ）
に示したように窒化シリコン膜２をマスクにして選択酸
化を行い二酸化シリコン膜３を構成する。後にこの二酸
化シリコン膜３は半導体装置のゲート絶縁膜の一部とな
る。次に、窒化シリコン膜２を取り除いて図１（ｃ）に
示すように熱酸化を行い半導体基板１全体を酸化しゲー
ト絶縁膜４を構成する。図１（ｂ）の選択酸化工程の際
に二酸化シリコン膜が形成された領域の酸化膜の膜厚は
さらにより厚くなる。次に、図１（ｄ）に示すようにゲ
ート電極５を構成し、図１（ｅ）に示すようにゲート電
極をマスクにして不純物イオン６を注入し半導体基板１
の表面に濃い不純物拡散層７と薄い不純物拡散層８を形
成する。このように濃度の異なる拡散層が構成し得る理
由は、ゲート絶縁膜４の膜厚が局所的に異なり、ゲート
電極５に覆われる領域の膜厚が最も厚く、ソース・ドレ
イン電極領域１５を覆うゲート酸化膜４が比較的薄いた
めによっている。なぜなら、ある加速電圧により一定濃
度で不純物イオン６を打ち込んでも、不純物イオン６は
ゲート酸化膜４の膜厚の薄いところほど濃い濃度で注入
されるからである。このように、ゲート絶縁膜４の局所
的な膜厚の違いを利用することにより、不純物イオンの
打ち込み工程を一回おこなうだけでＬＤＤ構造を構成で
きる。そのうえさらに、電気的特性に悪影響をおよぼす
ことになるサイドウォール絶縁膜の構成することやホッ
トキャリヤの注入を防ぐための導電膜を設ける必要性も
ない。このため、この工程を使って半導体装置を製作す
れば、工程の簡略化と短縮化が実現すると共に高性能か
つ高信頼性の半導体装置を得ることができるのである。 不純物拡散層形成後、図１（ｆ）に示すように層間絶縁
膜９を積層する。次に図１（ｇ）に示すように濃い不純
物拡散層７を覆う層間絶縁膜９とゲート絶縁膜４の一部
を取り除き、濃い不純物拡散層７と接触するアルミ配線
１０を構成することにより半導体装置が完成する。従来
例では２回の不純物イオン注入とそれに伴う不純物イオ
ンによるドナー準位あるいはアクセプタ準位構成のため
の２回のアニール処理を必要とするが、本実施例におい
てはそれぞれ１回で良く工程が簡略化される。
【００１１】さらに、図１（ｂ）の選択酸化の工程の際
に、同時に素子分離領域を構成することが可能であるこ
とを示そう。まず、図４（ａ）において半導体基板１上
に窒化シリコン膜２を成膜し半導体装置形成領域１３と
素子分離領域１４を覆う窒化シリコン膜２をホトリソグ
ラフィー法により除去する。次に窒化シリコン膜２をマ
スクにして選択酸化をおこない図４（ｂ）に示したよう
に二酸化シリコン膜３を半導体装置形成領域１３と素子
分離領域１４の両領域に形成する。素子分離領域１４に
形成された二酸化シリコン膜３は、半導体基板１内に設
けられる隣接しあう領域からの電気的干渉を弱める働き
を担う。他方、半導体装置形成領域１３の二酸化シリコ
ン膜３は、図１（ｂ）の二酸化シリコン膜３と同じ役割
を担い半導体装置のゲート絶縁膜を構成する二酸化シリ
コン膜の一部となる。このため図４（ｂ）に示した選択
酸化工程は、同時に素子分離用の酸化膜とゲート絶縁膜
用の酸化膜の一部を構成し得ることが可能である。した
がって、この工程の後、前記の実施例の図１（ｃ）〜（
ｇ）に示したのと同様に半導体装置を構成すれば、一回
の不純物イオンの注入により高信頼性のＬＤＤ構造を有
する素子分離された半導体装置を容易に得ることができ
る。なお、図４（ｂ）の工程の後、もし素子領域の二酸
化シリコン膜３の膜厚が十分でなかった場合には、半導
体装置形成領域１３二酸化シリコン膜３を覆うようにさ
らに窒化シリコン膜２を積層し、図４（ｃ）に示すよう
に素子分離領域１４だけ再び選択酸化をおこない、厚膜
の二酸化シリコン膜３を同領域に形成すれば良い。
に、同時に素子分離領域を構成することが可能であるこ
とを示そう。まず、図４（ａ）において半導体基板１上
に窒化シリコン膜２を成膜し半導体装置形成領域１３と
素子分離領域１４を覆う窒化シリコン膜２をホトリソグ
ラフィー法により除去する。次に窒化シリコン膜２をマ
スクにして選択酸化をおこない図４（ｂ）に示したよう
に二酸化シリコン膜３を半導体装置形成領域１３と素子
分離領域１４の両領域に形成する。素子分離領域１４に
形成された二酸化シリコン膜３は、半導体基板１内に設
けられる隣接しあう領域からの電気的干渉を弱める働き
を担う。他方、半導体装置形成領域１３の二酸化シリコ
ン膜３は、図１（ｂ）の二酸化シリコン膜３と同じ役割
を担い半導体装置のゲート絶縁膜を構成する二酸化シリ
コン膜の一部となる。このため図４（ｂ）に示した選択
酸化工程は、同時に素子分離用の酸化膜とゲート絶縁膜
用の酸化膜の一部を構成し得ることが可能である。した
がって、この工程の後、前記の実施例の図１（ｃ）〜（
ｇ）に示したのと同様に半導体装置を構成すれば、一回
の不純物イオンの注入により高信頼性のＬＤＤ構造を有
する素子分離された半導体装置を容易に得ることができ
る。なお、図４（ｂ）の工程の後、もし素子領域の二酸
化シリコン膜３の膜厚が十分でなかった場合には、半導
体装置形成領域１３二酸化シリコン膜３を覆うようにさ
らに窒化シリコン膜２を積層し、図４（ｃ）に示すよう
に素子分離領域１４だけ再び選択酸化をおこない、厚膜
の二酸化シリコン膜３を同領域に形成すれば良い。
【００１２】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、選択的酸化工程を利用することにより、
電気的特性に悪影響をおよぼし易いサイドウォール絶縁
膜を構成することもなく、一回の不純物イオン注入によ
り高信頼性で優れた電気的特性を有するＬＤＤ構造の半
導体装置を短縮された工程で実現できるという効果を有
する。
の製造方法は、選択的酸化工程を利用することにより、
電気的特性に悪影響をおよぼし易いサイドウォール絶縁
膜を構成することもなく、一回の不純物イオン注入によ
り高信頼性で優れた電気的特性を有するＬＤＤ構造の半
導体装置を短縮された工程で実現できるという効果を有
する。
【図１】（ａ）〜（ｇ）本発明の半導体装置の製造方法
の一実施例を示す工程順断面図。
の一実施例を示す工程順断面図。
【図２】従来の半導体装置の製造方法の一実施例を示す
断面図。
断面図。
【図３】従来の半導体装置の製造方法の一実施例を示す
断面図。
断面図。
【図４】（ａ）〜（ｃ）本発明の半導体装置の製造方法
の別の実施例を示す工程順断面図。
の別の実施例を示す工程順断面図。
１ 半導体基板
２ 窒化シリコン膜
３ 二酸化シリコン膜
４ ゲート酸化膜
５ ゲート電極
６ 不純物イオン
７ 濃い不純物拡散層
８ 薄い不純物拡散層
９ 層間絶縁膜
１０ アルミ配線
１１ サイドウォール絶縁膜
１２ 極く薄い多結晶シリコン膜
１３ 半導体装置形成領域
１４ 素子分離領域
Claims (2)
- 【請求項１】半導体基板上にＭＯＳ型電界効果トランジ
スタを形成する半導体装置の製造方法において、前記半
導体基板上に窒化シリコン膜を成膜し前記窒化シリコン
膜の一部をホトリソグラフィー法により除去する工程と
、前記窒化シリコン膜をマスクにして前記半導体基板の
露出した領域を選択酸化して二酸化シリコン膜を形成す
る工程と、前記窒化シリコン膜を取り除いて熱酸化工程
によりゲート絶縁膜を形成する工程と、ゲート電極を形
成する工程と、前記ゲート電極をマスクにして前記半導
体基板上に不純物イオンを注入する工程を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２】特許請求の範囲第１項記載の半導体装置の
製造方法において、前記選択酸化の際に同時に二酸化シ
リコン膜からなる素子分離領域を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7925591A JPH04313241A (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7925591A JPH04313241A (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313241A true JPH04313241A (ja) | 1992-11-05 |
Family
ID=13684746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7925591A Pending JPH04313241A (ja) | 1991-04-11 | 1991-04-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313241A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087963B1 (en) * | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
-
1991
- 1991-04-11 JP JP7925591A patent/JPH04313241A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087963B1 (en) * | 1999-03-16 | 2006-08-08 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
| US7572685B2 (en) | 1999-03-16 | 2009-08-11 | Sanyo Electric Co., Ltd. | Method of manufacturing thin film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR910007377B1 (ko) | 반도체장치 | |
| JP2508818B2 (ja) | 半導体装置の製造方法 | |
| JP3472401B2 (ja) | 半導体装置の製造方法 | |
| KR950009806B1 (ko) | Ccd 전하전송소자와 고체촬상장치 및 그 제조방법 | |
| JPS6244701B2 (ja) | ||
| US4181537A (en) | Method of fabricating an insulated gate field effect device | |
| JPS5947471B2 (ja) | 絶縁ゲ−ト型電界効果半導体装置の製造方法 | |
| US6521942B2 (en) | Electrically programmable memory cell | |
| US4441941A (en) | Method for manufacturing a semiconductor device employing element isolation using insulating materials | |
| JP2730535B2 (ja) | 半導体装置の製造方法 | |
| JPH04316333A (ja) | 薄膜トランジスタの製造方法 | |
| JPH04313241A (ja) | 半導体装置の製造方法 | |
| JP3162440B2 (ja) | 固体撮像装置の製造方法 | |
| JPH02218136A (ja) | Ｍｏｓ半導体デバイス製造方法 | |
| JPH0330470A (ja) | 半導体装置 | |
| JPS605065B2 (ja) | Ｍｉｓ形半導体装置の製造方法 | |
| JP3125929B2 (ja) | 半導体装置の製造方法 | |
| JPH05343426A (ja) | 電界効果型半導体装置およびその製造方法 | |
| JPS60241259A (ja) | リ−ド・オンリ−・メモリの製造方法 | |
| JPS5828734B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| JPH06295983A (ja) | 半導体装置およびその製造方法 | |
| JPS63117470A (ja) | モス型半導体装置およびその製造方法 | |
| JPS63261728A (ja) | 半導体装置の製造方法 | |
| JPH0252859B2 (ja) | ||
| JPH04133333A (ja) | 半導体装置の製造方法 |