JPH09246383A - 半導体素子および半導体素子の製造方法 - Google Patents
半導体素子および半導体素子の製造方法Info
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- JPH09246383A JPH09246383A JP8050406A JP5040696A JPH09246383A JP H09246383 A JPH09246383 A JP H09246383A JP 8050406 A JP8050406 A JP 8050406A JP 5040696 A JP5040696 A JP 5040696A JP H09246383 A JPH09246383 A JP H09246383A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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-
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Abstract
(57)【要約】
【課題】 電荷保持特性のよい半導体素子およびその製
造方法を提供する。 【解決手段】 プログラム用のトランジスタＴＲ１の近
傍のＯＮＯ膜１８のみを取り除く。ポリシリコン膜１６
をエッチングすることにより、トランジスタＴＲ１のフ
ローティングゲートＦＧ１を形成する。つぎに、酸化工
程により、トランジスタＴＲ１の層間膜ＳＭ１を形成す
る。層間膜ＳＭ１は、フローティングゲートＦＧ１を覆
い込むように形成される。フローティングゲートＦＧ１
および層間膜ＳＭ１をマスクとして、基板１２にＡｓイ
オンを注入する。層間膜ＳＭ１は、シリコン酸化膜によ
り構成された比較的厚い膜であるため、Ａｓイオンが打
込まれても、Ａｓイオンは膜の表面に留まり、膜を貫通
することはない。このため、Ａｓイオンの注入により層
間膜ＳＭ１の電荷保持特性が悪くなることはない。
造方法を提供する。 【解決手段】 プログラム用のトランジスタＴＲ１の近
傍のＯＮＯ膜１８のみを取り除く。ポリシリコン膜１６
をエッチングすることにより、トランジスタＴＲ１のフ
ローティングゲートＦＧ１を形成する。つぎに、酸化工
程により、トランジスタＴＲ１の層間膜ＳＭ１を形成す
る。層間膜ＳＭ１は、フローティングゲートＦＧ１を覆
い込むように形成される。フローティングゲートＦＧ１
および層間膜ＳＭ１をマスクとして、基板１２にＡｓイ
オンを注入する。層間膜ＳＭ１は、シリコン酸化膜によ
り構成された比較的厚い膜であるため、Ａｓイオンが打
込まれても、Ａｓイオンは膜の表面に留まり、膜を貫通
することはない。このため、Ａｓイオンの注入により層
間膜ＳＭ１の電荷保持特性が悪くなることはない。
Description
【０００１】
【発明の属する技術分野】この発明は半導体素子に関
し、特に、静電容量が並列接続された２つの素子を備え
た半導体素子およびその製造方法に関する。
し、特に、静電容量が並列接続された２つの素子を備え
た半導体素子およびその製造方法に関する。
【０００２】
【関連技術】ユーザーが手元で論理機能を書込むことが
できるＬＳＩとして、ＰＬＤ（Programmable Logic Dev
ice）が知られている。ＰＬＤは、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。ＰＬＤのスイッチ等として、図６
Ａに示すスイッチング素子ＳＷが考えられる。
できるＬＳＩとして、ＰＬＤ（Programmable Logic Dev
ice）が知られている。ＰＬＤは、あらかじめチップ上
に多くの論理回路等を配置するとともに、論理回路等相
互を、プログラム可能なスイッチを介して接続するよう
構成したものである。ＰＬＤのスイッチ等として、図６
Ａに示すスイッチング素子ＳＷが考えられる。
【０００３】スイッチング素子ＳＷは、プログラム用の
トランジスタＴＲ１およびスイッチ用のトランジスタＴ
Ｒ２を図６Ａのように接続することにより構成する。プ
ログラム用のトランジスタＴＲ１は、スプリットゲート
型のＥＰＲＯＭ（Erectrically Programmable Read Onl
y Memory）である。また、トランジスタＴＲ１およびＴ
Ｒ２の、フローティングゲートＦＧ相互、コントロール
ゲートＣＧ相互は、ともに、連続的に形成されている。
トランジスタＴＲ１およびスイッチ用のトランジスタＴ
Ｒ２を図６Ａのように接続することにより構成する。プ
ログラム用のトランジスタＴＲ１は、スプリットゲート
型のＥＰＲＯＭ（Erectrically Programmable Read Onl
y Memory）である。また、トランジスタＴＲ１およびＴ
Ｒ２の、フローティングゲートＦＧ相互、コントロール
ゲートＣＧ相互は、ともに、連続的に形成されている。
【０００４】端子ＥＳ、ＥＤ、コントロールゲートＣ
Ｇ、基板ＳＢに適当な電圧を印加することによりトラン
ジスタＴＲ１にＯＮ／ＯＦＦ情報を書込み、トランジス
タＴＲ１に書込まれた情報にしたがい、トランジスタＴ
Ｒ２が、配線Ｌ１と配線Ｌ２とを継断する。
Ｇ、基板ＳＢに適当な電圧を印加することによりトラン
ジスタＴＲ１にＯＮ／ＯＦＦ情報を書込み、トランジス
タＴＲ１に書込まれた情報にしたがい、トランジスタＴ
Ｒ２が、配線Ｌ１と配線Ｌ２とを継断する。
【０００５】図６Ｂ、Ｃに、それぞれ、プログラム用の
トランジスタＴＲ１、スイッチ用のトランジスタＴＲ２
の断面構成を示す。トランジスタＴＲ１に、ＯＦＦ情報
を書込むには、例えば図６Ｂに示すトランジスタＴＲ１
の基板ＳＢとフローティングゲートＦＧとの間に、フロ
ーティングゲートＦＧが高電位となるような電位差を与
え、電子をフローティングゲートＦＧに取込むことによ
り行なう。したがって、基板ＳＢに対し、フローティン
グゲートＦＧの電位が高いほど、書込みが容易となる。
トランジスタＴＲ１、スイッチ用のトランジスタＴＲ２
の断面構成を示す。トランジスタＴＲ１に、ＯＦＦ情報
を書込むには、例えば図６Ｂに示すトランジスタＴＲ１
の基板ＳＢとフローティングゲートＦＧとの間に、フロ
ーティングゲートＦＧが高電位となるような電位差を与
え、電子をフローティングゲートＦＧに取込むことによ
り行なう。したがって、基板ＳＢに対し、フローティン
グゲートＦＧの電位が高いほど、書込みが容易となる。
【０００６】スイッチング素子ＳＷをコンデンサの結合
と見た場合の等価回路を図７に示す。コントロールゲー
トＣＧとフローティングゲートＦＧとの間に形成される
容量をＣ1U、Ｃ2Uとし、フローティングゲートＦＧと基
板ＳＢとの間に形成される容量をＣ1L、Ｃ2Lとすれば、
コントロールゲートＣＧと基板ＳＢ間に印加される電圧
をＶとした場合、フローティングゲートＦＧと基板ＳＢ
との間に発生する電圧ＶLは、図７に示す式で表わされ
る。
と見た場合の等価回路を図７に示す。コントロールゲー
トＣＧとフローティングゲートＦＧとの間に形成される
容量をＣ1U、Ｃ2Uとし、フローティングゲートＦＧと基
板ＳＢとの間に形成される容量をＣ1L、Ｃ2Lとすれば、
コントロールゲートＣＧと基板ＳＢ間に印加される電圧
をＶとした場合、フローティングゲートＦＧと基板ＳＢ
との間に発生する電圧ＶLは、図７に示す式で表わされ
る。
【０００７】すなわち、電圧ＶLを大きくするために
は、コントロールゲートＣＧとフローティングゲートＦ
Ｇとの間に形成される容量Ｃ1U、Ｃ2Uを大きくすればよ
い。このためには、図６Ｂ、Ｃに示すように、コントロ
ールゲートＣＧとフローティングゲートＦＧとの間に配
置される層間膜ＳＭを、薄くて電荷保持特性の良いＯＮ
Ｏ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化
膜の３層構造を持つ）により構成すればよい。
は、コントロールゲートＣＧとフローティングゲートＦ
Ｇとの間に形成される容量Ｃ1U、Ｃ2Uを大きくすればよ
い。このためには、図６Ｂ、Ｃに示すように、コントロ
ールゲートＣＧとフローティングゲートＦＧとの間に配
置される層間膜ＳＭを、薄くて電荷保持特性の良いＯＮ
Ｏ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化
膜の３層構造を持つ）により構成すればよい。
【０００８】また、図７に示す電圧ＶLのバラ付きを低
減するため、トランジスタＴＲ１のコントロールゲート
ＣＧとフローティングゲートＦＧとの間に形成される容
量をＣ1Uを一定にする必要がある。このため、図６Ｂに
示すように、層間膜ＳＭおよびフローティングゲートＦ
Ｇを覆い込むようにコントロールゲートＣＧを形成して
いる。このように構成すれば、層間膜ＳＭおよびフロー
ティングゲートＦＧに対するコントロールゲートＣＧの
位置ずれが生じても、容量Ｃ1Uに影響を与えることはな
い。
減するため、トランジスタＴＲ１のコントロールゲート
ＣＧとフローティングゲートＦＧとの間に形成される容
量をＣ1Uを一定にする必要がある。このため、図６Ｂに
示すように、層間膜ＳＭおよびフローティングゲートＦ
Ｇを覆い込むようにコントロールゲートＣＧを形成して
いる。このように構成すれば、層間膜ＳＭおよびフロー
ティングゲートＦＧに対するコントロールゲートＣＧの
位置ずれが生じても、容量Ｃ1Uに影響を与えることはな
い。
【０００９】一方、電子がフローティングゲートＦＧに
取込まれるのは、ソースＳ、ドレインＤ間の電位差によ
り電子が十分に加速されるドレインＤ近傍である。した
がって、ドレインＤはフローティングゲートＦＧの直近
に配置されなければならない。
取込まれるのは、ソースＳ、ドレインＤ間の電位差によ
り電子が十分に加速されるドレインＤ近傍である。した
がって、ドレインＤはフローティングゲートＦＧの直近
に配置されなければならない。
【００１０】これらの条件を満たすべく、図８に示すよ
うに、フローティングゲートＦＧ、および、ＯＮＯ膜に
より構成された層間膜ＳＭを形成した後、層間膜ＳＭと
フローティングゲートＦＧとをマスクとして、セルフア
ラインで基板２にＡs（ヒ素）イオンを打込み（図８Ａ
参照）、ドレインＤを形成する（図８Ｂ参照）。その
後、層間膜ＳＭおよびフローティングゲートＦＧを覆い
込むように、コントロールゲートＣＧを形成する（図８
Ｂ、Ｃ参照）。このようにして、スイッチング素子ＳＷ
を形成する。
うに、フローティングゲートＦＧ、および、ＯＮＯ膜に
より構成された層間膜ＳＭを形成した後、層間膜ＳＭと
フローティングゲートＦＧとをマスクとして、セルフア
ラインで基板２にＡs（ヒ素）イオンを打込み（図８Ａ
参照）、ドレインＤを形成する（図８Ｂ参照）。その
後、層間膜ＳＭおよびフローティングゲートＦＧを覆い
込むように、コントロールゲートＣＧを形成する（図８
Ｂ、Ｃ参照）。このようにして、スイッチング素子ＳＷ
を形成する。
【００１１】
【発明が解決しようとする課題】しかし、上記のような
スイッチング素子ＳＷの製造方法には、次のような問題
点がある。図８Ａに示すように、層間膜ＳＭとフローテ
ィングゲートＦＧとをマスクとして、セルフアラインで
基板２にＡsイオンを打込む際、Ａsイオンにより、層間
膜ＳＭの上部を構成しているＯＮＯ膜がダメージを受け
る。ＯＮＯ膜は膜厚が薄いため、ダメージを受けること
により電荷保持特性が悪くなる。このため、トランジス
タＴＲ１のコントロールゲートＣＧとフローティングゲ
ートＦＧとの間の絶縁不良が生ずるおそれがある。
スイッチング素子ＳＷの製造方法には、次のような問題
点がある。図８Ａに示すように、層間膜ＳＭとフローテ
ィングゲートＦＧとをマスクとして、セルフアラインで
基板２にＡsイオンを打込む際、Ａsイオンにより、層間
膜ＳＭの上部を構成しているＯＮＯ膜がダメージを受け
る。ＯＮＯ膜は膜厚が薄いため、ダメージを受けること
により電荷保持特性が悪くなる。このため、トランジス
タＴＲ１のコントロールゲートＣＧとフローティングゲ
ートＦＧとの間の絶縁不良が生ずるおそれがある。
【００１２】この発明は、このようなスイッチング素子
ＳＷなど半導体素子において生ずる問題点を解決し、電
荷保持特性のよい半導体素子およびその製造方法を提供
することを目的とする。
ＳＷなど半導体素子において生ずる問題点を解決し、電
荷保持特性のよい半導体素子およびその製造方法を提供
することを目的とする。
【００１３】
【課題を解決するための手段】請求項１の半導体素子
は、導電体により構成された下部導電体層と、絶縁体に
より構成された層間膜と、導電体により構成された上部
導電体層とを、この順に積み上げた構成を有する第１の
素子、導電体により構成され、第１の素子の下部導電体
層と接続された下部導電体層と、絶縁体により構成され
た層間膜と、導電体により構成され、第１の素子の上部
導電体層と接続された上部導電体層とを、この順に積み
上げた構成を有する第２の素子、を備えた半導体素子で
あって、第１の素子の層間膜の厚さを第２の素子の層間
膜の厚さより厚くしたこと、を特徴とする。
は、導電体により構成された下部導電体層と、絶縁体に
より構成された層間膜と、導電体により構成された上部
導電体層とを、この順に積み上げた構成を有する第１の
素子、導電体により構成され、第１の素子の下部導電体
層と接続された下部導電体層と、絶縁体により構成され
た層間膜と、導電体により構成され、第１の素子の上部
導電体層と接続された上部導電体層とを、この順に積み
上げた構成を有する第２の素子、を備えた半導体素子で
あって、第１の素子の層間膜の厚さを第２の素子の層間
膜の厚さより厚くしたこと、を特徴とする。
【００１４】請求項２の半導体素子は、請求項１の半導
体素子において、第２の素子の層間膜の面積を第１の素
子の層間膜の面積より大きくしたこと、を特徴とする。
体素子において、第２の素子の層間膜の面積を第１の素
子の層間膜の面積より大きくしたこと、を特徴とする。
【００１５】請求項３の半導体素子は、請求項１または
請求項２の半導体素子において、第１の素子が、基板に
設けられた不純物導入領域に隣接した不純物非導入領域
の上に、前記下部導電体層を配置するとともに、下部導
電体層を覆い込むように、前記層間膜と前記上部導電体
層とを、この順に重ねて配置することにより形成し、該
層間膜の厚さを、該不純物導入領域に対する不純物の導
入に際し不純物が突き抜けない厚さに設定したこと、を
特徴とする。
請求項２の半導体素子において、第１の素子が、基板に
設けられた不純物導入領域に隣接した不純物非導入領域
の上に、前記下部導電体層を配置するとともに、下部導
電体層を覆い込むように、前記層間膜と前記上部導電体
層とを、この順に重ねて配置することにより形成し、該
層間膜の厚さを、該不純物導入領域に対する不純物の導
入に際し不純物が突き抜けない厚さに設定したこと、を
特徴とする。
【００１６】請求項４の半導体素子は、請求項１から請
求項３のいずれかの請求項に記載の半導体素子におい
て、第１の素子の層間膜をシリコン酸化膜により構成
し、第２の素子の層間膜をＯＮＯ膜により構成したこ
と、を特徴とする。
求項３のいずれかの請求項に記載の半導体素子におい
て、第１の素子の層間膜をシリコン酸化膜により構成
し、第２の素子の層間膜をＯＮＯ膜により構成したこ
と、を特徴とする。
【００１７】請求項５の半導体素子の製造方法は、基板
に設けられた不純物導入領域に隣接した不純物非導入領
域の上に、導電体により構成された下部導電体層を配置
するとともに、下部導電体層を覆い込むように、絶縁体
により構成された層間膜と導電体により構成された上部
導電体層とを、この順に重ねて配置する構成を有する第
１の素子、導電体により構成され、第１の素子の下部導
電体層と接続された下部導電体層と、絶縁体により構成
された層間膜と、導電体により構成され、第１の素子の
上部導電体層と接続された上部導電体層とを、この順に
積み上げた構成を有する第２の素子、を備えた半導体素
子の製造方法であって、第１の素子の下部導電体層と第
１の素子の層間膜とをマスクとして、第１の素子の不純
物導入領域に対する不純物導入を行なうとともに、第１
の素子の層間膜を、第２の素子の層間膜に比べ厚く、か
つ、不純物の導入に際し不純物が突き抜けない厚さに形
成すること、を特徴とする。
に設けられた不純物導入領域に隣接した不純物非導入領
域の上に、導電体により構成された下部導電体層を配置
するとともに、下部導電体層を覆い込むように、絶縁体
により構成された層間膜と導電体により構成された上部
導電体層とを、この順に重ねて配置する構成を有する第
１の素子、導電体により構成され、第１の素子の下部導
電体層と接続された下部導電体層と、絶縁体により構成
された層間膜と、導電体により構成され、第１の素子の
上部導電体層と接続された上部導電体層とを、この順に
積み上げた構成を有する第２の素子、を備えた半導体素
子の製造方法であって、第１の素子の下部導電体層と第
１の素子の層間膜とをマスクとして、第１の素子の不純
物導入領域に対する不純物導入を行なうとともに、第１
の素子の層間膜を、第２の素子の層間膜に比べ厚く、か
つ、不純物の導入に際し不純物が突き抜けない厚さに形
成すること、を特徴とする。
【００１８】請求項６の半導体素子の製造方法は、請求
項５の半導体素子の製造方法において、第１の素子の不
純物導入領域に対する不純物導入を行なった後、酸化を
行なうよう構成したこと、を特徴とする。
項５の半導体素子の製造方法において、第１の素子の不
純物導入領域に対する不純物導入を行なった後、酸化を
行なうよう構成したこと、を特徴とする。
【００１９】
【発明の効果】請求項１の半導体素子は、第１の素子と
第２の素子との下部導電体層相互および上部導電体相互
を、ともに接続するとともに、第１の素子の層間膜の厚
さを第２の素子の層間膜の厚さより厚くしたことを特徴
とする。
第２の素子との下部導電体層相互および上部導電体相互
を、ともに接続するとともに、第１の素子の層間膜の厚
さを第２の素子の層間膜の厚さより厚くしたことを特徴
とする。
【００２０】したがって、第１の素子の層間膜が厚いに
もかかわらず、薄い層間膜を有する第１の素子の影響に
より、上部導電対層と下部導電対層の間に形成される静
電容量が大きく減少することはない。このため、静電容
量をある程度維持しつつ、第１の素子の層間膜の厚さを
厚くすることができる。
もかかわらず、薄い層間膜を有する第１の素子の影響に
より、上部導電対層と下部導電対層の間に形成される静
電容量が大きく減少することはない。このため、静電容
量をある程度維持しつつ、第１の素子の層間膜の厚さを
厚くすることができる。
【００２１】この結果、第１の素子の層間膜をマスクと
して、不純物導入を行なう場合、第１の素子の層間膜の
下部にまでダメージがおよぶ可能性が低い。すなわち、
上部導電対層と下部導電対層の間に形成される静電容量
をある程度維持しつつ、上部導電対層と下部導電対層の
間の電荷保持特性の劣化を防止することができる。
して、不純物導入を行なう場合、第１の素子の層間膜の
下部にまでダメージがおよぶ可能性が低い。すなわち、
上部導電対層と下部導電対層の間に形成される静電容量
をある程度維持しつつ、上部導電対層と下部導電対層の
間の電荷保持特性の劣化を防止することができる。
【００２２】請求項２の半導体素子は、請求項１の半導
体素子において、第２の素子の層間膜の面積を第１の素
子の層間膜の面積より大きくしたことを特徴とする。
体素子において、第２の素子の層間膜の面積を第１の素
子の層間膜の面積より大きくしたことを特徴とする。
【００２３】したがって、相対的に面積の小さい第１の
素子の層間膜の厚さを厚くすることによる影響は、さら
に小さい。すなわち、上部導電対層と下部導電対層の間
に形成される静電容量を、さらに高レベルで維持しつ
つ、上部導電対層と下部導電対層の間の電荷保持特性の
劣化を防止することができる。
素子の層間膜の厚さを厚くすることによる影響は、さら
に小さい。すなわち、上部導電対層と下部導電対層の間
に形成される静電容量を、さらに高レベルで維持しつ
つ、上部導電対層と下部導電対層の間の電荷保持特性の
劣化を防止することができる。
【００２４】請求項３の半導体素子および請求項５の半
導体素子の製造方法は、さらに、第１の素子が、不純物
導入領域に隣接した不純物非導入領域の上に下部導電体
層を配置するとともに、下部導電体層を覆い込むよう
に、層間膜と上部導電体層とを、この順に重ねて配置す
ることにより形成し、該層間膜の厚さを不純物が突き抜
けない厚さに設定したことを特徴とする。
導体素子の製造方法は、さらに、第１の素子が、不純物
導入領域に隣接した不純物非導入領域の上に下部導電体
層を配置するとともに、下部導電体層を覆い込むよう
に、層間膜と上部導電体層とを、この順に重ねて配置す
ることにより形成し、該層間膜の厚さを不純物が突き抜
けない厚さに設定したことを特徴とする。
【００２５】したがって、層間膜および下部導電体層を
マスクとしてセルフアラインで不純物導入領域を形成せ
ざるを得ない場合においても、不純物が層間膜を突き抜
けることはない。すなわち、より電荷保持特性のよい半
導体素子を実現することができる。
マスクとしてセルフアラインで不純物導入領域を形成せ
ざるを得ない場合においても、不純物が層間膜を突き抜
けることはない。すなわち、より電荷保持特性のよい半
導体素子を実現することができる。
【００２６】請求項４の半導体素子は、請求項１から請
求項３のいずれかの請求項に記載の半導体素子におい
て、第１の素子の層間膜をシリコン酸化膜により構成
し、第２の素子の層間膜をＯＮＯ膜により構成したこと
を特徴とする。
求項３のいずれかの請求項に記載の半導体素子におい
て、第１の素子の層間膜をシリコン酸化膜により構成
し、第２の素子の層間膜をＯＮＯ膜により構成したこと
を特徴とする。
【００２７】したがって、薄いＯＮＯ膜により、静電容
量を確保するとともに、厚いシリコン酸化膜により、不
純物導入に対するダメージを軽減する。すなわち、静電
容量の減少をさらに抑えつつ、電荷保持特性を確保する
ことができる。
量を確保するとともに、厚いシリコン酸化膜により、不
純物導入に対するダメージを軽減する。すなわち、静電
容量の減少をさらに抑えつつ、電荷保持特性を確保する
ことができる。
【００２８】請求項６の半導体素子の製造方法は、請求
項５の半導体素子の製造方法において、第１の素子の不
純物導入領域に対する不純物導入を行なった後、酸化を
行なうよう構成したことを特徴とする。
項５の半導体素子の製造方法において、第１の素子の不
純物導入領域に対する不純物導入を行なった後、酸化を
行なうよう構成したことを特徴とする。
【００２９】したがって、不純物導入の際マスクとなっ
た第１の素子の層間膜のダメージをを、酸化工程におい
て回復させることができる。すなわち、電荷保持特性を
さらに向上させることができる。
た第１の素子の層間膜のダメージをを、酸化工程におい
て回復させることができる。すなわち、電荷保持特性を
さらに向上させることができる。
【００３０】
【発明の実施の形態】図１および図２に、この発明の一
実施形態による半導体素子の製造方法である、スイッチ
ング素子ＳＷの製造工程の一部を示す。図３は、半導体
素子であるスイッチング素子ＳＷの実体的配置を示す平
面図である。なお、スイッチング素子ＳＷの回路は図６
Ａに示すものと同様の構成である。すなわち、スイッチ
ング素子ＳＷは、第１の素子であるプログラム用のトラ
ンジスタＴＲ１、および第２の素子であるスイッチ用の
トランジスタＴＲ２を用いたスイッチング素子であり、
ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gat
e Array）のスイッチとして使用される。
実施形態による半導体素子の製造方法である、スイッチ
ング素子ＳＷの製造工程の一部を示す。図３は、半導体
素子であるスイッチング素子ＳＷの実体的配置を示す平
面図である。なお、スイッチング素子ＳＷの回路は図６
Ａに示すものと同様の構成である。すなわち、スイッチ
ング素子ＳＷは、第１の素子であるプログラム用のトラ
ンジスタＴＲ１、および第２の素子であるスイッチ用の
トランジスタＴＲ２を用いたスイッチング素子であり、
ＰＬＤの一種であるＦＰＧＡ（Field Programmable Gat
e Array）のスイッチとして使用される。
【００３１】スイッチング素子ＳＷを製造するには、図
１Ａに示すように、まず、基板１２の上に、酸化膜１
４、ポリシリコン膜１６、ＯＮＯ膜１８を形成したもの
を用意する。レジスト（図示せず）をマスクとしてエッ
チングを行なうことにより、プログラム用のトランジス
タＴＲ１の近傍のＯＮＯ膜１８のみを取り除き、露出し
たポリシリコン層１６の上にレジスト２０をのせ、パタ
ニングする。
１Ａに示すように、まず、基板１２の上に、酸化膜１
４、ポリシリコン膜１６、ＯＮＯ膜１８を形成したもの
を用意する。レジスト（図示せず）をマスクとしてエッ
チングを行なうことにより、プログラム用のトランジス
タＴＲ１の近傍のＯＮＯ膜１８のみを取り除き、露出し
たポリシリコン層１６の上にレジスト２０をのせ、パタ
ニングする。
【００３２】つぎに、レジスト２０をマスクとして、ポ
リシリコン膜１６および酸化膜１４をエッチングするこ
とにより、図１Ｂに示すように、第１の素子の下部導電
体層であるフローティングゲートＦＧ１、およびゲート
酸化膜ＧＭ１を形成する。つぎに、上面を酸化すること
により酸化膜２８を形成する。ポリシリコンに接してい
る部分の酸化膜２８は厚く成長する。このポリシリコン
に接した酸化膜２８が、第１の素子の層間膜ＳＭ１であ
る。したがって、層間膜ＳＭ１は、フローティングゲー
トＦＧ１を覆い込むように形成される。さらに、レジス
ト２２をパタニングし、レジスト２２と、フローティン
グゲートＦＧ１および層間膜ＳＭ１をマスクとして、基
板１２にＡｓイオンを注入する。
リシリコン膜１６および酸化膜１４をエッチングするこ
とにより、図１Ｂに示すように、第１の素子の下部導電
体層であるフローティングゲートＦＧ１、およびゲート
酸化膜ＧＭ１を形成する。つぎに、上面を酸化すること
により酸化膜２８を形成する。ポリシリコンに接してい
る部分の酸化膜２８は厚く成長する。このポリシリコン
に接した酸化膜２８が、第１の素子の層間膜ＳＭ１であ
る。したがって、層間膜ＳＭ１は、フローティングゲー
トＦＧ１を覆い込むように形成される。さらに、レジス
ト２２をパタニングし、レジスト２２と、フローティン
グゲートＦＧ１および層間膜ＳＭ１をマスクとして、基
板１２にＡｓイオンを注入する。
【００３３】層間膜ＳＭ１は、シリコン酸化膜により構
成された比較的厚い膜であるため、Ａｓイオンが打込ま
れても、Ａｓイオンは膜の表面に留まり、膜を貫通する
ことはない。このため、Ａｓイオンの注入により層間膜
ＳＭ１の電荷保持特性が悪くなることはない。
成された比較的厚い膜であるため、Ａｓイオンが打込ま
れても、Ａｓイオンは膜の表面に留まり、膜を貫通する
ことはない。このため、Ａｓイオンの注入により層間膜
ＳＭ１の電荷保持特性が悪くなることはない。
【００３４】つぎに、レジスト２２を取り除いた後、図
１Ｃに示すように、ＣＶＤ法等により、全体をポリシリ
コン膜２４により覆う。この工程で、基板１２に打込ま
れたＡｓイオンが拡散し、不純物導入領域である第１ド
レインＤ１１が形成される。なお、第１ドレインＤ１１
に隣接し、かつ、ゲート酸化膜ＧＭ１を介してフローテ
ィングゲートＦＧ１の直下に位置する領域が、不純物非
導入領域であるチャネル領域ＣＨ１となる。
１Ｃに示すように、ＣＶＤ法等により、全体をポリシリ
コン膜２４により覆う。この工程で、基板１２に打込ま
れたＡｓイオンが拡散し、不純物導入領域である第１ド
レインＤ１１が形成される。なお、第１ドレインＤ１１
に隣接し、かつ、ゲート酸化膜ＧＭ１を介してフローテ
ィングゲートＦＧ１の直下に位置する領域が、不純物非
導入領域であるチャネル領域ＣＨ１となる。
【００３５】つぎに、レジスト（図示せず）をマスクと
して、ポリシリコン膜２４をエッチングすることによ
り、図２Ａに示すように、第１の素子の上部導電体層で
あるコントロールゲートＣＧ１を形成する。コントロー
ルゲートＣＧ１は、層間膜ＳＭ１を覆い込むように形成
される。なお、コントロールゲートＣＧ１の一部は、ス
プリットゲートＳＧを構成している。
して、ポリシリコン膜２４をエッチングすることによ
り、図２Ａに示すように、第１の素子の上部導電体層で
あるコントロールゲートＣＧ１を形成する。コントロー
ルゲートＣＧ１は、層間膜ＳＭ１を覆い込むように形成
される。なお、コントロールゲートＣＧ１の一部は、ス
プリットゲートＳＧを構成している。
【００３６】一方、スイッチ用のトランジスタＴＲ２を
形成すべき部分においては、同様に、ポリシリコン膜２
４（図１Ｃ参照）をエッチングすることにより、第２の
素子の上部導電体層であるコントロールゲートＣＧ２を
形成し、同一のマスクを用いて、さらにエッチングを進
めることにより、第２の素子の層間膜ＳＭ２、第２の素
子の下部導電体層であるフローティングゲートＦＧ２、
ゲート酸化膜ＧＭ２を形成する。
形成すべき部分においては、同様に、ポリシリコン膜２
４（図１Ｃ参照）をエッチングすることにより、第２の
素子の上部導電体層であるコントロールゲートＣＧ２を
形成し、同一のマスクを用いて、さらにエッチングを進
めることにより、第２の素子の層間膜ＳＭ２、第２の素
子の下部導電体層であるフローティングゲートＦＧ２、
ゲート酸化膜ＧＭ２を形成する。
【００３７】つぎに、コントロールゲートＣＧ１、ＣＧ
２をマスクとして、低濃度のＮ型不純物をイオン注入す
ることによりＬＤＤ（Lightly Doped Drain-source）を
形成する。
２をマスクとして、低濃度のＮ型不純物をイオン注入す
ることによりＬＤＤ（Lightly Doped Drain-source）を
形成する。
【００３８】つぎに、図２Ｂに示すように、ＣＶＤ法な
どにより、全体をシリコン酸化膜（図示せず）で覆い、
異方性エッチングを行なうことにより、サイドウォール
２６を形成する。コントロールゲートＣＧ１、ＣＧ２、
およびサイドウォール２６をマスクとして、高濃度のＮ
型不純物をイオン注入することにより、トランジスタＴ
Ｒ１のソースＳ１、第２ドレインＤ１２、トランジスタ
ＴＲ２のソースＳ２、ドレインＤ２が形成される。なお
トランジスタＴＲ１の第１ドレインＤ１１と第２ドレイ
ンＤ１２とにより、ドレインＤ１を構成している。
どにより、全体をシリコン酸化膜（図示せず）で覆い、
異方性エッチングを行なうことにより、サイドウォール
２６を形成する。コントロールゲートＣＧ１、ＣＧ２、
およびサイドウォール２６をマスクとして、高濃度のＮ
型不純物をイオン注入することにより、トランジスタＴ
Ｒ１のソースＳ１、第２ドレインＤ１２、トランジスタ
ＴＲ２のソースＳ２、ドレインＤ２が形成される。なお
トランジスタＴＲ１の第１ドレインＤ１１と第２ドレイ
ンＤ１２とにより、ドレインＤ１を構成している。
【００３９】このようにして形成したスイッチング素子
ＳＷは、図３に示すように、トランジスタＴＲ２のコン
トロールゲートＣＧ２とフローティングゲートＦＧ２と
の間に挟まれた層間膜ＳＭ２（図２Ａ参照）の面積が、
トランジスタＴＲ１のコントロールゲートＣＧ１とフロ
ーティングゲートＦＧ１との間に挟まれた層間膜ＳＭ１
（図２Ａ参照）の面積に比べ、かなり大きくなるよう設
定されている。
ＳＷは、図３に示すように、トランジスタＴＲ２のコン
トロールゲートＣＧ２とフローティングゲートＦＧ２と
の間に挟まれた層間膜ＳＭ２（図２Ａ参照）の面積が、
トランジスタＴＲ１のコントロールゲートＣＧ１とフロ
ーティングゲートＦＧ１との間に挟まれた層間膜ＳＭ１
（図２Ａ参照）の面積に比べ、かなり大きくなるよう設
定されている。
【００４０】したがって、相対的にかなり面積の小さい
トランジスタＴＲ１の層間膜ＳＭ１の厚さを厚くするこ
とによる影響は、ほとんどない。
トランジスタＴＲ１の層間膜ＳＭ１の厚さを厚くするこ
とによる影響は、ほとんどない。
【００４１】つぎに、図４および図５に、この発明の他
の実施形態によるスイッチング素子ＳＷの製造工程の一
部を示す。図４および図５には、図３に示す断面Ｐ１−
Ｐ１のみを示す。断面Ｐ２−Ｐ２は、前述の図１および
図２に示す実施形態の場合と同様である。
の実施形態によるスイッチング素子ＳＷの製造工程の一
部を示す。図４および図５には、図３に示す断面Ｐ１−
Ｐ１のみを示す。断面Ｐ２−Ｐ２は、前述の図１および
図２に示す実施形態の場合と同様である。
【００４２】図４および図５に示すこの実施形態による
スイッチング素子ＳＷの製造方法は、前述の図１および
図２に示すスイッチング素子ＳＷの製造方法と、略同様
である。前述の実施形態における図１Ａ、Ｂ、Ｃ、図２
Ａ、Ｂは、この実施形態における図４Ａ、Ｂ、図５Ａ、
Ｂ、Ｃにそれぞれ対応する。つまり、この実施形態は、
前述の実施形態において、図１Ｂと図１Ｃとの間に、図
４Ｃの工程を挿入したものである。
スイッチング素子ＳＷの製造方法は、前述の図１および
図２に示すスイッチング素子ＳＷの製造方法と、略同様
である。前述の実施形態における図１Ａ、Ｂ、Ｃ、図２
Ａ、Ｂは、この実施形態における図４Ａ、Ｂ、図５Ａ、
Ｂ、Ｃにそれぞれ対応する。つまり、この実施形態は、
前述の実施形態において、図１Ｂと図１Ｃとの間に、図
４Ｃの工程を挿入したものである。
【００４３】すなわち、この実施形態においては、図４
Ｂに示すように、レジスト２２をパタニングし、レジス
ト２２と、フローティングゲートＦＧ１および層間膜Ｓ
Ｍ１をマスクとして、基板１２にＡｓイオンを注入し、
その後、図４Ｃに示すように、上面を酸化する。Ａｓイ
オン注入の際ダメージを受けた層間膜ＳＭ１の膜質は、
酸化工程において印加された熱により回復する。このた
め、電荷の保持特性がいっそう向上する。
Ｂに示すように、レジスト２２をパタニングし、レジス
ト２２と、フローティングゲートＦＧ１および層間膜Ｓ
Ｍ１をマスクとして、基板１２にＡｓイオンを注入し、
その後、図４Ｃに示すように、上面を酸化する。Ａｓイ
オン注入の際ダメージを受けた層間膜ＳＭ１の膜質は、
酸化工程において印加された熱により回復する。このた
め、電荷の保持特性がいっそう向上する。
【００４４】この工程で、基板１２に打込まれたＡｓイ
オンが拡散し、不純物導入領域である第１ドレインＤ１
１が形成される。なお、この酸化工程において、酸化膜
２８が成長するが、不純物イオン濃度の高い第１ドレイ
ンＤ１１に接する酸化膜２８は、より厚く成長する。
オンが拡散し、不純物導入領域である第１ドレインＤ１
１が形成される。なお、この酸化工程において、酸化膜
２８が成長するが、不純物イオン濃度の高い第１ドレイ
ンＤ１１に接する酸化膜２８は、より厚く成長する。
【００４５】なお、上述の各実施形態においては、ＰＬ
Ｄの一種のＦＰＧＡのスイッチである、スイッチング素
子ＳＷにこの発明を適用した場合を例に説明したが、こ
の発明はこれに限定されるものではない。ＰＬＤの他の
一種であるＰＬＡ（Programmable Logic Array）の他、
ＰＬＤ以外のスイッチング素子や、スイッチング素子以
外の半導体素子一般にも適用することができる。
Ｄの一種のＦＰＧＡのスイッチである、スイッチング素
子ＳＷにこの発明を適用した場合を例に説明したが、こ
の発明はこれに限定されるものではない。ＰＬＤの他の
一種であるＰＬＡ（Programmable Logic Array）の他、
ＰＬＤ以外のスイッチング素子や、スイッチング素子以
外の半導体素子一般にも適用することができる。
【００４６】また、上述の各実施形態においては、第１
の素子の層間膜としてシリコン酸化膜を用い、第２の素
子の層間膜としてＯＮＯ膜を用いるよう構成したが、第
１の素子の層間膜および第２の素子の層間膜として、こ
れら以外のものを用いることもできる。また、第１の素
子の層間膜と第２の素子の層間膜とを、異なる膜厚を有
する同一材料により構成することもできる。
の素子の層間膜としてシリコン酸化膜を用い、第２の素
子の層間膜としてＯＮＯ膜を用いるよう構成したが、第
１の素子の層間膜および第２の素子の層間膜として、こ
れら以外のものを用いることもできる。また、第１の素
子の層間膜と第２の素子の層間膜とを、異なる膜厚を有
する同一材料により構成することもできる。
【００４７】また、第２の素子の層間膜の面積が、第１
の素子の層間膜の面積より大きくなるよう設定したが、
第２の素子の層間膜の面積は、必ずしも第１の素子の層
間膜の面積より大きくなるよう設定する必要はない。
の素子の層間膜の面積より大きくなるよう設定したが、
第２の素子の層間膜の面積は、必ずしも第１の素子の層
間膜の面積より大きくなるよう設定する必要はない。
【００４８】また、第１の素子が、基板に設けられた不
純物導入領域に隣接した不純物非導入領域の上に下部導
電体層を配置するとともに、下部導電体層を覆い込むよ
うに、層間膜と上部導電体層とを、この順に重ねて配置
することにより形成される構成を有する場合を例に説明
したが、この発明は、第１の素子が、下部導電体層、層
間膜、上部導電体層を、単にこの順に重ねて配置するこ
とにより形成される構成を有する場合等にも適用するこ
とができる。
純物導入領域に隣接した不純物非導入領域の上に下部導
電体層を配置するとともに、下部導電体層を覆い込むよ
うに、層間膜と上部導電体層とを、この順に重ねて配置
することにより形成される構成を有する場合を例に説明
したが、この発明は、第１の素子が、下部導電体層、層
間膜、上部導電体層を、単にこの順に重ねて配置するこ
とにより形成される構成を有する場合等にも適用するこ
とができる。
【図１】この発明の一実施形態による半導体素子の製造
方法である、スイッチング素子の製造工程の一部を示す
図面である。
方法である、スイッチング素子の製造工程の一部を示す
図面である。
【図２】この発明の一実施形態によるスイッチング素子
の製造工程の一部を示す図面である。
の製造工程の一部を示す図面である。
【図３】この発明の一実施形態によるスイッチング素子
の実体的配置を示す平面図である。
の実体的配置を示す平面図である。
【図４】この発明の他の実施形態による半導体素子の製
造方法である、スイッチング素子の製造工程の一部を示
す図面である。
造方法である、スイッチング素子の製造工程の一部を示
す図面である。
【図５】この発明の他の実施形態によるスイッチング素
子の製造工程の一部を示す図面である。
子の製造工程の一部を示す図面である。
【図６】スイッチング素子の回路図、ならびに、この発
明による改良前におけるプログラム用のトランジスタお
よびスイッチ用のトランジスタの断面構成を示す図面で
ある。
明による改良前におけるプログラム用のトランジスタお
よびスイッチ用のトランジスタの断面構成を示す図面で
ある。
【図７】スイッチング素子を静電容量の結合と見た場合
の等価回路、静電容量に印加される分圧値を求める数式
を示す図面である。
の等価回路、静電容量に印加される分圧値を求める数式
を示す図面である。
【図８】この発明による改良前における、スイッチング
素子の製造工程の一部を示す図面である。
素子の製造工程の一部を示す図面である。
１２・・・・・・・・基板 １６・・・・・・・・ポリシリコン膜 １８・・・・・・・・ＯＮＯ膜 ＴＲ１・・・・・・・プログラム用のトランジスタ ＦＧ１・・・・・・・トランジスタＴＲ１のフローティ
ングゲート ＳＭ１・・・・・・・トランジスタＴＲ１の層間膜
ングゲート ＳＭ１・・・・・・・トランジスタＴＲ１の層間膜
Claims (6)
- 【請求項１】導電体により構成された下部導電体層と、
絶縁体により構成された層間膜と、導電体により構成さ
れた上部導電体層とを、この順に積み上げた構成を有す
る第１の素子、 導電体により構成され、第１の素子の下部導電体層と接
続された下部導電体層と、絶縁体により構成された層間
膜と、導電体により構成され、第１の素子の上部導電体
層と接続された上部導電体層とを、この順に積み上げた
構成を有する第２の素子、 を備えた半導体素子であって、 第１の素子の層間膜の厚さを第２の素子の層間膜の厚さ
より厚くしたこと、 を特徴とする半導体素子。 - 【請求項２】請求項１の半導体素子において、 第２の素子の層間膜の面積を第１の素子の層間膜の面積
より大きくしたこと、を特徴とするもの。 - 【請求項３】請求項１または請求項２の半導体素子にお
いて、 第１の素子が、 基板に設けられた不純物導入領域に隣接した不純物非導
入領域の上に、前記下部導電体層を配置するとともに、
下部導電体層を覆い込むように、前記層間膜と前記上部
導電体層とを、この順に重ねて配置することにより形成
し、 該層間膜の厚さを、該不純物導入領域に対する不純物の
導入に際し不純物が突き抜けない厚さに設定したこと、 を特徴とするもの。 - 【請求項４】請求項１から請求項３のいずれかの請求項
に記載の半導体素子において、 第１の素子の層間膜をシリコン酸化膜により構成し、 第２の素子の層間膜をＯＮＯ膜により構成したこと、 を特徴とするもの。 - 【請求項５】基板に設けられた不純物導入領域に隣接し
た不純物非導入領域の上に、導電体により構成された下
部導電体層を配置するとともに、下部導電体層を覆い込
むように、絶縁体により構成された層間膜と導電体によ
り構成された上部導電体層とを、この順に重ねて配置す
る構成を有する第１の素子、 導電体により構成され、第１の素子の下部導電体層と接
続された下部導電体層と、絶縁体により構成された層間
膜と、導電体により構成され、第１の素子の上部導電体
層と接続された上部導電体層とを、この順に積み上げた
構成を有する第２の素子、 を備えた半導体素子の製造方法であって、 第１の素子の下部導電体層と第１の素子の層間膜とをマ
スクとして、第１の素子の不純物導入領域に対する不純
物導入を行なうとともに、 第１の素子の層間膜を、第２の素子の層間膜に比べ厚
く、かつ、不純物の導入に際し不純物が突き抜けない厚
さに形成すること、 を特徴とする半導体素子の製造方法。 - 【請求項６】請求項５の半導体素子の製造方法におい
て、 第１の素子の不純物導入領域に対する不純物導入を行な
った後、酸化を行なうよう構成したこと、 を特徴とする半導体素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05040696A JP3666973B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体素子および半導体素子の製造方法 |
| US08/812,539 US5886377A (en) | 1996-03-07 | 1997-03-07 | Semiconductor device and a method for manufacturing thereof |
| US09/208,534 US6130130A (en) | 1996-03-07 | 1998-12-09 | Semiconductor device and a method for manufacturing thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05040696A JP3666973B2 (ja) | 1996-03-07 | 1996-03-07 | 半導体素子および半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246383A true JPH09246383A (ja) | 1997-09-19 |
| JP3666973B2 JP3666973B2 (ja) | 2005-06-29 |
Family
ID=12857993
Family Applications (1)
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