KR100379621B1 - Ｍｏｓ 트랜지스터 게이트 절연막 및 그 제조방법 - Google Patents
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Abstract
본 발명에 따른 MOS 트랜지스터 게이트 절연막은, 하프늄 산화막에 Dy가 도핑되어 이루어지는 것을 특징으로 한다. 여기서, 상기 Dy의 도핑량은 1 내지 20 원자% 인 것이 바람직하며, 상기 Dy 도핑된 하프늄 산화막은 원자증착법, 화학기상증착법, 및 반응성 스퍼터링법 등에 의하여 형성될 수 있다. Dy 도핑된 하프늄 산화막을 게이트 절연막으로 사용하게 되면 차세대에 적합한 유효두께를 가질 뿐만 아니라 누설전류가 매우 적은 게이트 절연막을 얻을 수 있게 된다.
Description
본 발명은 MOS 트랜지스터 게이트 절연막 및 그 제조방법에 관한 것으로서, 특히 차세대 게이트 절연막에 적합한 새로운 재질의 MOS 트랜지스터 게이트 절연막및 그 제조방법에 관한 것이다.
최근 차세대 게이트 절연막으로 고유전 박막이 많이 연구되고 있다. 그러나, 100nm급 MOS 소자에의 적용을 고려할 때 요구되는 1nm급의 유효두께와 낮은 누설전류 특성을 만족시킬 수 있는 절연막 형성 공정은 아직 확보되어 있지 않다.
고유전 박막의 누설전류를 줄이기 위한 시도로 도핑(doping)을 이용하려는 시도가 있다. 최근 발표된 벨 연구소(Bell Lab.)의 논문에 따르면 TiO2에 란타나이드(lanthanide) 계의 Nd, Tb, Dy를 적정량 도핑함으로써 누설전류를 개선할 수 있다고 한다(참고: Applied physics letter, vol. 74, No. 20, p.3041, 1999). 그러나, TiO2는 열안정성 및 실리콘 계면과의 반응성 등으로 인해 게이트 절연막으로 응용하기에는 여전히 어려운 점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 차세대 게이트 절연막에 적합한 새로운 재질의 MOS 트랜지스터 게이트 절연막을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 기술적 과제를 달성하는 데 적합한 게이트 절연막 제조방법을 제공하는 데 있다.
도 1a 내지 도 1c는 본 발명에 따른 MOS 트랜지스터 게이트 절연막 및 그 제조방법을 설명하기 위한 단면도들;
도 2a 내지 도 2d는 하프늄 산화막에 Dy가 도핑된 경우와 도핑되지 않은 경우에 대한 특성분석 결과이다.
< 도면의 주요 부분에 대한 참조번호의 설명 >
110: 실리콘 기판 120: 질화막
130: 금속막 130a: Dy 도핑된 하프늄 산화막
상기 기술적 과제를 달성하기 위한 본 발명에 따른 MOS 트랜지스터 게이트절연막은, 하프늄 산화막에 Dy가 도핑되어 이루어지는 것을 특징으로 한다.
여기서, 상기 Dy의 도핑량은 1 내지 20 원자% 인 것이 바람직하며, 상기 Dy 도핑된 하프늄 산화막은 원자증착법, 화학기상증착법, 및 반응성 스퍼터링법에 의하여 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 MOS 트랜지스터 게이트 절연막 제조방법은, 실리콘 기판 상에 Hf와 Dy를 증착하여 금속막을 형성하는 단계; 및 상기 금속막이 형성된 결과물을 산소원소 함유 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 금속막은 Hf와 Dy 타겟을 각각 마련하고 이를 동시에 스퍼터링하여 형성시킬 수 있으며, 상기 스퍼터링은 10-5내지 1 Torr의 압력범위에서 행하는 것이 바람직하다. 상기 금속막은 3 내지 10 nm 의 두께를 가지는 것이 바람직하며, 또한 Dy를 1 내지 20 원자% 만큼 함유하는 것이 바람직하다.
상기 열처리는 O2분위기에서 행할 수 있는데, 이 때의 열처리는 600 내지 800℃의 온도범위와 10-3내지 760 Torr 의 압력범위에서 행하는 것이 바람직하다. 그리고, 상기 열처리는 H2O 증기 분위기에서도 행할 수 있는데, 이 때의 열처리는 300 내지 500℃의 온도범위 및 10-3내지 103Torr의 압력범위에서 행하는 것이 바람직하다.
한편, 상기 금속막을 형성하는 단계 이전에 상기 실리콘 기판 상에 질화막을형성하는 단계를 더 포함할 수 있는데, 상기 질화막은 상기 실리콘 기판을 질소함유 분위기에서 열처리하거나, 상기 실리콘 기판을 질소함유 플라즈마에 노출시켜서 형성할 수 있다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 1a 내지 도 1c는 본 발명에 따른 MOS 트랜지스터 게이트 절연막 및 그 제조방법을 설명하기 위한 단면도들이다.
도 1a는 질화막(120)을 형성하는 단계를 설명하기 위한 단면도로서, 구체적으로, 실리콘 기판(110)을 질소함유 분위기에서 열처리하여 실리콘 기판(110) 상에 질화막(120)을 형성한다. 질화막(120)은 실리콘 기판(110)을 질소함유 플라즈마에 노출시켜서 형성시킬 수도 있다.
도 1b는 금속막(130)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, Hf와 Dy 타겟을 각각 마련하고 이를 동시에 스퍼터링(co-sputtering)하여 질화막(120) 상에 3 내지 10 nm 의 두께를 갖는 금속막(130)을 형성한다. 스퍼터링은 10-5내지 1 Torr의 압력범위에서 행한다. 스퍼터링 시에 각 타겟에 인가되는 전력을 5 내지 1000 W 범위 내에서 조절하여 금속막(130) 내의 Dy 양이 1 내지 20 원자% 가 되도록 한다.
도 1c는 Dy 도핑된 하프늄 산화막(HfO2; 130a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 금속막(130)이 형성된 결과물을 O2분위기에서 열처리하여 산화시킴으로써 Dy 도핑된 하프늄 산화막(130a)을 형성한다. 따라서, 질화막(120)과 Dy 도핑된 하프늄 산화막(130a)이 순차적으로 적층된 게이트 절연막이 형성되게 된다. 열처리는 600 내지 800℃ 의 온도범위와 10-3내지 760 Torr의 압력범위에서 행한다.
상기 열처리는 O2분위기 대신에 H2O 증기 분위기에서도 행할 수 있으며, 이 때의 열처리는 300 내지 500℃의 온도범위와 10-3내지 103Torr의 압력범위에서 행한다. 질화막(120)을 형성시키는 과정을 생략하여 금속막(130)을 실리콘 기판(110) 상에 바로 형성시킬 수도 있다. 이 경우에는 Dy 도핑된 하프늄 산화막(130a)만이 게이트 절연막 역할을 하게 된다.
Dy 도핑된 하프늄 산화막(130a)은 상기와 같은 방법 외에도 원자증착법(Atomic Layer Deposition method), 화학기상증착법(Chemical Vapor Deposition method), 및 반응성 스퍼터링법(Reactive Sputtering method) 등으로 형성시킬 수도 있다.
도 2a 내지 도 2d는 하프늄 산화막에 Dy가 도핑된 경우와 도핑되지 않은 경우에 대한 특성분석 결과이다.
도 2a는 C-V 그래프이다. 도 2a를 참조하면, 하프늄 산화막에 Dy가 도핑되더라도 도핑되지 않은 경우와 비슷한 유효두께를 갖는다는 것을 알 수 있다. 도 2a 내에 삽입된 그래프는 X선 반사도(X-ray reflectivity)를 나타낸 것인데, 이 역시 Dy가 도핑된 경우와 도핑되지 않은 경우 모두 비슷한 물리적 두께를 갖는다는 것을보여준다.
도 2b는 누설전류를 측정한 결과이다. 도 2b를 참조하면, 하프늄 산화막에 Dy가 도핑되지 않았을 때에 비해 Dy가 도핑되었을 때 누설전류가 획기적으로 줄어들었음을 볼 수 있다.
도 2c는 Dy 도핑 농도에 따른 AES(Auger Electron Spectroscopy) 분석결과이고, 도 2d는 Dy의 도핑 농도에 따른 하프늄 산화막의 누설전류 및 유효두께를 보여주는 그래프이다. 도 2d를 참조하면, Dy의 도핑농도가 1 내지 20 원자% 일 때에는 Dy 도핑된 하프늄 산화막의 유효두께의 급격한 증가 없이 누설전류가 우수함을 알 수 있다.
상술한 바와 같은 Dy 도핑된 하프늄 산화막을 게이트 절연막으로 사용하게 되면 차세대에 적합한 유효두께를 가질 뿐만 아니라 누설전류가 매우 적은 게이트 절연막을 얻을 수 있게 된다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (17)
- 하프늄 산화막에 Dy가 도핑되어 이루어지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막.
- 제1항에 있어서, 상기 Dy의 도핑량이 1 내지 20 원자% 인 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막.
- 제1항에 있어서, 상기 Dy 도핑된 하프늄 산화막이 원자증착법, 화학기상증착법, 및 반응성 스퍼터링법에 의하여 형성되는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막.
- 실리콘 기판 상에 Hf와 Dy를 증착하여 금속막을 형성하는 단계; 및상기 금속막이 형성된 결과물을 산소원소 함유 분위기에서 열처리하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제4에 있어서, 상기 금속막이 Hf와 Dy 타겟을 각각 마련하고 이를 동시에 스퍼터링 함으로써 형성되는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제5항에 있어서, 상기 스퍼터링이 10-5내지 1 Torr의 압력범위에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제4항에 있어서, 상기 금속막의 두께가 3 내지 10 nm 인 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제4항에 있어서, 상기 금속막이 상기 Dy를 1 내지 20 원자% 만큼 함유하는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제4항에 있어서, 상기 열처리가 O2분위기에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제9항에 있어서, 상기 열처리는 600 내지 800℃의 온도범위에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제10항에 있어서, 상기 열처리가 10-3내지 760 Torr의 압력범위에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제4항에 있어서, 상기 열처리가 H2O 증기 분위기에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제12항에 있어서, 상기 열처리가 300 내지 500℃의 온도범위에서 행해지는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제13항에 있어서, 상기 열처리가 10-3내지 103Torr의 압력범위에서 행해지는 것을 특징으로 하는 MOS 트랜지스터의 게이트 절연막 제조방법.
- 제4항에 있어서, 상기 금속막을 형성하는 단계 이전에 상기 실리콘 기판 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제15항에 있어서, 상기 질화막이 상기 실리콘 기판을 질소함유 분위기에서 열처리함으로써 형성되는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
- 제15항에 있어서, 상기 질화막이 상기 실리콘 기판을 질소함유 플라즈마에노출시킴으로써 형성되는 것을 특징으로 하는 MOS 트랜지스터 게이트 절연막 제조방법.
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