KR100204083B1 - 다중충 구조에서의 테신 산소 확산 장벽 - Google Patents

다중충 구조에서의 테신 산소 확산 장벽 Download PDF

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엔엠엔 그릴 알프레드
빈센트 제인스 크리스토퍼
존 리카타 토마스
안드류 로이 론넨
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포만 제프리 엘
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Abstract

본 발명은 산화에 대한 저항성이 있고, 실리콘으로부터 도펀트들이 외부로 확산 방출되는 것을 방지하며, 광역의 공정 범위를 가지며, 내화성 금속이 Ta, W, Nb, V, Ti, Zr, Hf, Cr및 Mo 로 이루어진 그룹으로부터 선택되는 내화성 금속-실리콘-질소의, 전기적 도전성 및 열적으로 안정한 물질로 제조된 산소 또는 도펀트 확산 장벽을 갖는 다중층 구조에 관한 것이다.

Description

다중층 구조에서의 TaSiN 산소 확산 장벽
제1도는 TaSiN 확산 장벽층, 백금 시드층(platinum seed layer) 및 그 위에 피착된 고유전 상수를 갖는 PLT층을 갖는 실리콘 기판의 확대 단면도.
제2도는 피착된 TaSiN막의 RBS(Rutherford Back Scattering) 스펙트럼.
제3도는 실리콘 기판 상의 실리카층에 피착된 TaSiN막의 확대 단면도.
제4도는 650℃의 산소 내에서 30분 동안 가열된 TaSiN막의 RBS 스펙트럼.
제5도는 TaSiN 장벽층을 갖는 폴리사이드 게이트 스택의 확대 단면도.
제6도는 1050℃, 20초 산화 가열 처리 후의 TaSiN막의 RBS 스펙트럼.
제7도는 1050℃, 30초 N₂가열 처리 후의 10nm 두께의 Ta(36)Si(14)N(50) 장벽층을 갖는 폴리사이드 게이트 스택의 인­도펀트 프로파일의 SIMS .
제8도는 1050℃, 30초 N₂가열 처리 후의 30nm 두께의 Ta(52)Si(23)N(25) 장벽층을 갖는 폴리사이드 게이트 스택에서의 인­도펀트 프로파일의 SIMS.
* 도면의 주요부분에 대한 부호의 설명
10 : 전체 구조 12 : TaSiN층
14 : 백금층 16 : 고유전 상수 물질
18 : 금속 접촉층 20 : 실리콘 기판
본 발명은 금속 도체층을 가지는 또는 가지지 않은 베이스층과 상부에 피착된 내화성 금속­실리콘­질소 확산 장벽층(refractory metal-silicon-nitrogen diffusion barrier)을 갖는 다중층 구조 및 그 제조 방법에 관한 것이며, 보다 구체적으로는 베이스층과 베이스층의 상부에 피착된 내화성 금속­실리콘­질소 확산 장벽 층을 가져서 베이스층이 산화되는 것을 방지하고 산화의 영향을 받지 않도록 하여 도전성을 유지하면서 상기 베이스층 내에서 도펀트들이 장벽층을 가로질러 외부로 확산해 가는 것을 방지하도록 하는 다중층 구조에 관한 것이다.
반도체 소자의 제조 공정에서, 소자 구조는 여러 공정 단계에서 산소가 현존하는 상태에서 소자 구조가 고온 처리된다. 예를 들어, 고유전 상수 산화물(high dielectric constant oxide material)의 제조에는 650℃에서 30분 동안의 전형적인 가열 조건이 요구되며, 폴리사이드 게이트 스택들의 절연은 1050℃에서 20초 동안의 가열 조건이 요구된다. 전자의 경우, 상기와 같은 고유전 물질을 제조하는 동안 일반적으로 발생하는 문제는 하부에 배치된 실리콘이 산화된다는 점이다. 상기산화는 고유전율 산화물(high permittivity oxide)과 실리콘 기판 사이에 절연 실리카층을 형성하여 하부에 배치된 기판에 대한 전기적 접촉을 줄이며 저유전 상수(lower dielectric constant)를 갖는 커패시터(SiO₂)를 형성한다. 다른 연구자들은 상기 실리콘 및 상기 고유전층 사이에 배치된 다수의 장벽층들을 검토하여 왔으나, 상기 검토된 물질들 중 어떤 것도 실리콘 산화를 충분히 방지할 수 있는 장벽으로 평가되지 않았다.
예를 들어, TiN, WN 및 TaN들과 같은 도전성 이원 질화물 확산 장벽 물질들 이(conductive bining nitrides diffusion barrier materials) 몇몇의 VLSI응용들, 예를 들면 접촉 홀(contact hole)에 일반적으로 사용되며, 하부의 실리콘으로부터 도체들을 분리시키는데 사용된다. 그러나, 이러한 물질들 중 대부분은 상기 소자가 받게 되는 산화 사이클(oxidation cycle)에 의해 영향을 받기 때문에 상기 기술된 응용들에서 적절한 확산 장벽으로서 사용될 수 없다. 또한, 다른 연구자들은 상기 실리콘으로 이루어진 하부층으로의 산소 확산과 이에 뒤따르는 산화를 방지하기 위해 Pt, Au, 및 Ru 등과 같은 기본 물질들을 연구하여 왔다. 이 연구 결과, 상기 순수 금속 물질들 중 어느 것도 상기 확산 및 이에 따른 실리카 형성을 방지하지 못한다는 것을 알 수 있었다. 그 결과로서, 상기 실리콘 기판으로의 전기적 도전 경로가 단절되었다.
또한, 상기 도전성 이원 질화물들이 게이트 스택에 사용될 수 있는지에 대해 검토되었다. 실험들을 통하여 서브 마이크론 트랜지스터 (sub-micron transistor)의 경우 이러한 종래의 장벽들은 수천 옹스트롬(angstrom)의 측벽으로부터 게이트쪽으로 산화가 진행되어 기생저항(parasitic resistance) 및 커패시턴스를 통하여 소자의 고주파 성능을 심하게 열화시키는 것으로 판명되었다. 다른 한편으로, 2.5nm 두께의 전기적 절연 Si₃N₄ 장벽이 산화에 저항성이 있으며, 또한 터널링 도전(tunneling conduction)을 통하여 폴리실리콘과 상부 금속성 스트랩(overlying metallic strap)간에 전기적 접촉을 이루도록 하는 것이 판명되었다. 그러나, 상기 터널링 전류가 장벽 두께에 지수 함수적으로 의존하며, 따라서 웨이퍼의 두께와 웨이퍼들간의 두께를 매우 정밀하게 제어하는 것을 요구하기 때문에 이러한 해결 방법에 따른 제조는 실현이 불가능하다.
다른 연구자들은 CMOS 설계를 단일 일 함수(work function) 게이트로 제한하여 게이트 스택에 확산 장벽이 필요 없도록 하려고 시도해 왔다. 이러한 연구에서는, 단지 하나의 도핑 유형(doping type)이 게이트 돌리 실리콘에 사용되며, 따라서 도먼트 상호 확산(dopant interdiffusion) 문제를 제거할 수 있었다. 한편, 도펀트 공핍(dopant depletion)은 상기 도펀트의 양을 증가시킴으로써 시도되었다. 그러나, 이러한 방법의 단점은 게이트가 정반대의 캐리어 유형이어서 최적의 일 함수보다 낮은 일 함수를 갖기 때문에 상기 소자들 중의 한 소자, 즉 PFET 또는 NFET 증의 하나의 성능이 감소된다는 점이다.
따라서, 본 발명의 목적은 종래 기술의 확산 장벽들의 단점을 갖지 않는 다중층 소자에 사용하기 위한 확산 장벽을 제공하는 것이다.
본 발명의 다른 목적은 간단한 제조 공정에 의해서 제조될 수 있는 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 공정 단계에서 접하게 되는 고온의 공정온도를 견딜 수 있는 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 고유전 상수 산화물층을 구현하는 소자에 산소 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 커패시터 소자로 사용될 수 있는 수천 μΩ-cm 보다 작은 전기적 도전 물질로 만들어진 산소 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 실리콘 기판 상에 고유전 상수 산화물을 성장시키는데 사용하는 전기적으로 도전성이며 열적으로 안정한 산소 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 CMOS 소자용 폴리사이드 게이트 스택에 적절히 사용될 수 있는 산화-저항성 도펀트 확산 장벽을 제공하는 것이다.
본 발명의 또 다른 목적은 산화에 저항성이 있고 광범위한 공정 윈도우(wide process window)를 갖는 2중 일 함수(dual work function)폴리사이드CMOS 소자를 제조하게 할 수 있는 산화-저항성 도펀트 확산 장벽을 제공하는 것이다.
본 발명은 막이 수천 μΩ-cm 보다 작은 전기적 저항을 가지며, 1050℃까지의 전형적인 실리콘 공정 온도에서 산화 및 실리콘과 금속 실리사이드와의 반응을 방지하며, 산소 또는 도펀트 원자들의 확산을 방지하도록 하는 적절한 원자비(atomicratio)를 갖는 TaSiN 합금으로 만들어진 확산 장벽을 제공하는 것이다. 상기 특성들은 고유전 상수 절연체들을 사용하는 DRAM, FERAM 및 NVRAM용 베이스 전극으로서, 또한 CMOS 소자에서 폴리사이드 게이트 스택의 확산 장벽으로서 막이 사용되기에 적합하도록 한다.
바람직한 실시예에서, 약 20% 내지 약 40% 사이의 Ta, 약 10% 내지 약 30% 사이의 Si, 및 약 30%내지 약 60% N의 원자 퍼센트를 갖는 TaSiN 합금으로 만들어진 산소 확산 장벽층이 제공된다. 상기 산소 확산 장벽은 DRAM, FERAM 및 NVRAM 소자들의 베이스 전극으로서 사용될 수 있다. 상기 기법은 고순도 (high purity) 및 저비용으로 보다 쉽게 제조되는 기본적인 스퍼터 타겟(elemental sputter target)을 사용할 수 있게 한다.
선택적인 실시예에서, 본 발명의 확산 장벽에는 보다 나은 도펀트 장벽 및 도체 특성을 갖는 Ta(36)Si(14)N(50)의 바람직한 원자 백분율이 제공된다. 상기 장벽층의 산화는 상기 구조 내의 Si에 기인하여 산화 분위기에 노출된 때 SiOх으로 이루어진 보호막(passivating skin)을 형성함으로써 최소화된다. 상기 도펀트 확산 장벽층은 CMOS 소자의 폴리사이드 게이트 스택에 사용될 수 있다.
더 나아가서, 본 발명은 화학적 기상 증착 또는 물리적 기상 증착 기법에 의하여 산소 또는 도펀트 장벽층을 형성하는 방법에 관련된 것이다. 상기 방법은 선정된 두께의 SiN 및 TaN으로 이루어진 층을 교대로 피착시킴으로써 수행될 수 있다.
상기 기법은 매우 얇은 층을 피착시켜 합금 피착과 같은 효과를 내며, 또 간단한 조성 제어가 가능하도록 되어 있다. 선택적으로, 공정의 복잡성을 감소시키거나 또는 CVD에 의하여 보다 더 좋은 공정 제어를 제공할 수 있는 N₂분위기에서 단일 결정으로 이루어진 타겟으로부터 Ta５Si３을 반응적으로 스퍼터링함으로써 화학적 조성 변화(compositional modulation)가 없는 균질의 TaSiN막이 피착될 수 있다.
본 발명의 다른 목적, 특징 및 장점들이 명세서 및 첨부된 도면들을 고려함으로써 명백해질 것이다.
바람직한 실시예에서, 수천 μΩ-cm까지의 전기적 도전성을 갖는 TaSiN 화합물은 고유전 상수 절연체들을 사용하는 DRAM의 커패시터용 베이스 전극으로서 사용되기에 적절하다. TaSiN의 비정질 합금(amorphous alloy)은 다중층 구조들 상에 고유전 상수 산화 화합물들을 성장시키는데 사용하기에 적합한 전기적 도전성 및 열적으로 안정한 산소 확산 장벽을 제공한다. 산소 장벽으로서의 TaSiN의 작동성을 평가하기 위하여, TaSiN으로 이루어진 여러 화합물들이 실리콘 기판 상에 스퍼터링 방법에 의해 피착되었다. 상기 피착은 질소 함유 분위기에서 순수한 Ta 및 Si타켓들을 함께 스퍼터링시킴으로써 행해졌다. 상기 화합물은 상기 Ta 및/또는 Si 타겟에 대한 상대적인 스퍼터링 파워(sputtering power)를 변화시키거나 또는 상기 스퍼터링 챔버 내의 질소의 분압(partial pressure)을 변화시킴으로써 변경되었다.
상기 테스팅된 합금들 중에서, (RBS 분석에 의하여 결정된) Ta(31)Si(20)N(49)가 상기 하부 실리콘 기판이 산소 분위기에서 650℃에서 30분 동안 가열한 후 산화되지 않는다는 점에서 가장 양호한 산소 장벽 특성들을 나타냈다. 이러한 데이터들이 가열 전 (도2) 및 가열 후 (도4)에 얻어진 RBS 스펙트라인 도 2 및 도 4에 도시되어 있다.
상기 합금은 약 1,000 및 약 2,000 μΩ-cm 사이의 전기 저항을 갖는 물질로서 피착된다. 이러한 특성들은 상기 TaSiN 화합물이 양호한 산소 확산 장벽으로서 작용한다는 것을 나타낼 뿐만 아니라, 미세 구조 및 저항성이 변하지 않기 때문에 양호한 안정성을 가지는 물질이라는 점을 또한 나타낸다.
TaSiN 화합물들의 다음의 예들에서, Ta의 원자 백분율(atomic percentage)은 약 20% 내지 약 40% 사이이며, Si의 원자 백분율은 약 10% 내지 30%이고, N의 원자 백분율은 약 30% 내지 약 60% 이다. 본 발명의 상세한 설명에서 사용되는 모든 백분율은 원자 백분율이다.
스퍼터링 장치는 선정된 두께를 갖는 SiN 및 TaN층들을 교대로 피착시키기 위해 사용된다. 도 3의 투과 전자 현미경(Transmission Electron Microscope : TEM) 상에 도시된 바와 같이, 상기 막은 1100℃에서 1분 동안 가열된 후에도 층형 미세 구조를 유지한다. 상기 장치는 상기 층들을 매우 얇게 피착하며, 이에 따라 합금 피착된 것과 같은 효과를 낸다. 상기 층들이 여전히 10nm보다는 작지만, 약간 두껍게 되었을 때, 상기 장벽 특성을 손상시키지 않고 주어진 화합물에 대한 TaSiN 합금의 저항도를 감소시키는 효과를 갖는다. 다음의 예들에서는, 상기 장벽들을 통한 산소 확산에 대한 검사용 구조가 만들어진다. 이는 고유전 상수 커패시터들을 제조할 때 중요하다. 상기 검사의 목적은 전기적 도전성을 유지하고 Pt 시드층 (seed layer) 또는 Si 기판과 상호확산(interdiffusion)되지 않으면서 고온에서 산소 투과를 허용하지 않는 장벽을 찾기 위한 것이다.
상기 Si 기판 대신에 Ta, W, Nb, V, Ti, Zr, Hf, Cr, Mo, Pt, Ru 및 이들의 실리사이드들 (silicides)로 이루어진 그룹으로부터 선택된 도전층이 사용될 수 있다.
또한, 상기 Si 기판 및 상기 TaSiN층 사이에, Ta, W, Nb, V, Ti, Zr, Hf, Cr, Mo, Pt, Ru 및 이들의 실리사이드들로 이루어진 그룹으로부터 선택된 도전층이 위치할 수 있다. 상기 도전층은 베이스 또는 하부 전극 또는 고유전 물질로 형성된 커패시터의 하부 전극의 한층을 형성할 수 있다.
[예 1]
80nm 두께의 Ta(21)Si(35)N(44)막이 10nm/층을 초과하지 않는 층 두께로 실리콘 기판 상에 피착된다. 그 다음으로 상기 기판은 순수한 산소 분위기에서 700℃ 까지 가열되고 5분 동안 700℃로 유지된다. 러더퍼드 백스캐터링(Rutherford BackScattering:RBS) 분석을 통해, 가열 후 상기 실리콘 기판에는 산소가 없다는 사실이 판명되었다.
[예 2]
10nm/층을 초과하지 않는 층 두께로 실리콘 기판 상에 Ta(25)Si(35)N(40)막이 피착된다. 그 다음으로 상기 기판은 순수한 산소 분위기에서 700℃까지 가열되어 5분 동안 700℃로 유지된다. RBS 분석을 통해 가열후 상기 실리콘 기판에는 산소가 없다는 사실이 판명되었다.
[예 3]
10nm/층을 초과하지 않는 층 두께로 실리콘 기판 상에 Ta(26)Si(36)N(38)막이 피착된다. 그다음으로 상기 기판은 순수한 산소 분위기에서 700℃까지 가열되어 5분 동안 700℃로 유지된다. RBS 분석을 통해 가열후 상기 실리콘 기판에는 산소가 없다는 사실이 판명되었다. 또한, 가열 전후에 전기적 측정을 행하였는데, 시트 저항(sheet resistance)은 44 Ω/□로 변경되지 않았다.
[예 4]
10nm/층을 초과하지 않는 층 두께로 실리콘 기판 상에 Ta(30)Si(29)N(41)막이 피착된다. 그 다음으로 상기 기판은 산소 포함 분위기에서 5분 동안 700℃에서 가열된다. 상기 가열된 구조에 대한 RBS 분석 결과는 상기 실리콘 기판에 대해서 어떠한 산화도 발생하지 않았으며, 상기 TaSiN 및 상기 Pt층들 사이에 어떠한 상호 확산도 발생하지 않았다는 것을 보여준다.
[예 5]
1nm/층보다 작은 층 두께 결과를 가져오는 보다 높은 회전 속도에서 실리콘 기판(20) 상에 80nm 두께의 Ta(31)Si(21)N(48)막이 피착된다. 상기 구조(10)가 도 1에 도시된다. 상기 TaSiN층(12)은 351 Ω/□의 시트 저항을 갖는다. 그 다음으로, 100nm의 백금층(14)이 상기 TaSiN층 상에 피착된다. (일반적으로 PLT로서 공지된) 고유전 상수 물질 (16)의 Pb(14.4)La(5.6)Ti(20)O(60)가 졸­겔 공정 (sol-gel process)에 의해 샘플 상에 스핀된다. 금속 접촉층(18)이 전기적 접촉을 제공하기 위하여 상부에 피착된다. 전체 구조(10)가 산소 분위기에서 700℃로 가열된다. X-선 회절(X-ray diffraction)을 통해 상기 PLT가 가열 후에 100% 회티탄석 (Perovskite)이 된 것으로 밝혀졌다. RBS 분석을 통해 상기 실리콘 기판에는 산소가 없다는 것이 판명되었고, 상호확산의 증거도 없었다. 선택적인 실시예에서, 본 발명의 산화 저항 도펀트 확산 장벽층(oxidation resistant dopant diffusion barrier layer)은 도 5에 개략적으로 도시된 바와 같이 CMOS 소자에 사용되는 폴리사이드 게이트 스택(polycide gate stack)에 형성된다. 크기가 계속 감소하는 현대의 반도체 소자들에서, 폴리실리콘 및 TiSi₂, WSi₂또는 W와 같은 내화성 물질 (refractory material) (폴리사이드)의 화합물 스택을 패터닝함으로써 게이트 도체들을 형성하는 것이 바람직하다. 이는 상기 폴리사이드 방법이 얇은 접합부(shallow junction)가 상기 실리사이드 두께를 제한하는 단결정 실리콘 영역으로부터 게이트 스택의 도체를 디커플링(decoupling)시키기 때문에 바람직하다. 더 나아가서, 폴리사이드 스택은 상기 단결정 실리콘 영역에 완전히 중첩된 접촉에 사용하기 위한 상기 게이트 도체의 상부에 형성될 수 있고 (built-in), 자기-정합된 에치 스톱(etch stop)을 가질 수 있다. 이는 회로의 집적도를 증가시킨다. 또한, W와 같은 자기 정합 샐리시데이션(salicidation)에 적합하지 않은 물질들이 사용될 수 있다.
본 발명에 따른 방법은 상가 내화성 금속 또는 실리사이드가 공정 순서에서 훨씬 일찍 사용되므로, 이에 따라 고온 사이클 및 산화 및 습식 에칭과 같은 거친 화학적 환경(harsh chemical environment)들을 견뎌야 하는 종래의 폴리사이드 공정에서 흔히 발생하는 문제들을 극복한다. B, P 및 As와 같은 일반적인 도펀트들은 상기 폴리사이드로 확산되고/확산되거나 반응하여, 상기 소자의 하부 폴리실리콘층을 매우 공핍화하고(depleting), 또한 측면으로 확산하여 다른 도펀트형의 인접 소자들의 임계 전압(threshold voltage)을 바꾼다.
본 발명은 게이트 폴리(gate poly)와 도체 사이에 확산 장벽을 삽입시키므로써 해결책을 제시한다. 다른 장벽 물질들과는 달리, 적절한 화학양(stoichiometry)을 갖는 TaSiN층을 피착시키므로써, 함께 사용된 Si의 결합이 SiOx로 이루어진 얇은 보호막(passivating skin)을 형성함으로써 산화 정도를 최소화시킨다. 도 6에 도시된 100nm Ta(36)Si(14)N(50)막의 RBS 스펙트럼들은 벌크(bulk) TaSiN막이 20초 동안의 1050℃ 산소 가열에 의해 감지될 정도로 산화되지 않는다는 사실을 도시한다. 이와는 반대로, 유사한 조건들 하의 개별적인 실험들은 TiN이 전체 막 두께를 횡단하여 산화시킨다는 것을 보여준다. 더 나아가서, 상기 막의 화학양을 제어함으로써, 상기 확산 장벽이 여전히 자신의 산화 저항 및 장벽 특성들을 유지하면서 625 μΩ-cm의 유용한 특정 저항도로 제조될 수 있다. 예를 들어, 도 7은 30초 동안의 1050℃ N₂가열 후의 인-도핑된 (phosphorus-doped) 게이트 전극의 2차 이온 질량 스펙트로스코피(secondary ionmass spectroscopy: SIMS)의 깊이 프로파일(depth profile)을 도시한다. P는 최적화된 TaSiN막의 장벽 작용에 기인하여 폴리 내에 잘 국부화된(well-localized) 상태로 존재한다. 이와는 반대로, 도 8은 30nm 두께의 서브-최적 Ta(52)Si(23)N(25) 장벽이 동일한 가열 공정으로 처리된 경우의 확장성 P 확산을 도시한다.
상기 선택적인 실시예의 공정은 다음과 같이 수행될 수 있다. 먼저, 폴리층이 게이트 산화물 상에 피착되며, 그 다음으로 폴리사이드 게이트 구조에 대한 종래의 공정에서와 마찬가지로 웨이퍼의 여러 영역에 상기 게이트 도펀트들의 이온 주입이 뒤따른다. 그 다음으로, TiSi2와 같은 게이트 도체를 피착시키는 대신에, 약 50%의 질소 가스를 포함하는 Ar분위기에서 TaSiN의 5nm 내지 30nm 두께의 확산 장벽이 Ta5Si3캐소드로부터 반응성 스퍼터링에 의하여 피착된다. 상기 Ta:Si 비율은 다른 화합물의 타켓을 사용하여 조정될 수 있다. 선택적으로, 스퍼터링은 복수개의 기본 캐소드들을 사용하여 수행될 수 있다. 이러한 경우, 코팅되는 웨이퍼들을 지지하는 플래턴(platen)은 Ar/N₂ 분위기에서 Ta 및 Si 타켓들 아래에서 회전한다. Ta/Si의 비율은 캐소드 전력을 변경함으로써 제어된다. 어떤 한 경우의 피착방법에 대해서, 상기 막의 질소 함유량(content)은 Ar/N₂ 비율을 조정함으로서 주로 제어된다. 여전히 타당한 저항도를 유지하면서 상기 최적 확산 장벽 및 산화 저항 특성들을 이루는데 막의 질소 함유물이 50% 정도가 되는 것이 바람직하다. 625 μΩ - cm의 비저항(specific resistivity)이 다시 얻어진다. 상기 막이 피착된 후, 폴리사이드 공정은 도체의 피착, 게이트 패터닝, RIE에 의한 게이트 한정 및 그 다음으로 게이트 스택의 산화로 이루어지는 표준 방식으로 진행된다.
본 발명은 산화에 대해 저항성을 갖는 도펀트 확산 장벽을 가지는 이중 일함수 폴리사이드 CMOS(dual work function policide CMOS)의 제조를 가능하게 한다. 상기 공정은 전기적으로 도전성을 갖기 때문에 Si3N4를 사용하는 터널링 장벽 기법(tunneling barrier technique)에 비해 보다 광범위한 공정 영역을 갖는다.
본 발명이 예시적인 방법으로 기술되었지만, 사용된 용어들은 제한적이기보다는 기술적인 단어의 의미로 사용되었다는 점을 이해해야 한다.
더 나아가서, 본 발명이 바람직한 실시예의 관점에서 기술된 반면, 당해 기술 분야에서 통상의 지식을 가진 자들은 상기 기술된 내용을 본 발명의 다른 가능한 변형들에 용이하게 응용할 수 있다는 것은 자명하다. 예를 들어, W, Nb, V, Ti, Zr, Hf, Cr 및 Mo와 같은 다른 내화성 금속들은 상기 화합물들의 Ta 대신에 역시 사용될 수 있다.
배타적 재산권 또는 권리들이 청구된 본 발명의 실시예들은 다음과 같이 한정된다.

Claims (11)

  1. 다중층 구조에 있어서, 상부 표면을 갖는 도전성 베이스층(conducting base layer),및 상기 도전성 베이스층의 상부 표면에 접착된(adhered) 내화성 금속 실리콘- 질소층(refractory-metal-silicon-nitrogen layer)을 포함하며, 상기 내화성 금속 실리콘- 질소층은 내화성 금속-질소 및 실리콘-질소로 이루어진 교번 서브층(alternating sub-layers)을 포함하고, 상기 서브층 각각은 약 10nm 보다 작은 두께를 가지는 다중층 구조.
  2. 제1항에 있어서, 상기 내화성 금속-실리콘-질소층은 TaN 및 SiN으로 이루어진 교번 서브층들로 이루어진 스퍼터링된 TaSiN인 다중층 구조.
  3. 반도체 구조에 있어서, 상부 표면을 갖는 도전성 베이스층, 및 상기 도전성 베이스층의 상부 표면에 접착된 내화성 금속-실리콘-질소층을 포함하고, 상기 내화성 금속-실리콘-질소층은 내화성 금속-질소 및 실리콘-질소로 이루어진 교번 서브층을 더 포함하며, 상기 서브층 각각은 약 10nm보다 작은 두께를 가지는 반도체 구조.
  4. 반도체 구조에 있어서, 상부 표면을 갖는 실리콘 베이스층, 및 상기 실리콘 베이스층의 상부 표면에 접착된 내화성 금속-실리콘-질소 확산 장벽층(diffusion barrier layer)을 포함하며, 상기 확산 장벽층은 상기 실리콘 베이스층과 접촉층(contact layer)사이에 피착되어(deposited) 상기 접촉층의 상부에는 고유전 상화물 막(high permittivity oxide film)이 피착되어있음-, 상기 내화성 금속-실리콘-질소층은 상기 반도체 구조에 의하여 상기 실리콘 베이스층이 산소와 접촉하여 산화되는 것을 방지하는 반도체 구조.
  5. 제4항에 있어서, 상기 접촉층은 Pt, Ir, 및 Au로 이루어진 그룹으로부터 선택된 적어도 하나의 산화 저항 금속으로 이루어진 반도체 구조.
  6. 제4항에 있어서, 상기 반도체 구조는 산화 저항 접촉층(oxidation resistant contact layer), 고유전 산화물층 (high permittivity oxide layer) 및 접촉 전극을 더 포함하는 커패시터인 반도체 구조.
  7. 제4항에 있어서, 상기 반도체 구조는 CMOS 소자의 폴리사이드 게이트 스택인 반도체 구조.
  8. 반도체 소자 내에서의 실리콘 기판의 산화 방지 방법에 있어서, 상기 실리콘 기판과 산소원(oxigen source) 사이에 내화성 금속-실리콘-질소막으로 이루어진 확산 장벽층을 피착하는 단계를 포함하며, 상기 확산 장벽층을 피착하는 단계는 내화성 금속-질소 및 실리콘-질소 서브층을 교대로 피착하는 것을 더 포함하며, 각각의 서브층은 10nm 보다 크지 않는 두께를 가지는 실리콘 기판 산화 방지 방법.
  9. 반도체 소자내에서의 실리콘 구조의 산화 방지 방법에 있어서, 상기 실리콘 구조와 산소원 사이에 TaSiN 막으로 이루어진 확산 장벽층을 피착하는 단계를 포함하며, 상기 TaSiN 막은 약 20% 내지 약 40% 사이의 Ta, 약 10% 내지 약 30% 사이의 Si, 약 30% 내지 약 60% 사이의 N, 및 TaN 및 SiN의 서브층으로 이루어진 실리콘 구조의 산화 방지 방법.
  10. 도핑된 실리콘층 및 내화성 금속 실리사이드층을 갖는 게이트 스택에서의 도펀트 확산 방지 방법에 있어서, 상기 도핑된 실리콘층 및 상기 내화성 금속 실리사이드층 사이에 내화성 금속-실리콘-질소층을 형성하는 단계를 포함하며, 상기 내화성 금속-실리콘-질소층을 형성하는 단계는 내화성 금속-질소 및 실리콘-질소 서브층을 교대로 피착하는 것을 더 포함하며, 각각의 서브층은 10nm보다 크지 않는 두께를 가지는 도펀트 확산 방지 방법.
  11. 제10항에 있어서, 상기 내화성 금속-실리콘-질소층의 상기 내화성 금속은 TaN 및 SiN의 서브층으로 이루어진 TaSiN인 도펀트 확산 방지 방법.
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