KR20020001337A - 반도체 소자의 게이트산화막 형성 방법 - Google Patents

반도체 소자의 게이트산화막 형성 방법 Download PDF

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Abstract

본 발명은 누설전류 특성 및 계면특성을 향상시키도록 한 게이트산화막의 형성 방법에 관한 것으로, 이를 위한 본 발명은 반도체 기판상에 게이트절연막으로서 화학적기상증착법을 이용하여 HfO2막을 증착하는 제 1 단계, 상기 HfO2막의 유전율 증가를 위한 어닐링을 실시하는 제 2 단계, 상기 HfO2막상에 게이트전극을 형성하는 제 3 단계를 포함하여 이루어진다.

Description

반도체 소자의 게이트산화막 형성 방법{METHOD FOR FORMING GATE-DIELECTRIC IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 유효 유전율값을 조절하여 누설전류특성을 개선시킨 게이트산화막의 형성 방법에 관한 것이다.
일반적으로 반도체소자의 DRAM 및 로직의 게이트산화막으로 열(Thermally) 또는 급속열처리(Rapid thermally)에 의해 성장된 SiO2를 사용하고 있다. 소자의 디자인룰이 감소함에 따라 게이트산화막의 터널링유효두께(Tunneling Effective thickness; Teff)는 SiO2의 터널링한계가 되는 25∼30Å이하로 줄어드는 추세에 있으며, 0.1㎛급 소자에서의 게이트산화막으로 25∼30Å두께가 예상되나, 직접터널링 (Direct tunneling)에 의한 오프전류(Off-current)의 증가로 말미암아 소자의 동작에 악영향이 우려되며, 특히 메모리소자의 경우 누설전류의 감소가 중요한 현안이다.
최근에, 이를 극복하기 위하여 고유전율물질(High-k dielectric material)을 게이트산화막으로 채용하는 연구가 진행되고 있다. 이러한 고유전율 게이트산화막으로 캐패시터 스토리지(Capacitor storage)에 사용되던 Ta2O5를 비롯한 TiO2, Al2O3, HfO2등을 이용하는 연구가 활발하다.
그러나, 상기 Al2O3는 k값이 SiO2의 2.5배 정도이나 유효두께(Teff)를 25∼30Å이하로 조절하기에는 두께에 따른 k값 저하효과로 인하여 적용에 어려움이 예상된다. 한편, TiO2는 k값이 25∼40정도로 높게 보고되고 있으나, 누설특성이 나빠서 TiO2만으로는 게이트산화막 적용가능성이 어렵다.
Ta2O5의 경우, Ta2O5/Si 계면특성을 확보하기 위하여 초박막산화막을 증착하고 있으며 이 경우에도 Teff는 25Å이하로 조절하기에는 어려움이 있고, 이를 위해 계면층으로 질화막 또는 실리콘질화막을 증착하여 유효 산화막 두께를 조절하고 있다. 그러나, 질화막/실리콘 계면의 경우 계면특성이 열화되는 트레이드오프(Trade-off)관계에 있다.
최근에 도 1에 도시된 바와 같이, 반도체기판(11)상에 하프늄산화막 (HfO2)(k:∼30)(12)을 물리적기상증착법(Physical Vapor Deposition; PVD)에 의하여 반응성 스퍼터링(Reactive sputter)에 의하여 증착하거나 하프늄(Hf)증착 후 산화시키는 방법들이 제안되고 있다. 여기서, 미설명 도면부호 13은 게이트전극,14는 소오스/드레인을 나타낸다.
그러나, 상기 종래기술은 열악한 단차피복성(Step coverage)으로 인하여 게이트전극의 모서리에서 게이트산화막 강도(Integrity)의 열화와 매스프로덕션(Mass production)에 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 열안정성이 높은 HfO2막을 단차피복성이 우수한 화학적기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 게이트산화막으로 적용하여 누설전류특성과 계면특성이 우수한 게이트산화막의 형성 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 게이트산화막의 형성 방법을 개략적으로 도시한 도면,
도 2a 내지 도 2b는 본 발명의 실시예에 따른 게이트산화막의 형성 방법을 도시한 도면,
도 3은 본 발명의 다른 실시예에 따른 게이트산화막의 형성 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 필드산화막
23 : HfO224 : 도우프드 폴리실리콘
상기의 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은 반도체 기판상에 게이트절연막으로서 화학적기상증착법을 이용하여 HfO2막을 증착하는 제 1 단계, 상기 HfO2막의 유전율 증가를 위한 어닐링을 실시하는 제 2 단계, 상기 HfO2막상에 게이트전극을 형성하는 제 3 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 게이트산화막의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 반도체기판(21)에 소자격리를 위해 LOCOS(Local Oxide of Silicon) 또는 STI(Shallow Trench Isolation)구조의 필드산화막(22)을 형성한 다음, 상기 구조 전면에 HfO2막(23)을 화학적기상증착법을 이용하여 10∼90Å두께로 증착한다.
이 때, 상기 HfO2(23)은 Hf-Si-O의 삼원계 삼상분계 상변태도에서 HfO2-Si의 경우 타이라인(Tie line)이 존재하기 때문에 열역학적으로 안정하여 1000℃까지 HfSi2로의 반응이 일어나지 않는다. 한편, HrO2-SiO2의 타이라인 또한 존재하기 때문에 HfO2-Si계면에서 HfO2-SiO2가 형성될 수도 있다. 상기 HfO2(23)은 k값이 18∼30정도로 높고 깁스자유에너지(Gibbs free energy) 변환값이 -271 kcal/mole로서 SiO2의 -217 kcal/mole보다 크기때문에 Hf산화막의 형성이 용이하며 메탈 또는 메탈실리사이드로의 분해가 되지않고 열안정성이 우수하다.
이러한 특성은 HfO2상부에 폴리실리콘게이트를 사용시에도 1000℃까지 그 열안정성이 있는 것으로 알려져 있다. 이러한 박막을 형성함에 있어서 단차피복성이 우수한 화학적기상증착법(CVD) 또는 원자층증착법(Atomic Layer Deposition; ALD)를 이용하여 증착하므로써 게이트전극의 모서리에서 등각(Conformal) 증착을 이룰수 있어 신뢰성 높은 게이트산화막 특성을 얻을 수 있다.
상기한 화학적기상증착법(CVD)을 이용하여 HfO2막(23) 증착시 Hf의 출발물질로서 하프늄테트라부타옥사이드를 사용하고, 산소의 소스로 O2, N2O, D2O를 사용한다. 그리고, 플라즈마화학기상증착법(Plasma CVD)을 이용하여 HfO2막(23)을 증착할 수 있는데, 이 때 플라즈마 소스는 마이크로웨이브(1∼9GHz)범위에서 리모트(Remote) 방식을 이용하며, He, Ar, Kr, Xe의 여기가스를 사용하며, 200∼550℃에서 플라즈마파워 50∼550W를 인가하여 증착된다.
또한, 상기 HfO2막(23)은 원자층증착법(Atomic Layer Deposition; ALD)법을 이용하여 증착할 수 있는데, 출발물질(Precursor)로서 하프늄(Hf) 테트라부타옥사이드, Hf(th)Cl4, HfCl4를 사용하며, 산소의 소스로 H2O 증기를 사용한다. 그리고,상기 ALD법을 이용한 증착시 온도는 150∼550℃, 증착압력은 0.05∼2Torr이고, 상기 출발물질의 도징(Dosing) 및 퍼징(Purging)시 N2, NH3, ND3(Deuterated amonia)가스 중 어느 하나를 사용한다.
한편, 상기 HfO2막(23)을 증착하기 전에 초박막산화막으로 3∼10Å두께의 SiO2을 증착할 수 있다. 이 때, 상기 SiO2막은 급속열처리에 의하여 산소분위기 또는 N2O 분위기하의 상압(1atm) 또는 감압(0.1∼1Torr)상태에서 챔버온도 700∼900℃에서 증착된다.
이어 상기 HfO2(23)의 유전특성을 개선시키기 위하여 어닐링을 추가로 실시한다. 이 때, 상기 어닐링은 급속열처리, 노열처리, UV-오존(ozone)처리 중 어느 하나를 이용한다.
먼저 급속열처리(RTP)를 이용할 경우, O2, N2또는 N2O 분위기에서 램프레이트(Ramp rate) 20∼80℃/초 조건으로 500℃∼800℃에서 10∼120초동안 이루어진다.
한편, 노열처리를 이용할 경우, O2, N2또는 N2O 분위기에서 450∼800℃에서 10∼60분간 이루어지며, UV-오존(ozone)처리를 이용할 경우에는 300∼500℃에서 1∼20분간 이루어진다.
도 2b에 도시된 바와 같이, 상기 HfO2(23)상에 도우프드 폴리실리콘(Doped polysilicon)(24)을 증착하며, 상기 도우프드 폴리실리콘(24)은 비정질실리콘을 증착한 다음 후속 열처리를 통하여 결정화시킬 수도 있다.
이어 상기 도우프드 폴리실리콘(24)상에 W, W/WN, Ta, Denuded WN, TaN 또는 TiAlN 중 어느 하나의 금속층(25)을 증착한다. 본 발명은 상기 금속층(25)과 도우프드 폴리실리콘(24)의 실리사이드반응에 의하여, 텅스텐폴리사이드(W-Polycide), 티타늄폴리사이드(Ti-Polycide), 코발트폴리사이드(Co-Polycide) 구조의 게이트전극을 형성한다.
상기 금속층(25)상에 하드마스크(26)로 SiO2, Si3N4또는 SiON을 300∼2000Å두께로 증착한다.
상기 하드마스크(26)를 사용한 패터닝 및 식각으로 게이트전극을 형성한다음, 상기 게이트전극을 마스크로 하여 고농도 불순물 이온주입을 실시하여 소오스/드레인(27)을 형성한다.
도 3은 본 발명의 다른 실시예에 따른 게이트산화막의 형성 방법을 도시한 도면으로서, 반도체기판(31)에 필드산화막(32)을 형성한 다음, 게이트산화막을 형성하기 전에 다마신공정(Damascene process)을 이용하여 트렌치(Tench) 구조의 스페이서(33)를 형성하고, 상기 스페이서(33)의 내측 및 반도체기판(31) 표면상에 HfO2막(34)를 형성한다. 이어 상기 HfO2(34)상에 게이트전극(35)을 형성한다. 여기서, 미설명 도면부호 '36'은 소오스/드레인을 나타낸다. 이 때, 상기 트렌치구조의 스페이서(33)는 폴리실리콘/SiO2를 증착한 다음, 리세스에치백하여 형성하며, 상기 HfO2(34)를 이용한 고유전율 게이트산화막의 다른 물질로는 산화막/질화막, Ta2O5, ZrO2, Al2O3, BST 또는 SBT 중 어느 하나를 이용할 수 있다.
상기 HfO2(34)는 단차피복성이 우수한 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 증착하고, 상기 고유전율 게이트산화막을 형성한 후, 상기 게이트산화막의 유전특성을 증가시키기 위한 어닐링을 실시하는데, O2, N2또는 N2O 분위기에서 20℃∼80℃/초의 램프레이트조건으로 500℃∼800℃에서 10∼120초동안 급속열처리하거나, 450℃∼800℃의 O2, N2또는 N2O 분위기하에서 10∼60분동안 노열처리하거나, 300℃∼500℃에서 1∼20분동안 UV-오존처리한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고유전율을 갖는 게이트산화막을 원자층증착법(ALD) 또는 화학적기상증착법(CVD)을 이용하여 증착하므로써 누설전류 특성 및 계면특성이 우수한 게이트산화막을 형성할 수 있어 고밀도를 갖는 고속소자를 제조할 수 있는 효과가 있다.

Claims (22)

  1. 반도체 소자의 제조 방법에 있어서,
    반도체 기판상에 게이트절연막으로서 화학적기상증착법을 이용하여 HfO2막을 증착하는 제 1 단계;
    상기 HfO2막의 유전율 증가를 위한 어닐링을 실시하는 제 2 단계; 및
    상기 HfO2막상에 게이트전극을 형성하는 제 3 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 단계는,
    상기 HfO2막의 출발물질로 하프늄테트라부타옥사이드막을 이용하고, 산소처리를 위한 소스로 O2, N2O 또는 D2O 중 어느 하나를 이용하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 상기 제 1 단계에서,
    상기 HfO2막은 플라즈마화학기상증착법을 이용하여 10Å∼90Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 HfO2막 증착은, 플라즈마소스로 마이크로웨이브 리모트방식을 이용하며, He, Ar, Kr 또는 Xe 중 어느 하나의 여기가스를 사용하여 200∼550℃에서 50∼550W의 파워로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 단계는,
    O2, N2또는 N2O 분위기에서 20℃∼80℃/초의 램프레이트조건으로 500℃∼800℃에서 10∼120초동안 급속열처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 단계는,
    450℃∼800℃의 O2, N2또는 N2O 분위기하에서 10∼60분동안 노열처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 단계는,
    300℃∼500℃에서 1∼20분동안 UV-오존처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 단계전에,
    상기 반도체기판상에 3Å∼10Å 두께의 실리콘디옥사이드막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘디옥사이드막은,
    O2또는 N2분위기에서 1atm 또는 0.1∼1Torr의 압력과 700∼900℃의 급속열처리에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 반도체 소자의 제조 방법에 있어서,
    반도체 기판상에 원자층증착법을 이용하여 HfO2막을 증착하는 제 1 단계;
    상기 HfO2막 표면에 유전율 증가를 위한 어닐링을 실시하는 제 2 단계; 및
    상기 HfO2막상에 게이트전극을 형성하고, 상기 게이트전극 양측의 반도체 기판에 소오스/드레인을 형성하는 제 3 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 단계에서,
    상기 HfO2막의 출발물질로 하프늄테트라부타옥사이드, Hf(th)Cl4또는 HfCl4중 어느 하나를 이용하며, 산소처리를 위한 소스로 H2O를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 출발물질의 도징 및 퍼징시 N2, NH3또는 ND3중 어느 하나의 가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 단계는,
    150℃∼550℃의 온도와 0.05Torr∼2Torr의 압력에서 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10 항에 있어서,
    상기 제 2 단계는,
    O2, N2또는 N2O 분위기에서 20℃∼80℃/초의 램프레이트조건으로 500℃∼800℃에서 10∼120초동안 급속열처리하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 2 단계는,
    450℃∼800℃의 O2, N2또는 N2O 분위기하에서 10∼60분동안 노열처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 2 단계는,
    300℃∼500℃에서 1∼20분동안 UV-오존처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 반도체 소자의 제조 방법에 있어서,
    반도체 기판상에 다마신공정을 이용하여 트렌치구조의 스페이서를 형성하는 단계;
    상기 스페이서의 내측면상에 고유전율 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 상기 트렌치구조의 스페이스를 매립하는 게이트전극을 형성하는 단계; 및
    상기 게이트전극 양측의 반도체 기판에 소오스/드레인을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 고유전율 게이트산화막은 산화막/질화막의 적층막, Ta2O5, ZrO2, HfO2, Al2O3, BST 또는 SBT 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 고유전율 게이트산화막은 화학적기상증착법 또는 원자층증착법 중 어느 하나를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 17 항에 있어서,
    상기 고유전율 게이트산화막 형성후,
    O2, N2또는 N2O 분위기에서 20℃∼80℃/초의 램프레이트조건으로 500℃∼800℃에서 10∼120초동안 급속열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 17 항에 있어서,
    상기 고유전율 게이트산화막 형성후,
    450℃∼800℃의 O2, N2또는 N2O 분위기하에서 10∼60분동안 노열처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 17 항에 있어서,
    상기 고유전율 게이트산화막 형성후,
    300℃∼500℃에서 1∼20분동안 UV-오존처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100379621B1 (ko) * 2001-07-10 2003-04-10 광주과학기술원 Ｍｏｓ 트랜지스터 게이트 절연막 및 그 제조방법
KR100513719B1 (ko) * 2002-08-12 2005-09-07 삼성전자주식회사 하프늄 산화막 형성용 전구체 및 상기 전구체를 이용한하프늄 산화막의 형성방법
KR100693781B1 (ko) * 2000-10-25 2007-03-12 주식회사 하이닉스반도체 단원자층 증착법을 이용한 실리케이트 형성 방법
US7662683B2 (en) 2003-12-24 2010-02-16 Electronics And Telecommunications Research Institute Method for forming gate dielectric layer
KR100944831B1 (ko) * 2003-10-30 2010-03-03 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 성막 장치
KR100945648B1 (ko) * 2002-10-29 2010-03-04 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
US6720027B2 (en) * 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US6846516B2 (en) * 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US20030235961A1 (en) * 2002-04-17 2003-12-25 Applied Materials, Inc. Cyclical sequential deposition of multicomponent films
US20030232501A1 (en) * 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
US6858547B2 (en) * 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
CN1320606C (zh) * 2003-03-04 2007-06-06 台湾积体电路制造股份有限公司 一种栅极介电层与改善其电性的方法
US20040198069A1 (en) * 2003-04-04 2004-10-07 Applied Materials, Inc. Method for hafnium nitride deposition
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100564801B1 (ko) * 2003-12-30 2006-03-28 동부아남반도체 주식회사 반도체 제조 방법
KR100538444B1 (ko) * 2003-12-31 2005-12-22 동부아남반도체 주식회사 비아 홀 및 트렌치 형성 방법
US7037816B2 (en) * 2004-01-23 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integration of HfO2 and RTCVD poly-silicon
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20050252449A1 (en) * 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US20060019033A1 (en) * 2004-05-21 2006-01-26 Applied Materials, Inc. Plasma treatment of hafnium-containing materials
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) * 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US20060062917A1 (en) * 2004-05-21 2006-03-23 Shankar Muthukrishnan Vapor deposition of hafnium silicate materials with tris(dimethylamino)silane
US20060153995A1 (en) * 2004-05-21 2006-07-13 Applied Materials, Inc. Method for fabricating a dielectric stack
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070020890A1 (en) * 2005-07-19 2007-01-25 Applied Materials, Inc. Method and apparatus for semiconductor processing
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070049043A1 (en) * 2005-08-23 2007-03-01 Applied Materials, Inc. Nitrogen profile engineering in HI-K nitridation for device performance enhancement and reliability improvement
US7402534B2 (en) * 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US20070065578A1 (en) * 2005-09-21 2007-03-22 Applied Materials, Inc. Treatment processes for a batch ALD reactor
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100654554B1 (ko) * 2005-12-29 2006-12-05 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
US7964514B2 (en) * 2006-03-02 2011-06-21 Applied Materials, Inc. Multiple nitrogen plasma treatments for thin SiON dielectrics
US7678710B2 (en) * 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7837838B2 (en) * 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) * 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US20070252299A1 (en) * 2006-04-27 2007-11-01 Applied Materials, Inc. Synchronization of precursor pulsing and wafer rotation
US7798096B2 (en) * 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
US20070259111A1 (en) * 2006-05-05 2007-11-08 Singh Kaushal K Method and apparatus for photo-excitation of chemicals for atomic layer deposition of dielectric film
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
WO2008039845A2 (en) * 2006-09-26 2008-04-03 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) * 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US9529265B2 (en) 2014-05-05 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of preparing and using photosensitive material
CN117321766A (zh) * 2021-04-22 2023-12-29 应用材料公司 通过超循环原子层沉积的新颖无定形高k金属氧化物电介质的方法及应用

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3217015B2 (ja) * 1996-07-18 2001-10-09 インターナショナル・ビジネス・マシーンズ・コーポレーション 電界効果トランジスタの形成方法
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
US6020024A (en) * 1997-08-04 2000-02-01 Motorola, Inc. Method for forming high dielectric constant metal oxides
US6200866B1 (en) * 1998-02-23 2001-03-13 Sharp Laboratories Of America, Inc. Use of silicon germanium and other alloys as the replacement gate for the fabrication of MOSFET
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
US6087231A (en) * 1999-08-05 2000-07-11 Advanced Micro Devices, Inc. Fabrication of dual gates of field transistors with prevention of reaction between the gate electrode and the gate dielectric with a high dielectric constant
US6221712B1 (en) * 1999-08-30 2001-04-24 United Microelectronics Corp. Method for fabricating gate oxide layer
KR100329282B1 (ko) * 1999-10-27 2002-03-18 김효근 고유전율 게이트 절연막의 제조방법
US6320784B1 (en) * 2000-03-14 2001-11-20 Motorola, Inc. Memory cell and method for programming thereof
KR100368311B1 (ko) * 2000-06-27 2003-01-24 주식회사 하이닉스반도체 반도체 소자의 게이트 형성 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100693781B1 (ko) * 2000-10-25 2007-03-12 주식회사 하이닉스반도체 단원자층 증착법을 이용한 실리케이트 형성 방법
KR100379621B1 (ko) * 2001-07-10 2003-04-10 광주과학기술원 Ｍｏｓ 트랜지스터 게이트 절연막 및 그 제조방법
KR100513719B1 (ko) * 2002-08-12 2005-09-07 삼성전자주식회사 하프늄 산화막 형성용 전구체 및 상기 전구체를 이용한하프늄 산화막의 형성방법
US7030450B2 (en) 2002-08-12 2006-04-18 Samsung Electronics Co., Ltd. Precursor for hafnium oxide layer and method for forming halnium oxide film using the precursor
US7399716B2 (en) 2002-08-12 2008-07-15 Samsung Electronics Co., Ltd. Precursor for hafnium oxide layer and method for forming hafnium oxide film using the precursor
KR100945648B1 (ko) * 2002-10-29 2010-03-04 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 및 그 제조 방법
KR100944831B1 (ko) * 2003-10-30 2010-03-03 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법 및 성막 장치
US7662683B2 (en) 2003-12-24 2010-02-16 Electronics And Telecommunications Research Institute Method for forming gate dielectric layer

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Publication number Publication date
US20030096467A1 (en) 2003-05-22
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US6511875B2 (en) 2003-01-28
US6664160B2 (en) 2003-12-16

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