KR100944831B1 - 반도체 장치의 제조 방법 및 성막 장치 - Google Patents

반도체 장치의 제조 방법 및 성막 장치 Download PDF

Info

Publication number
KR100944831B1
KR100944831B1 KR1020040086943A KR20040086943A KR100944831B1 KR 100944831 B1 KR100944831 B1 KR 100944831B1 KR 1020040086943 A KR1020040086943 A KR 1020040086943A KR 20040086943 A KR20040086943 A KR 20040086943A KR 100944831 B1 KR100944831 B1 KR 100944831B1
Authority
KR
South Korea
Prior art keywords
film
gas
hafnium
forming
insulating film
Prior art date
Application number
KR1020040086943A
Other languages
English (en)
Other versions
KR20050041930A (ko
Inventor
나까지마시게루
최동균
후지와라도모노리
이께가와히로아끼
나까무라겐지
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20050041930A publication Critical patent/KR20050041930A/ko
Application granted granted Critical
Publication of KR100944831B1 publication Critical patent/KR100944831B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 과제는, 예를 들어 MOSFET의 게이트 절연막 등의 고유전율막으로서 유효한 하프늄 화합물막 상에 폴리실리콘 전극을 형성하는 데 있어서, 플랫 밴드 전압의 시프트를 억제하는 것이다.
감압 분위기이고 또한 가열 분위기 하에 있어서 반응 용기 내에서 하프늄 유기 화합물의 증기와, 예를 들어 디실란 가스를 반응시켜 실리콘막 상에 하프늄 실리케이트막을 성막하고, 이 하프늄 실리케이트막 상에 디클로로실란 가스와 산화이질소 가스를 반응시켜 배리어층이 되는 실리콘 산화막을 적층하고, 그 위에 게이트 전극이 되는 폴리실리콘막을 형성한다.
Figure R1020040086943
플랫 밴드 전압, 하프늄 실리케이트막, 반도체 웨이퍼, 실리콘 산화막

Description

반도체 장치의 제조 방법 및 성막 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND FILM FORMING APPARATUS}
도1은 본 발명의 실시 형태에 관한 성막 장치의 일례를 나타내는 종단측면도.
도2는 본 발명의 실시 형태에 관한 성막 장치에 있어서, 가스 공급부 및 제어부에 대해 설명한 구성도.
도3은 본 발명의 실시 형태에 관한 성막 장치를 이용하여 성막하는 공정을 도시하는 설명도.
도4는 본 발명의 성막 방법에 의해 성막되는 모양을 도시하는 설명도.
도5는 본 발명의 성막 공정 후, 다음의 공정을 설명한 설명도.
도6은 페르미 준위와 플랫 밴드 전압을 도시하는 이미지도.
도7은 플랫 밴드 전압과 산화막의 환산막 두께와의 관계를 나타내는 특성도.
도8은 전압 용량과 인가 전압의 관계를 나타내는 특성도.
도9는 하프늄 실리케이트막 표면의 어닐링과 Vfb 시프트량의 관계를 나타내는 특성도.
도10은 가열 온도와 기판 표면의 결정화의 유무와의 관계를 나타내는 특성도.
<도면의 주요 부분에 대한 부호의 설명>
W : 반도체 웨이퍼
1 : 반응 용기
5 : 제어부
9, 92 : 실리콘 산화막
32 : 압력 조정부
34 : 히터
40 : 제1 가스 공급관
50 : 제2 가스 공급관
60 : 제3 가스 공급관
70 : 제4 가스 공급관
80 : 제5 가스 공급관
90 : 실리콘막
91 : 하프늄 실리케이트막
93 : 폴리실리콘막
100 : 제6 가스 공급관
110 : 제7 가스 공급관
본 발명은, 예를 들어 MOSFET의 게이트 산화막 혹은 메모리 셀의 용량 소자 등의 고유전율막으로 이루어지는 절연막을 포함하는 반도체 장치를 제조하는 방법 및 성막 장치에 관한 것이다.
종래, MOSFET의 게이트 절연막의 재료로서는 실리콘 산화막(SiO2)이 일반적으로 이용되고 있고, 실리콘 산화막을 박막화함으로써 그 동작 속도의 향상을 도모해 왔다. 그러나, 실리콘 산화막의 막두께를 얇게 하면 누설 전류가 커져 버리므로 동작 속도의 향상에는 한계가 있다. 그래서 최근에 있어서, 실리콘 산화막보다도 높은 유전율을 갖고, 또한 물리적 막두께를 크게 해도 전기적 막두께를 작게 할 수 있고, 이에 의해 트랜지스터의 게이트 누설 전류를 작게 할 수 있으므로, 실리콘 산화막으로 바뀌는 새로운 게이트 절연막으로서 하프늄 화합물막(비유전율 : 10 내지 30)이나 지르코늄화합물막(비유전율 : 10 내지 25)이 주목받고 있다.
그래서 특허 문헌 1에는 Hf 알콕시드 등의 원료와 산소 등의 산화체 가스를 이용하여, 예를 들어 화학 기상 성장법(CVD법)에 의해 산화하프늄막을 성막하는 것이 기재되어 있다.
그러나, 게이트 절연막으로서 하프늄 화합물막을 이용한 경우의 문제로서, 폴리실리콘으로 이루어지는 게이트 전극 하에 존재하는 하프늄 화합물막의 플랫 밴드 전압(Vfb)이 실리콘 산화막의 플랫 밴드 전압에 대해 수백 ㎷ 정도 시프트해 버리는(절대치를 기준으로 한 값) 문제가 있다.
이 플랫 밴드 전압에 대해 간단히 설명하면, 플랫 밴드 전압(Vfb)은 전극과 기판의 일 함수 차와, 절연막 중의 전하로 결정되어 하기 식 1로 표시된다.
[식 1]
Vfb ＝ Φm － Φs － Qox/Cox
여기서 Φm은 전극의 일 함수, Φs는 기판의 일 함수, Qox는 막 중의 전하, Cox는 막의 단위 면적당의 용량이다.
게이트 절연막을 실리콘 산화막으로부터 하프늄 화합물막으로 바꾸면 플랫 밴드 전압이 수백 ㎷ 정도 변화되어 버리는 이유에 대해서는 폴리실리콘막과 하프늄 화합물막과의 경계면에 하프늄(Hf)이 개재됨으로써 폴리실리콘 전극의 일 함수가 변화되어 플랫 밴드 전압의 시프트가 일어난다고 생각된다. 이와 같은 현상은 지르코늄화합물의 경우에도 마찬가지로 일어나는 것이라 생각된다.
[특허 문헌 1]
일본 특허 공개 2002-246388호(청구항 1, 청구항 6 및 단락 0030)
본 발명은 이러한 사정에 비추어 이루어진 것으로, 본 발명의 목적은 게이트 절연막인 하프늄 화합물막 혹은 지르코늄화합물막 상에, 예를 들어 실리콘 산화막 등의 배리어막을 개재시킴으로써 게이트 절연막에 실리콘 산화막을 이용한 경우와 거의 동등한 플랫 밴드 전압을 얻을 수 있는 반도체 장치의 제조 방법 및 성막 장치를 제공하는 데 있다.
본 발명의 반도체의 제조 방법은 기판 상에 형성된 절연막 상에 이 절연막에 전압을 인가하기 위한 전극을 형성한 반도체 장치를 제조하는 방법에 있어서,
기판 상에 원료 가스를 반응시켜 하프늄 화합물막으로 이루어지는 절연막을 성막하는 제1 공정과,
상기 제1 공정 후 상기 절연막을 오존 가스로 어닐링하는 제2 공정과,
상기 제2 공정 후 상기 절연막 상에 하프늄의 확산을 억제하기 위한 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 배리어막을 성막하는 제3 공정을 구비하며,
상기 제1 내지 제3 공정은 1개의 노에서 연속적으로 행해지는 것을 특징으로 한다.
본 발명은 상기 배리어막 상에 실란계의 가스를 반응시켜 전극이 되는 폴리실리콘막을 성막하는 제4 공정을 구비해도 좋다. 상기 제3 공정은, 예를 들어 실란계의 가스와 산화이질소 가스를 반응시켜 실리콘 산화막을 성막하는 공정이다. 또한 상기 제1 공정은, 예를 들어 하프늄 유기 화합물과 실란계 가스를 반응시켜 하프늄 실리케이트막을 기판 상에 성막하는 공정이다.
또한 제1 공정 후, 가열 분위기 하에서 암모니아 가스에 의해 상기 하프늄 화합물막을 어닐링하는 공정을 행해도 좋고, 혹은 가열 분위기 하에서 산소 가스에 의해 상기 하프늄 화합물막을 어닐링하는 공정을 행해도 좋다. 또한 제1 공정은 하프늄 화합물막으로 이루어지는 절연막을 성막하는 대신에, 기판 상에 원료 가스를 반응시켜 지르코늄화합물막으로 이루어지는 절연막을 성막하도록 해도 좋다.
본 발명의 성막 장치는 기판 상에 형성된 절연막 상에 이 절연막에 전압을 인가하기 위한 전극을 형성한 반도체 장치를 제조하기 위한 성막 장치에 있어서,
기판이 반입되는 반응 용기와,
이 반응 용기 내의 처리 분위기를 가열하는 가열 수단과,
하프늄 화합물막으로 이루어지는 절연막을 성막하기 위한 원료 가스를 반응 용기 내에 공급하는 하프늄 화합물막용 원료 가스 공급 수단과,
하프늄의 확산을 억제하기 위한 실리콘 산화막으로 이루어지는 배리어막을 성막하기 위한 원료 가스를 반응 용기 내에 공급하는 실리콘 산화막용 원료 가스 공급 수단과,
기판 상에 상기 절연막, 배리어막을 이 순서로 적층하도록 각 수단을 제어하는 제어 수단을 구비한 것을 특징으로 한다.
상기의 성막 장치는 실란계의 가스를 반응시켜 전극이 되는 폴리실리콘막을 성막하기 위한 원료 가스를 공급하는 폴리실리콘막용 원료 가스 공급 수단을 구비해도 좋다. 또한 하프늄 화합물막의 표면을 어닐링하기 위해, 암모니아 가스를 반응 용기 내에 공급하는 암모니아 어닐링용 원료 가스 공급 수단 또는 오존 가스를 반응 용기 내에 공급하는 오존 어닐링용 원료 가스 공급 수단을 마련해도 좋다. 또한 상기한 성막 장치는 하프늄 화합물막용 원료 가스 공급 수단 대신에, 지르코늄화합물로 이루어지는 절연막을 성막하기 위한 원료 가스를 반응관 내에 공급하는 지르코늄화합물막용 원료 가스 공급 수단을 마련해도 좋다.
본 발명의 반도체 장치는 기판 상에 형성된 하프늄 화합물막 또는 지르코늄화합물막으로 이루어지는 절연막과, 이 절연막 상에 형성된 하프늄 또는 지르코늄의 확산을 억제하기 위한 실리콘 산화막으로 이루어지는 배리어막과, 이 배리어막 상에 형성되어 상기 절연막에 전압을 인가하기 위한 전극을 구비한 것을 특징으로 한다.
이하 본 발명의 성막 방법의 실시 형태를 설명하는 데 있어서, 우선 성막 방법을 실시하기 위한 성막 장치에 대해 도1을 참조하면서 설명한다. 도1은 종형 열처리 장치인 배치식 감압 CVD 장치이고, 도1 중 부호 1은, 예를 들어 석영에 의해 종형의 원통형으로 형성된 반응 용기이다. 이 반응 용기(1)의 하단부는 노구로서 개구되고, 그 개구부(21)의 주연부에는 플랜지(22)가 일체 형성되어 있다. 상기 반응 용기(1)의 하방에는 플랜지(22)의 하면에 접촉하여 개구부(21)를 기밀하게 폐색하는, 예를 들어 석영제의 덮개(23)가 도시하지 않은 보트 엘리베이터에 의해 상하 방향으로 개폐 가능하게 설치되어 있다. 덮개(23)의 중앙부에는 회전축(24)이 관통하여 설치되고, 그 상단부에는 기판 보유 지지 부재인 웨이퍼 보트(25)가 탑재되어 있다.
이 웨이퍼 보트(25)는 3개 이상, 예를 들어 4개의 지주(26)를 구비하고 있고, 복수매, 예를 들어 125매의 피처리체인 반도체 웨이퍼(이하 웨이퍼라 함)(W)를 선반형으로 보유 지지할 수 있도록 상기 지주(26)에 홈(슬롯)이 형성되어 있다. 단, 125매의 웨이퍼(W)의 보유 지지 영역 중, 상하 양단부에 대해서는 복수매의 더미 웨이퍼가 보유 지지되고, 그 사이의 영역에 제품 웨이퍼가 보유 지지되게 된다. 상기 회전축(24)의 하부에는 상기 회전축(24)을 회전시키는 구동부를 이루는 모터(M)가 설치되어 있고, 따라서 웨이퍼 보트(25)는 모터(M)에 의해 회전하게 된다. 또한 덮개(23) 상에는 상기 회전축(24)을 둘러싸도록 보온 유닛(27)이 설치되어 있다.
상기 반응 용기(1)의 하부의 플랜지(22)에는 반응 용기(1) 내의 웨이퍼(W)에 가스를 공급하기 위한 L자형의 인젝터(28)가 삽입하여 설치되어 있다. 인젝터(28)의 기단부측에는 가스 공급로인 가스 공급관(29)이 접속되어 있고, 가스 공급관(29)을 거쳐서 가스 공급부(4)가 설치되고, 이 가스 공급부(4)로부터 반응 용기(1) 중에 성막에 필요한 가스를 공급할 수 있도록 되어 있다.
또한 반응 용기(1)의 상방에는 반응 용기 내를 배기하기 위한 배기구(3)가 형성되어 있다. 이 배기구(3)에는 반응 용기(1) 내를 원하는 진공도로 감압 배기 가능한 진공 펌프(31) 및 압력 조정부(32)를 구비한 배기관(33)이 접속되어 있다. 반응 용기(1)의 주위에는 반응 용기(1) 내를 가열하기 위한 가열 수단인 히터(34)를 구비한 가열로(35)가 설치되어 있다. 상기 히터(34)로서는 오염이 없고 승강온 특성이 우수한 카본 와이어 등을 이용하는 것이 바람직하다.
또한 이 감압 CVD 장치는 컴퓨터로 이루어지는 제어부(5)를 구비하고 있다. 이 제어부(5)는 처리 프로그램을 기동하여 도시하지 않은 메모리 내의 프로세스 레시피의 기재 사항을 판독하고, 그 레시피를 기초로 하여 처리 조건을 제어하는 기능을 갖고, 히터(34), 압력 조정부(32) 및 가스 공급부(4)를 각각 제어하기 위한 제어 신호를 출력한다.
도2는 상기 반응관(2)에 접속된 가스 공급관(29), 가스 공급부(4) 및 제어부(5)에 대해 상세하게 설명한 구성도이다. 상기 인젝터(28)에는 제1 가스 공급관(40), 제2 가스 공급관(50), 제3 가스 공급관(60), 제4 가스 공급관(70), 제5 가스 공급관(80), 제6 가스 공급관(100) 및 제7 가스 공급관(110)이 설치되어 있고, 도1 에서는 이들 가스 공급관을 1개의 가스 공급관으로 대표하여 기재하고, 부호「29」를 할당하고 있다.
상기 제1 가스 공급관(40)에는 상류측으로부터 하프늄 유기 화합물, 예를 들어 테트라터셔리부톡시하프늄(Hf[OC(CH3)3]4)의 공급원(41)과, 밸브(42), 액체 질량 유량 제어기(43), 기화기(44) 및 밸브(45)를 포함하는 가스 공급 기기군(46)이 이 순서로 설치되어 있다. 이 하프늄 유기 화합물의 공급원(41)은, 예를 들어 하프늄 유기 화합물인 액체 소스가 압출되도록 구성되어 있다. 상기 제2 가스 공급관(50)에는 상류측으로부터 실란계의 가스, 예를 들어 디실란(Si2H6) 가스의 공급원(51), 가스 공급 기기군(52)이 이 순서로 설치되어 있다. 가스 공급관(40, 50), 가스 공급 기기군(46, 52) 및 공급원(41, 51)은 하프늄 화합물[본 예에서는 하프늄 실리케이트(HfSiO)막]을 성막하기 위한 하프늄 화합물용 원료 가스 공급 수단을 이루는 것이다.
상기 제3 가스 공급관(60)에는 상류측으로부터 실란계의 가스, 예를 들어 디클로로실란(SiH2Cl2) 가스의 공급원(61), 가스 공급 기기군(62)이 이 순서로 설치되어 있다. 상기 제4 가스 공급관(70)에는 상류측으로부터 질소 및 산소로 이루어지는 화합물의 가스, 예를 들어 산화이질소(N2O) 가스의 공급원(71), 가스 공급 기기군(72)이 이 순서로 설치되어 있다. 가스 공급관(60, 70), 가스 공급 기기군(62, 72) 및 공급원(61, 71)은 실리콘 산화막(SiO2)을 성막하기 위한 실리콘 산화막용 원 료 가스 공급 수단을 이루는 것이다.
상기 제5 가스 공급관(80)에는 상류측으로부터 실란계의 가스, 예를 들어 모노실란(SiH4) 가스의 공급원(81), 가스 공급 기기군(82)이 이 순서로 설치되어 있다. 가스 공급관(80), 가스 공급 기기군(82) 및 공급원(81)은 폴리실리콘막을 성막하기 위한 폴리실리콘막용 원료 가스 공급 수단을 이루는 것이다.
상기 제6 가스 공급관(100)에는 상류측으로부터 오존(O3) 가스 공급원(101), 가스 공급 기기군(102)이 이 순서로 설치되어 있다. 가스 공급관(100), 가스 공급 기기군(102) 및 공급원(101)은 성막한 하프늄 실리케이트막 중의 불순물(유기물)을 제거하기 위한 원료 가스 공급 수단을 이루는 것이다. 또한 오존 가스 공급원이라 함은, 오존 가스만을 공급하는 것이라도 좋지만, 오존과 산소의 혼합 가스를 공급하는 것도 포함된다.
상기 제7 가스 공급관(110)에는 상류측으로부터 질소 및 수소로 이루어지는 화합물의 가스, 예를 들어 암모니아(NH3) 가스 공급원(111), 가스 공급 기기군(112)이 이 순서로 설치되어 있다. 가스 공급관(110), 가스 공급 기기군(112) 및 공급원(111)은 하프늄 실리케이트막을 어닐링하기 위한 원료 가스 공급 수단을 이루는 것이다. 또한 이미 서술한 53, 62, 72, 82, 102 및 112는 밸브나 유량 조정부인 질량 유량 제어기 등을 포함하는 것이다.
또한 상술한 실란계의 가스로서는 모노실란 가스에 한정되지 않고 디실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스, 테트라클로로실란(SiC1 4) 가스, 헥사클 로로실란(Si2Cl6) 가스, 헥사에틸아미노디실란 가스, 헥사메틸디실라잔 가스, 디시릴아닌 가스, 트리시릴아민 가스, 비스터셔리부틸아민노실란 가스 등이라도 좋다.
다음에 상술한 감압 CVD 장치를 이용하여 실시하는 성막 방법의 일례에 대해 도1 내지 도4를 이용하여 설명한다. 우선 기판인 반도체 웨이퍼(이하 웨이퍼라 함)(W), 예를 들어 도4의 (a)에 도시하는 P형의 실리콘막(90)이 표면에 형성되고 또한 그 위에 실리콘 산화막(9)이 형성된 웨이퍼(W)를 소정 매수 웨이퍼 보트(25)에 선반형으로 보유 지지하여 도시하지 않은 보트 엘리베이터를 상승시킴으로써 반응 용기(1) 내로 반입한다(도1의 상태)(S1). 웨이퍼 보트(25)가 반입되어 인젝터(28)의 하단 개구부가 덮개(23)에 의해 폐쇄된 후, 반응 용기(1) 내의 온도를, 예를 들어 200 내지 300 ℃의 범위에서 설정된 프로세스 온도로 안정시키고, 배기구(3)를 통해 진공 펌프(31)에 의해 소정의 진공도로 반응 용기(1) 내를 진공 배기한다(S2).
그리고 반응 용기(1) 내가 프로세스 온도로 안정된 후, 하프늄 유기 화합물의 공급원(41)으로부터 액체의 테트라터셔리부톡시하프늄을 토출하는 동시에, 액체 질량 유량 제어기(43)에 의해, 예를 들어 0.02 내지 1 sccm의 유량으로 조정하여 기화기(44)로 기화하고, 그 증기를 제1 가스 공급관(40)을 거쳐서 반응 용기(1) 내에 공급한다. 또한 제2 가스 공급관(50)으로부터 디실란 가스를, 예를 들어 50 내지 1000 sccm의 유량으로 조정하여 반응 용기(1) 내에 공급한다. 또한 압력 조정부(32)에 의해 반응 용기(1)의 압력을, 예를 들어 26.6 내지 133 ㎩(0.2 내지 1.0 Torr)의 감압 분위기로 조정한다.
반응 용기(1) 내에서는 테트라터셔리부톡시하프늄 및 디실란 가스가 열분해하여 반응하고, 도4의 (a) 및 (b)에 도시한 바와 같이, 하프늄, 산소 및 실리콘을 포함하는 게이트 절연막인 하프늄 실리케이트막(91)이 웨이퍼(W)의 실리콘 산화막(9)의 표면에 성막된다(S3). 계속해서 반응 용기(1) 내의 잔존 가스를 배기하기 위해, 압력 조정부(32)를 전체 개방으로 한 당기어 자른 상태와 N2 가스에 의한 퍼지의 상태를 교대로 복수회 반복하는 사이클 퍼지를 행한다(S4).
그 후, 반응 용기(1) 내의 온도를, 예를 들어 750 ℃까지 상승시키고, 제3 가스 공급관(60)으로부터 디클로로실란 가스를, 또한 제4 가스 공급관(70)으로부터 산화이질소 가스를 소정의 유량으로 조정하여 반응 용기(1) 내에 공급한다. 또한 압력 조정부(32)에 의해 반응 용기(1)의 압력을, 예를 들어 53.2 ㎩(0.4 Torr)의 감압 분위기로 조정한다. 반응 용기(1) 내에서는 디클로로실란 및 산화이질소 가스가 열분해하여 반응하고, 도4의 (c) 및 (d)에 도시한 바와 같이, 실리콘 산화막이 하프늄 실리케이트막(91) 상에 성막된다(S5). 하프늄 실리케이트막(91) 상에 소정의 두께로 배리어막인 실리콘 산화막(92)을 성막한 후, 반응 용기(1) 내의 잔존 가스를 배기하기 위해, 예를 들어 이미 서술한 바와 같이 하여 사이클 퍼지를 행한다(S6).
그 후, 반응 용기(1) 내의 온도를, 예를 들어 620 ℃의 범위에서 설정된 프로세스 온도까지 하강시킨다. 제5 가스 공급관(80)으로부터 모노실란 가스를 소정 의 유량으로 조절하여 반응 용기(1) 내에 공급한다. 또한 압력 조정부(32)에 의해 반응 용기(1)의 압력을, 예를 들어 26.6 ㎩(0.2 Torr)의 감압 분위기로 조정한다. 반응 용기(1) 내에서는 모노실란 가스가 열분해하여 반응하고, 도4의 (e) 및 (f)에 도시한 바와 같이, 폴리실리콘막(93)이 실리콘 산화막(92) 상에 성막된다(S7). 이들 일련의 공정(연속 성막)을 행하고 있는 동안, 웨이퍼 보트(25)는 모터(M)에 의해 회전하고 있다. 실리콘 산화막 상에 소정의 두께로 폴리실리콘막(93)을 성막한 후, 반응 용기(1) 내의 잔존 가스를 배기하기 위해, 예를 들어 이미 서술한 사이클 퍼지를 행하는 동시에 반응 용기(1) 내의 온도를, 예를 들어 200 내지 400 ℃의 범위에서 설정된 온도까지 하강시키고(S8), 웨이퍼 보트(25)를 반응 용기(1)로부터 반출(언로드)한다(S9).
그리고 반출된 웨이퍼(W)는 그 후, 폴리실리콘막(93)에 인(P) 혹은 붕소(B) 등의 불순물 원소가, 예를 들어 이온 주입에 의해 주입되어 게이트 전극이 형성되고, 또한 하프늄 실리케이트막(91), 실리콘 산화막(92) 및 폴리실리콘막(93)으로 이루어지는 전극 구조체의 양측을 에칭하고, 실리콘막(90)에 인 혹은 붕소 등의 불순물 원소가 주입되어 도5에 도시한 바와 같이 불순물 확산층(94)이 형성된다 그 후, 이들 불순물 확산층(94) 상에 소스 전극 및 드레인 전극이 형성되어 MOSFET가 제조된다.
또한 상술한 예에서는 실리콘 기판 상의 실리콘 산화막(9)(열산화막)을 도1의 장치와는 다른 장치로 성막하고 있지만, 도1의 장치에 열산화막을 성막하기 위한 수단, 예를 들어 산소 가스 공급원 및 수증기 공급원을 설치하고, 이들 공급원 으로부터의 산소 가스 및 수증기를 가스 공급관을 거쳐서 반응 용기(1) 내로 공급할 수 있도록 구성하고, 가스 공급관에 설치한 가스 공급 기기군을 제어부(5)에 의해 제어함으로써, 도1의 장치에 있어서 실리콘 산화막(9)을 성막하도록 해도 좋다.
상술한 실시 형태에 의해 게이트 전극 구조를 제작하면 하프늄 실리케이트막(91) 상에 직접 케이트 전극이 되는 폴리실리콘막(93)을 적층하였을 때에 비해 후술의 실시예로부터도 명백한 바와 같이 플랫 대역 시프트(ΔVfb)의 저하를 억제할 수 있다. 또한 이 플랫 밴드 전압은 게이트 절연막으로서 실리콘 산화막을 이용하였을 때와 동등한 값 혹은 그것에 가까운 값을 얻을 수 있다. 이는 하프늄 실리케이트막(91) 상에 직접 폴리실리콘막(90)을 성막하면 양자의 막의 경계면에서 하프늄 실리케이트막(91)과 폴리실리콘막(90)이 반응하고, 그 반응 물질이 요인이 되어 Vfb 시프트가 증가되고 있다고 생각되고, 이로 인해 양자의 막의 경계면 사이에 실리콘 산화막(92)을 개재시킴으로써 이것이 배리어층이 되어 양자의 반응이 저지되는 것이라 추측된다.
도6은 페르미 준위와 플랫 밴드 전압을 도시하는 이미지도이고, 하프늄 실리케이트막(91) 상에 직접 폴리실리콘막(90)을 성막한 경우, 폴리실리콘막(93)의 페르미 준위가 하프늄 실리케이트막(91)측의 면에서 함몰되고, 그것에 의해 하프늄 실리케이트막(91)의 양면 사이의 페르미 준위의 차가 Vfb1로부터 Vfb2로 작아지고, 이로 인해 플랫 밴드 전압(Vfb)이 작아진다. 그래서 폴리실리콘막(93)과 하프늄 실리케이트막(91) 사이에 실리콘 산화막(92)을 개재시킴으로써, 폴리실리콘막(93)의 페르미 준위의 함몰이 없어져 결과적으로 플랫 밴드 전압(Vfb)이 이상적인 값에 가까워지게 되었다고 생각된다.
또한 하프늄 실리케이트막(91), 실리콘 산화막(92) 및 폴리실리콘막(93)의 적층체를 상술한 바와 같이 공통의 성막 장치를 이용하여 연속 성막을 행하면 처리량이 높다는 효과가 있지만, 각 막을 별개의 성막 장치로 성막해도 좋고, 3층(91, 92, 93) 중 2층을 공통의 성막 장치로 연속 성막하도록 해도 좋다. 또한 폴리실리콘막(93) 내에 인이나 붕소 등의 불순물을 도핑하는 방법으로서는 이온 주입에 한정되지 않고 폴리실리콘막(93)을 성막할 때에 호스핀(PH3) 가스나 디보란(B2H6 ) 가스 등을 처리 영역에 공급하여 불순물이 도핑된 폴리실리콘막(93)을 얻도록 해도 좋다.
또한 하프늄 화합물막으로서는 하프늄 실리케이트막 대신에 산화하프늄막(HfO2)이라도 좋고, 그 경우, 디실란 가스 대신에 산소(O2) 또는 오존(O3)이 이용되고, 예를 들어 도2에 도시한 바와 같이 하프늄 유기 화합물의 공급원(41)으로부터 액체의 테트라터셔리부톡시하프늄의 토출과 함께 제6 가스 공급관(100)으로부터 오존 가스가 반응 용기(1) 내로 공급된다.
또한 하프늄 실리케이트막(91) 또는 산화하프늄막을 형성한 후, 도2에 도시한 바와 같이 제6 가스 공급관(100)으로부터 오존 가스를 소정의 가열 분위기 하에서 반응 용기(1) 내로 공급하여 하프늄 실리케이트막(91) 또는 산화하프늄막을 어닐링해도 좋다. 이와 같이 오존 가스(산소 가스와 혼합되는 경우도 포함함)에 의해 하프늄 화합물막을 어닐링하면, 하프늄 화합물막 중의 카본 등의 불순물이 저감 되어 전기 특성이 양호해진다. 구체적으로는 전압 스트레스가 가해져도 Vfb의 시프트량이 적다는 효과가 있다.
그리고 또한 이와 같은 어닐링 처리 전 또는 후에 가스 공급관(110)으로부터 암모니아 가스를 소정의 가열 분위기 하에서 반응 용기(1) 내로 공급하여 하프늄 실리케이트막(91) 또는 산화하프늄막을 어닐링하고, 그 후 배리어층인 실리콘 산화막(92)을 성막해도 좋다. 이와 같이 하프늄 화합물막에 대해 암모니아에 의해 어닐링하면 하프늄 화합물막의 결정화 온도가 높아져 후공정에 있어서의 온도 제한이 완화된다. 본 예에서는 하프늄 화합물막의 성막으로부터 배리어층의 성막에 이르기까지의 일련의 공정을 하나의 노에서 연속적으로 행하고 있으므로, 각 막의 경계면에 자연 산화막 등이 개재될 우려가 없다.
여기서 하프늄 유기 화합물로서는 테트라터셔리부톡시하프늄에 한정되지 않고, Hf(OC3H7)4 또는 TDEAH 등의 다른 하프늄알콕시드라도 좋다. 또한 실리콘막(90) 및 하프늄 실리케이트막(91)에 대해 어닐링할 때에 이용하는 가스로서는 질소 및 수소로 이루어지는 화합물의 가스로서 암모니아 가스를 예로 들었지만, 예를 들어 히드라진(N2H2)이라도 좋다. 또한 실리콘 산화막(92) 대신에 도2에 도시한 바와 같이, 예를 들어 암모니아 가스와 디클로로실란 가스를 이용하여 하프늄 실리케이트막(91) 상에 실리콘 질화막(Si3N4)을 성막하고, 이 실리콘 질화막 상에 게이트 전극이 되는 폴리실리콘막(93)을 성막해도 좋다. 이 경우에 있어서도 이미 서술한 바와 같이, 암모니아로 하프늄 실리케이트막(91)을 어닐링한 후에 실리콘 질화막을 성막해도 좋다. 이와 같은 방법이라도 상술한 바와 같은 효과를 얻을 수 있다. 또한 게이트 절연막으로서 하프늄 화합물을 예로 들었지만, 하프늄 화합물막과 실리콘막의 경계면에 있어서의 이미 서술한 문제는 지르코늄(Zr)화합물막, 예를 들어 지르코늄실리케이트(ZrSiO)막이나 산화지르코늄막(ZTO2)을 게이트 절연막으로서 이용하는 경우에도 같은 현상이 일어날 것이다. 이로 인해, 본 발명은 게이트 절연막이 지르코늄화합물막의 경우에도 성립하고, 그 제법에 대해서는 도2에 있어서의 가스 공급원(41)으로서 지르코늄 유기 화합물막, 예를 들어 Zr[OC(CH3)3]4 등의 유기 소스를 이용할 수 있고, 또한 산소나 오존 등의 가스 공급원(11)을 이용할 수도 있다.
본 발명은 절연막으로서의 고유전율막 상에, 상기 막에 전압을 인가하는 폴리실리콘 전극을 적층하는 구조체를 대상으로 하고 있고, 그 일례로서 상술한 실시 형태에서는 고유전율막의 용도로서 게이트 절연막을 예로 들었지만, 본 발명에서 얻을 수 있는 고유전율막은 용량 소자, 예를 들어 플래쉬 메모리 등에 이용되는 용량 소자로서 사용되는 것이라도 좋다. 또한 성막 장치로서는 배치식의 것으로 한정되지 않고 매엽식의 것이라도 좋다.
(실시예)
다음에 본 발명의 효과를 확인하기 위해 행한 실험에 대해 서술한다.
(게이트 절연막의 작성)
A. 제1 실시예
이미 서술한 성막 장치와 같은 종류의 성막 장치를 이용하여 웨이퍼 상의 P형 실리콘막의 표면에 게이트 절연막인 하프늄 실리케이트막을 성막하고, 계속해서 동일한 성막 장치를 이용하여 배리어층인 CVD 실리콘 산화막 및 게이트 전극이 되는 폴리실리콘막을 이 순서로 성막하였다. 이 적층체를 제1 실시예로 한다. 각 성막시의 프로세스 조건 및 막두께는 이하와 같다.
[하프늄 실리케이트막의 프로세스 조건]
ㆍ설정 온도 : 200 ℃ 내지 300 ℃
ㆍ설정 압력 : 0.3 내지 0.5 Torr
ㆍ테트라터셔리부톡시하프늄의 설정 유량 : 0.1 내지 0.3 sccm
ㆍ디실란 가스의 설정 유량 : 200 내지 400 sccm
ㆍ막두께 : 25 Å
[CVD 실리콘 산화막의 프로세스 조건]
ㆍ설정 온도 : 700 내지 750 ℃
ㆍ설정 압력 : 0.4 Torr
ㆍ디클로로실란 가스의 설정 유량 : 0.05 sccm
ㆍ산화이질소 가스의 설정 유량 : 0.15 sccm
ㆍ막두께 : 10 Å
[폴리실리콘막의 프로세스 조건]
ㆍ설정 온도 : 620 ℃
ㆍ설정 압력 : 0.2 Torr
ㆍ모노실란 가스의 설정 유량 : 250 sccm
ㆍ막두께 : 1500 Å
B. 제2 실시예
실리콘막 상에 하프늄 실리케이트막을 성막한 후에 600 내지 800 ℃의 가열 분위기에서 암모니아(NH3) 가스에 의해 하프늄 실리케이트막을 어닐링한 것 외에는 제1 실시예와 마찬가지로 성막하였다. 이 적층체를 제2 실시예로 한다.
C. 제1 비교예
배리어층인 CVD 실리콘 산화막을 성막하지 않은 것 외에는 제1 실시예와 마찬가지로 하여 막두께가 서로 다른 4가지의 적층체를 형성하였다. 이들 적층체를 통합하여 제1 비교예로 한다.
D. 제1 참조예
하프늄 실리케이트막 및 배리어층인 실리콘 산화막 대신에, 종래의 일반적인 게이트 절연막인 실리콘 열산화막(실리콘 표면을 가열하여 산화한 막)을 성막하고, 그 밖에는 제1 실시예와 마찬가지로 하여 적층체를 얻었다. 본 예에서는 실리콘 산화막의 막두께를 4가지로 설정하여 4가지의 적층체를 형성하였다. 이들 적층체를 통합하여 제1 참조예로 한다.
E. 제3 실시예
웨이퍼 상의 N형 실리콘막의 표면에 게이트 절연막인 하프늄 실리케이트막을 성막하고, 계속해서 동일한 장치를 이용하여 배리어층인 실리콘 질화막 및 게이트 전극이 되는 폴리실리콘막을 이 순서로 성막하였다. 이 적층체를 제4 실시예로 한다. 하프늄 실리케이트막 및 폴리실리콘막의 프로세스 조건은 제1 실시예와 동일하고, 실리콘 질화막의 프로세스 조건은 이하와 같다.
[실리콘 질화막의 프로세스 조건]
ㆍ설정 온도 : 600 내지 650 ℃
ㆍ설정 압력 : 0.15 Torr
ㆍ디클로로실란 가스의 설정 유량 : 20 내지 40 sccm
ㆍ암모니아 가스의 설정 유량 : 100 내지 150 sccm
ㆍ막두께 : 3 내지 10 Å
F. 제2 비교예
실리콘 질화막을 성막하지 않은 것 외에는 제3 실시예와 마찬가지로 하여 적층체를 형성하였다. 이 적층체를 제2 비교예로 한다.
H. 제2 참조예
하프늄 실리케이트막 및 배리어층인 실리콘 질화막 대신에, 종래의 일반적인 게이트 절연막인 열산화막을 성막하고, 그 밖에는 제3 실시예와 마찬가지로 하여 적층체를 얻었다. 이 적층체를 제2 참조예로 한다.
(플랫 밴드 전압의 측정)
각 적층체의 플랫 밴드 전압(Vfb)을 각각 측정하였다. 플랫 밴드 전압의 측정 방법은 표준 CV 측정기로 측정을 행하였다.
도7은 종축에 플랫 밴드 전압(Vfb)을 취하고, 횡축에 산화막의 환산막 두께( ㎚)를 취한 특성도이다. 이 산화막의 환산막 두께라 함은, 어떤 두께의 게이트 절연막이 나타내는 전자 또는 정공의 용량에 대해, 그리고 동일한 용량치를 나타내는 데 필요해지는 실리콘 산화막의 막두께의 것이다. 또한 도면 중 ○는 제1 실시예, △는 제2 실시예, □는 제3 실시예, ×는 제1 비교예, ●는 제1 참조예를 나타낸다. 도7로부터 알 수 있는 바와 같이, 플랫 밴드 전압에 대해 제1 참조예는 -0.8 V 정도이고, 제1 내지 제3 실시예는 제1 참조예와 같은 정도의 크기이다. 이에 대해 제1 비교예는 -0.6 V 정도로 작고, 따라서 하프늄 화합물막과 폴리실리콘막 사이에 실리콘 산화막을 개재시킴으로써, 절연막으로서 실리콘 산화막을 이용한 경우와 동등한 크기가 되는 것을 이해할 수 있다.
도8은 실리콘 기판과 폴리실리콘막 사이에 전압을 인가하고, 그 전압의 적층체의 용량과의 관계를 구한 그래프이다. 본 도면으로부터 알 수 있는 바와 같이, 실리콘 질화막을 이용함으로써 C-V 곡선이 종래의 열산화막인 경우의 근사한 것이 되어 플랫 밴드 전압(Vfb)의 시프트량이 저감되는 것이 뒷받침된다.
(오존 가스를 이용한 어닐링의 효과 확인 시험)
막두께 1 ㎚의 실리콘 산화막이 표면에 형성된 기판 상에 테트라터셔리부톡시하프늄과 디실란 가스를 사용하여 소정의 프로세스 조건으로 하프늄 실리케이트막을 성막하고, 상기 막에 대해 250 ℃의 가열 분위기 하에서 오존 가스에 의해 3분간 어닐링하였다. 그리고 이 막의 게이트 전극에 -3 V의 정전압 스트레스를 인가한 후에 표준 CV 측정기로 플랫 밴드 전압(Vfb)의 측정을 행하여 시간의 경과와 함께 Vfb가 어느 정도 시프트하는지를 조사하였다. 이 결과를 도9의 제4 실시예( ◇)로서 플롯하고 있다.
또한 오존 가스로 어닐링하지 않은 하프늄 실리케이트막에 대해 같은 시험을 행하였다. 이 결과를 도8의 제2 비교예(●)로서 플롯하고 있다.
도9의 결과로부터 알 수 있는 바와 같이, 하프늄 실리케이트막에 대해 오존 가스 분위기 하에서 어닐링하였을 때의 Vfb의 시프트량이 어닐링하지 않은 하프늄 실리케이트막의 시프트량보다도 적은 것을 알 수 있다. 따라서 오존 가스에 의한 어닐링 처리를 행함으로써 하프늄 실리케이트막에 대한 차지 트랩핑 특성(부전압 바이어스스트레스에 의한 Vfb 시프트)이 향상되어 있는 것을 알 수 있다. 또한 같은 측정을 산소 가스 분위기 하에서 어닐링한 하프늄 실리케이트막에 대해서도 행하였지만, Vfb의 시프트량이 어닐링하지 않은 하프늄 실리케이트막의 시프트량과 대략 동일하였다.
(암모니아 가스를 이용한 어닐링의 효과 확인 시험)
테트라터셔리부톡시하프늄과 디실란 가스를 사용하여 소정의 프로세스 조건으로 기판 상에 하프늄 실리케이트막을 성막하고, 상기 막에 대해 암모니아 가스 분위기 하에서 어닐링하였다. 어닐링 온도는 800 ℃, 압력은 2.66 × 102 ㎩(2 Torr), 암모니아 가스의 유량은 2 slm, 어닐링 시간은 30분으로 설정하였다.
이렇게 하여 얻게 된 기판이 어느 정도의 온도에서 결정화되는 것인지를 조사하기 위해, 이들 기판을 4개의 그룹으로 나누고, 이들 4개의 그룹의 기판에 대해 각각 800 ℃, 850 ℃, 900 ℃ 및 950 ℃의 온도이고 불활성 분위기 하에서 1분간 가열하였다. 그리고 어닐링 후의 기판 표면의 박막에 대해 X선 회절 분석을 행하여 결정의 유무를 조사한 바, 도10의 (a)에 나타낸 결과를 얻게 되었다. 이 결과로부터 알 수 있는 바와 같이 950 ℃에서 가열의 피크가 나타나고 있지만, 900 ℃에서 가열한 기판에 대해서는 피크가 나타나 있지 않다. 따라서 이 방법으로 얻게 된 하프늄 실리케이트막은, 900 ℃에서는 결정화되지 않는 것을 알 수 있다.
한편 암모니아 가스에 의해 어닐링하지 않은 것 외에는 모두 마찬가지로 하여 하프늄 실리케이트막을 성막하고, 마찬가지로 하여 X선 회절 분석을 행하여 결정의 유무를 조사한 바, 도10의 (b)에 나타낸 결과를 얻게 되었다. 이 결과로부터 알 수 있는 바와 같이 900 ℃에서 가열한 기판에 대해서는 피크가 나타나 있고, 900 ℃에서는 결정화되어 있다. 이상의 점으로부터 암모니아에 의해 어닐링함으로써 하프늄 실리케이트막의 결정화 온도가 높아지는 것을 알 수 있다.
본 발명에 따르면, 하프늄 화합물막 혹은 지르코늄화합물막으로 이루어지는 고유전체막과 폴리실리콘 전극 사이에 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 배리어층을 개재시킴으로써 하프늄 화합물이나 지르코늄화합물의 특성(고유전율)을 유지하면서 플랫 밴드 전압의 시프트가 억제된다. 그리고 절연막에 실리콘 산화막을 이용한 경우와 거의 동등한 플랫 밴드 전압을 얻을 수 있으므로, 회로 설계를 변경하는 일 없이 지금까지의 회로 설계로 반도체 디바이스를 제조할 수 있다.

Claims (12)

  1. 기판 상에 형성된 절연막 상에 이 절연막에 전압을 인가하기 위한 전극을 형성한 반도체 장치를 제조하는 방법에 있어서,
    기판 상에 원료 가스를 반응시켜 하프늄 화합물막으로 이루어지는 절연막을 성막하는 제1 공정과,
    상기 제1 공정 후 상기 절연막을 오존 가스로 어닐링하는 제2 공정과,
    상기 제2 공정 후 상기 절연막 상에 하프늄의 확산을 억제하기 위한 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 배리어막을 성막하는 제3 공정을 구비하며,
    상기 제1 내지 제3 공정은 1개의 노에서 연속적으로 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 배리어막 상에 실란계의 가스를 반응시켜 전극이 되는 폴리실리콘막을 성막하는 제4 공정을 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제3 공정은 실란계의 가스와 산화이질소 가스를 반응시켜 실리콘 산화막을 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제1 공정은 하프늄 유기 화합물과 실란계 가스를 반응시켜 하프늄 실리케이트막을 기판 상에 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 공정 후, 가열 분위기 하에서 암모니아 가스에 의해 상기 하프늄 화합물막을 어닐링하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 제1 공정 후, 가열 분위기 하에서 산소 가스에 의해 상기 하프늄 화합물막을 어닐링하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 제1 공정은 하프늄 화합물막으로 이루어지는 절연막을 성막하는 대신에, 기판 상에 원료 가스를 반응시켜 지르코늄화합물막으로 이루어지는 절연막을 성막하는 공정인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판 상에 형성된 절연막 상에 이 절연막에 전압을 인가하기 위한 전극을 형성한 반도체 장치를 제조하기 위한 성막 장치에 있어서,
    기판이 반입되는 반응 용기와,
    상기 반응 용기 내의 처리 분위기를 가열하는 가열 수단과,
    하프늄 화합물막으로 이루어지는 절연막을 성막하기 위한 원료 가스를 상기 반응 용기 내에 공급하는 하프늄 화합물막용 원료 가스 공급 수단과,
    하프늄의 확산을 억제하기 위한 실리콘 산화막으로 이루어지는 배리어막을 성막하기 위한 원료 가스를 상기 반응 용기 내에 공급하는 실리콘 산화막용 원료 가스 공급 수단과,
    기판 상에 상기 절연막, 배리어막을 이 순서로 적층하도록 각 수단을 제어하는 제어 수단과,
    절연막을 어닐링하기 위한 오존 가스를 반응 용기 내에 공급하는 오존 어닐링용 원료 가스 공급 수단을 구비하고,
    상기 절연막의 성막, 절연막의 어닐링, 및 상기 배리어막의 성막이 상기 반응 용기 내에서 연속적으로 행해지는 것을 특징으로 하는 성막 장치.
  9. 제8항에 있어서, 실란계의 가스를 반응시켜 전극이 되는 폴리실리콘막을 성막하기 위한 원료 가스를 공급하는 폴리실리콘막용 원료 가스 공급 수단을 구비한 것을 특징으로 하는 성막 장치.
  10. 제8항 또는 제9항에 있어서, 하프늄 화합물막을 어닐링하기 위한 암모니아 가스를 반응 용기 내에 공급하는 암모니아 어닐링용 원료 가스 공급 수단을 구비한 것을 특징으로 하는 성막 장치.
  11. 삭제
  12. 제8항 또는 제9항에 있어서, 하프늄 화합물막용 원료 가스 공급 수단 대신에, 지르코늄화합물로 이루어지는 절연막을 성막하기 위한 원료 가스를 반응관 내에 공급하는 지르코늄화합물막용 원료 가스 공급 수단을 마련한 것을 특징으로 하는 성막 장치.
KR1020040086943A 2003-10-30 2004-10-29 반도체 장치의 제조 방법 및 성막 장치 KR100944831B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00371182 2003-10-30
JP2003371182 2003-10-30

Publications (2)

Publication Number Publication Date
KR20050041930A KR20050041930A (ko) 2005-05-04
KR100944831B1 true KR100944831B1 (ko) 2010-03-03

Family

ID=34685745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040086943A KR100944831B1 (ko) 2003-10-30 2004-10-29 반도체 장치의 제조 방법 및 성막 장치

Country Status (3)

Country Link
US (1) US7084023B2 (ko)
KR (1) KR100944831B1 (ko)
TW (1) TW200526804A (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4358492B2 (ja) * 2002-09-25 2009-11-04 レール・リキード−ソシエテ・アノニム・プール・レテュード・エ・レクスプロワタシオン・デ・プロセデ・ジョルジュ・クロード 熱化学気相成長法によるシリコン窒化物膜またはシリコンオキシ窒化物膜の製造方法
JP4455225B2 (ja) * 2004-08-25 2010-04-21 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7479425B2 (en) * 2005-01-20 2009-01-20 Chartered Semiconductor Manufacturing, Ltd Method for forming high-K charge storage device
JP2006261434A (ja) 2005-03-17 2006-09-28 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude シリコン酸化膜の形成方法
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
JP4659856B2 (ja) * 2007-06-08 2011-03-30 東京エレクトロン株式会社 微細パターンの形成方法
US9382269B2 (en) 2013-09-27 2016-07-05 Voltaix, Llc Halogen free syntheses of aminosilanes by catalytic dehydrogenative coupling
US11124876B2 (en) 2015-03-30 2021-09-21 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
US9777025B2 (en) 2015-03-30 2017-10-03 L'Air Liquide, Société pour l'Etude et l'Exploitation des Procédés Georges Claude Si-containing film forming precursors and methods of using the same
JP6814057B2 (ja) * 2017-01-27 2021-01-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008370B1 (ko) * 1986-08-04 1994-09-12 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
KR20020001337A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 게이트산화막 형성 방법
JP2003008011A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003258243A (ja) 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0660406B2 (ja) 1987-03-24 1994-08-10 日本電気株式会社 ハフニウム酸化膜の気相成長法
US6277436B1 (en) * 1997-11-26 2001-08-21 Advanced Technology Materials, Inc. Liquid delivery MOCVD process for deposition of high frequency dielectric materials
JP2001257344A (ja) * 2000-03-10 2001-09-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
JP3851752B2 (ja) * 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
US6486080B2 (en) 2000-11-30 2002-11-26 Chartered Semiconductor Manufacturing Ltd. Method to form zirconium oxide and hafnium oxide for high dielectric constant materials
JP4644359B2 (ja) 2000-11-30 2011-03-02 ルネサスエレクトロニクス株式会社 成膜方法
US6960537B2 (en) * 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
JP4102072B2 (ja) * 2002-01-08 2008-06-18 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940008370B1 (ko) * 1986-08-04 1994-09-12 가부시기가이샤 히다찌세이사꾸쇼 반도체 장치
KR20020001337A (ko) * 2000-06-28 2002-01-09 박종섭 반도체 소자의 게이트산화막 형성 방법
JP2003008011A (ja) 2001-06-21 2003-01-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2003258243A (ja) 2002-02-28 2003-09-12 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US7084023B2 (en) 2006-08-01
TW200526804A (en) 2005-08-16
TWI354711B (ko) 2011-12-21
US20050142716A1 (en) 2005-06-30
KR20050041930A (ko) 2005-05-04

Similar Documents

Publication Publication Date Title
US7476627B2 (en) Surface preparation prior to deposition
US7498270B2 (en) Method of forming a silicon oxynitride film with tensile stress
US7026219B2 (en) Integration of high k gate dielectric
US7202166B2 (en) Surface preparation prior to deposition on germanium
US6544900B2 (en) In situ dielectric stacks
US20060211259A1 (en) Silicon oxide cap over high dielectric constant films
KR100860683B1 (ko) 성막 방법 및 열처리 장치
KR100944831B1 (ko) 반도체 장치의 제조 방법 및 성막 장치
KR101848536B1 (ko) 마스크 구조체의 형성 방법, 성막 장치 및 기억 매체
WO2004090966A1 (ja) 成膜方法及び成膜装置
JP2005159316A (ja) 半導体装置の製造方法及び成膜装置並びに記憶媒体
KR102305940B1 (ko) 가열 방법, 성막 방법, 반도체 장치의 제조 방법, 및 성막 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160119

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170119

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180219

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20200218

Year of fee payment: 11