KR100509851B1 - 용량 소자 및 그 제조 방법, 및 반도체 장치 - Google Patents

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KR100509851B1 KR10-2001-0062561A KR20010062561A KR100509851B1 KR 100509851 B1 KR100509851 B1 KR 100509851B1 KR 20010062561 A KR20010062561 A KR 20010062561A KR 100509851 B1 KR100509851 B1 KR 100509851B1
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Abstract

전계 인가 방향과 분극축이 평행한 강유전체 용량 소자를 갖는 반도체 장치 및 그 제조 방법을 제공한다. 반도체 기판(10) 위에 형성된 메모리 셀 트랜지스터와, 메모리 셀 트랜지스터 위를 덮는 절연막(22, 30)과, 절연막(30) 위에 형성된 버퍼 구조체(40)와, 버퍼 구조체(40) 위에 형성되고, 소스/드레인 확산층(20)에 전기적으로 접속된 하부 전극(42)과, 하부 전극(42) 위에 형성되고, 버퍼 구조체(40)의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 하부 전극(42)의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트(perovskite)형 유전체 재료로 이루어진 커패시터 유전체막(44)과, 커패시터 유전체막(44) 위에 형성된 상부 전극(46)을 갖는 용량 소자를 갖는다.

Description

용량 소자 및 그 제조 방법, 및 반도체 장치{CAPACITOR AND METHOD FOR FABRICATING THE SAME, AND SEMICONDUCTOR DEVICE}
본 발명은 용량 소자 및 그 제조 방법, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 전계 인가 방향과 분극축이 평행한 강유전체막을 갖는 강유전체 용량 소자 및 그 제조 방법, 이러한 용량 소자를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
SrTiO3, Pb(Zr, Ti)O3 등의 강유전체 재료는 그 높은 유전율이나 분극 반전 특성을 살려 다양한 분야에 응용되고 있다. 예를 들면, 높은 유전율을 이용한 것으로는, 강유전체막을 유전체막으로 한 용량 소자(강유전체 용량 소자)를 구성하고, 기억 정보를 이 커패시터에 전하로서 축적하는 DRAM형의 반도체 기억 장치가 있다. 또한, 분극 반전 특성을 이용한 것으로는, 강유전체 용량 소자를 구성하고, 강유전체막의 분극 방향에 따른 정보를 이 커패시터에 기억하는 불휘발성 메모리가 있다. 강유전체 용량 소자는 단위 면적당의 용량값을 증가시켜 커패시터 면적을 감소시킬 수 있고, 또한 불휘발성 메모리를 구성하는 것도 가능하며, 새로운 미세화가 도모되고 있는 반도체 기억 장치에 적용함에 있어서 극히 유용하다.
강유전체막을 사용한 종래의 용량 소자에 대하여, 도 19를 이용하여 설명한다. 도 19는 종래의 용량 소자의 구조를 나타내는 개략 단면도이다.
종래의 용량 소자는, 예를 들면 도 19a에 도시된 바와 같이, 예를 들면 플래티나로 이루어진 하부 전극(1OO)과, 예를 들면 Pb(Zr, Ti)O3(이하, PZT라 함)로 이루어진 강유전체막(102)과, 예를 들면 플래티나로 이루어진 상부 전극(104)을 차례로 적층함으로써 구성되어 있다.
통상, 하부 전극(100)으로서의 플래티나막은 다결정으로 이루어지고, 결정 방위가 (111)방향으로 강하게 배향되어 있다(예를 들면, Journal of Applied Physics, 1991년, 제70권, 제1호, 382∼388면을 참조). 이 경우, 강유전체막(102)으로서 Zr/Ti의 조성비가 0.52/0.48 이하인 정방정계의 결정 구조를 갖는 PZT를 적용하면, 격자 구조가 유사한 플래티나막의 영향을 받아, PZT막의 결정 방위도 (111)방향으로 강하게 배향된다.
이러한 강유전체 용량 소자를 불휘발성 기억 장치에 적용하는 경우, 정보의 기록은 강유전체막의 분극 방향을 제어함으로써 행한다. 정방정계의 PZT의 분극 방향은 플러스 이온과 마이너스 이온의 평균 위치가 서로 <001> 방향으로 어긋나기 때문에, <O01> 방향으로 된다. 따라서, 상술한 바와 같은 (111)배향된 PZT막으로 이루어진 강유전체 용량 소자의 경우, 도 19b에 도시된 바와 같이, PZT막의 분극 방향(도면 중, 화살표로 나타냄)은 전압의 인가 방향에 대하여 사선의 방향으로 된다. 이 때문에, 용량 소자의 전압 인가 방향으로 보면, PZT가 갖는 본래의 분극의 크기보다도 작은 분극밖에 얻을 수 없다.
분극이 같은 방향으로 정렬되어 있는 영역을 분역(分域)이라 부른다. (111)배향의 PZT에 있어서는, 도 19b에 도시된 바와 같이, 분극 방향이 180°다른 분역이 서로 이웃한 분역벽(180°분역벽(106))과, 분극 방향이 90°다른 분역이 서로 이웃한 분역벽(90°분역벽(108))이 존재한다. 이 경우, 전압을 인가한 때의 분극 반전시에, 180°분역벽(106)에서는 왜곡이 생기지 않지만, 90°분역벽(108)에서는 왜곡이 생기기 때문에, 강유전체 용량 소자의 특성, 특히 불휘발성 기억 장치에 있어서는 데이터 유지 특성을 현저하게 악화시키게 된다. 따라서, 양호한 특성을 갖는 불휘발성 기억 장치를 작성하는데는, 90°분극벽(108)이 존재하지 않고, 180°분극벽(106)만으로 구성되는 강유전체막을 적용하는 것이 바람직하다.
180°분극벽만으로 구성되는 강유전체막으로서는, 예를 들면 (001)배향된 정방정의 PZT 막이나, (111)배향된 능면체정의 PZT막이 존재한다. 도 19c에 도시된 바와 같이, (001)배향된 정방정의 PZT막이나 (111)배향된 능면체정의 PZT막으로서는, 90°분역벽은 존재하지 않고 180°분역벽(106)뿐이고, 또한, 용량 소자의 전압 인가 방향과 분극 방향(도면 중, 화살표로 나타냄)이 평행해 지기 때문에, 물질 본래의 분극의 크기를 강유전체 용량 소자에 그대로 활용할 수 있다.
(001)배향의 PZT막을 형성하는 경우에는, 하지의 기판으로서 MgO (1OO) 단결정 기판이나, SrTiO3 (1OO) 단결정 기판이 사용되고 있었다. 도 20a에 도시된 바와 같이, 예를 들면 MgO (100) 단결정 기판(110) 위에 플래티나막을 고온항에서 스퍼터링법에 의해 퇴적하면, Mg0 기판(110)의 면방위의 영향을 받아, MgO 기판(110) 위에는 (100)배향된 플래티나막(112)을 형성할 수 있다. (100)배향된 플래티나막(112) 위에 PZT막(114)을 퇴적하면, 플래티나막의 배향 방향의 영향을 받아, (001)배향된 PZT막(116)을 형성할 수 있다(예를 들면, Journal of Applied Physics, 1991년, 제 69권, 제 12호, 8352∼8357면을 참조).
도 21은 (111)배향된 PZT막을 갖는 강유전체 용량 소자를 이용한 불휘발성 기억 장치와, (001)배향된 PZT막을 갖는 강유전체 용량 소자를 이용한 불휘발성 기억 장치에 대한 데이터 유지 특성을 나타내는 그래프이다. (111)배향된 PZT막을 갖는 강유전체 용량 소자는 실리콘 산화막을 퇴적한 실리콘 기판 위에 (111)배향된 플래티나막으로 이루어진 하부 전극을 형성하고, 그 위에 (111)배향된 PZT막을 형성한 것이다. (001)배향된 PZT막을 갖는 강유전체 용량 소자는 (100) MgO 기판 위에 (100)배향된 플래티나막으로 이루어진 하부 전극을 형성하고, 그 위에 (001)배향된 PZT막을 형성한 것이다. 도면 중, 횡축은 데이터 기록 후의 유지 시간, 종축은 규격화한 분극의 크기를 나타낸다.
도시된 바와 같이, (111)배향된 PZT막을 이용한 경우에는 유지 시간과 함께 분극양이 감소해 가지만, (001)배향된 PZT막을 이용한 경우에는, 분극양의 감소를 억제할 수 있다.
그런데, 강유전체 용량 소자를 이용한 불휘발성 반도체 기억 장치에서는, 강유전체 용량 소자는 능동 소자가 형성된 실리콘 기판 위에 비정질 절연막을 통해 형성된다. 비정질 절연막 위에는, 예를 들면 TiO2막 등으로 이루어진 밀착층을 통해 하부 전극으로서의 플래티나막이 형성되지만, 이와 같이 형성된 플래티나막은 (111)배향막으로 된다. 이 때문에, 종래의 불휘발성 기억 장치에서는, 그 상층에 형성된 PZT막도 (111)배향막이 되어버려, 데이터 유지 특성이 우수한 (001)배향의 PZT막을 갖는 강유전체 용량 소자를 형성할 수 없었다.
또한, 실리콘 기판 상의 비정질 절연막 위에, Ar 가스와 O2 가스를 이용한 스퍼터링법에 의해 (100)배향된 플래티나막을 형성한 방법이, 예를 들면, Journal of Material Research, 1999년, 제 14권, 제 3호, 634∼637면에 기재되어 있다. 그렇지만, 이 (100)배향된 플래티나막 위에 PZT막을 퇴적한다면 PZT막은 (100)배향이 되어버려, (001)배향의 PZT막을 얻을 수 없었다. (100)배향의 PZT막은 분극 방향이 용량 소자의 전계 인가 방향과 수직이기 때문에, 얻어지는 분극의 크기는 극히 작아진다.
이와 같이, 강유전체를 이용한 종래의 용량 소자, 특히 실리콘 기판 위에 비정질 절연막을 통해 형성되는 경우에 있어서는, 전계 인가 방향과 분극축이 평행한 PZT막을 얻을 수 없고, 이와 같은 용량 소자를 이용한 불휘발성 기억 장치에서는 충분한 데이터 유지 특성을 얻을 수 없었다.
본 발명의 목적은 전계 인가 방향과 분극축이 평행한 강유전체막을 갖는 강유전체 용량 소자 및 그 제조 방법, 이와 같은 용량 소자를 갖고 데이터 유지 특성이 우수한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상술한 바와 같이, (100)배향된 플래티나막 위에 PZT막을 형성하는 경우에도, 그 하지 구조가 (100) Mg0 기판이나 실리콘 기판 위에 형성된 비정질 절연막에 의해, 플래티나막 위에 형성된 PZT막의 배향 방향은 다르다.
그래서, 본원 발명자 등이 플래티나막의 하지 구조에 의해 PZT막의 배향 방향이 다른 원인에 대하여 예의 검토한 결과, 강유전체막과 하지 기판과의 열팽창 계수의 차가 PZT막의 배향 방향으로 크게 영향을 주고 있는 것을 처음으로 발견했다. 본원 발명자 등은 검토 결과에 기초하여 PZT막의 배향 방향과 열팽창 계수의 관계에 대하여 이하와 같다고 추정하고 있다.
PZT막의 결정화에는 고온이 필요하므로, PZT막은 퀴리 점(Tc) 이상의 높은 성막 온도에 의해 퇴적된다. 또는, 퇴적 후에 퀴리 점 이상의 높은 온도에 의한 열처리가 행해진다. 이 때문에, PZT의 퇴적후의 기판의 냉각 중에, PZT막과 하지 기판 사이의 열팽창 계수의 차에 기초하여 응력이 더해진다. 여기에서, MgO의 열팽창 계수는 PZT의 열팽창 계수보다도 크고, 실리콘의 열팽창 계수는 PZT의 열팽창 계수보다도 작다. 따라서, MgO 기판 위에 형성된 플래티나막 위에 PZT막을 형성한 경우, PZT막에는 압축 응력이 작용하고, 역으로, 실리콘 기판 위에 형성된 비정질 절연막 위에 PZT막을 형성한 경우, PZT막에는 인장 응력이 작용하게 된다. 본원 발명자 등은 이 응력의 차가 냉각후의 PZT막의 배향 방향에 영향을 주고 있다고 추정하고 있고, PZT막에 인장 응력이 작용하는 경우에는 입방정의 (100) 배향막으로부터 정방정의 (100) 배향막으로 상 전이하고, PZT막에 압축 응력이 작용하는 경우에는 입방정의 (100) 배향막으로부터 정방정의 (001) 배향막으로 상 전이하는 것으로 생각하고 있다. 즉, (001)배향의 PZT막을 얻기 위해서는, PZT보다도 열팽창 계수가 큰 하지 기판을 사용하는 것이 필요하다고 생각된다.
단, 예를 들면 도 22에 도시된 바와 같이, 실리콘 기판(120) 위에 형성된 비정질 절연막(122) 위에, MgO 등의 열팽창 계수가 큰 재료에 의해 (100)배향된 버퍼층(124)을 작성하고, 버퍼층(124) 위에 하부 전극으로서의 (100)배향된 플래티나막(126)을 형성해도, 플래티나막(126) 위에 형성되는 PZT막(128)은 (100) 배향막으로 되어, (001)배향된 PZT막을 형성할 수 없다. 이것은, 열팽창 계수에 의한 응력의 영향은 그 계에 있어서의 가장 막 두께가 두꺼운 재료의 열팽창 계수에 지배되기 때문이다. 도 22에 도시된 계에서는, 기판인 실리콘의 열팽창 계수와 PZT의 열팽창 계수에 의해 PZT에 작용하는 응력이 결정된다.
이와 같이, 본원 발명자 등은 기판과 강유전체막의 열팽창계수 차에 기초하여 응력을 강유전체막에 전달하는 것을 방지한 관점으로부터, 강유전체막보다도 하층에, 버퍼층으로서 강유전체보다도 열팽창 계수가 큰 재료로 이루어지고, 그 높이가 하지와 접하는 폭보다도 높은 구조체를 형성하는 것으로 생각되어, 전계 인가 방향과 분극축이 평행한 강유전체막을 갖는 용량 소자를 형성하는 것에 성공했다.
즉, 본 발명에 의한 용량 소자는, 도 1a에 도시된 바와 같이, 기판(60) 위에 형성된 버퍼층으로서의 구조체(버퍼 구조체로도 나타냄)(62)와, 구조체(62) 위에 형성된 하부 전극(64)과, 하부 전극(64) 위에 형성되고, 구조체(62)의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 하부 전극(64)의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막(66)과, 커패시터 유전체막(66) 위에 형성된 상부 전극(68)을 갖는 것을 특징으로 하고 있다.
또는, 도 1b에 도시된 바와 같이, 기판(60) 위에 형성된 하부 전극(64)과, 하부 전극(64) 위에 형성되고, 기판(60)의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 하부 전극(64)의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막(66)과, 커패시터 유전체막(66) 위에 형성된 상부 전극(68)을 갖는 것을 특징으로 하고 있다.
강유전체막을, 버퍼 층으로서의 구조체 위에 또는 버퍼층을 겸한 하부 전극 위에 형성함으로써, 강유전체막과 하지 기판의 열팽창 계수의 차에 따른 응력을, 구조체 또는 하부 전극에 의해 흡수할 수 있다. 이것에 의해, 강유전체막의 퇴적후나 결정화 열처리후의 냉각 과정에서 인장 응력에 기인하는 강유전체막의 배향 방향의 전이를 방지할 수 있다. 따라서 버퍼층으로서의 구조체 또는 하부 전극의 배향 방향에 의존한 배향 방향을 갖는 강유전체막을 형성함으로써, 하부 전극의 면과 실질적으로 수직한 방향으로 배향된 강유전체막, 즉 전계 인가 방향과 분극축이 평행한 강유전체막을 갖는 용량 소자를 형성한 것이 가능해진다.
버퍼층으로서의 구조체는 기판과 강유전체막의 열팽창계수 차에 기초하여 응력을 강유전체막에 전달하는 것을 방지하는데 적합한 형상으로 할 필요가 있다. 기판과 강유전체막의 열팽창계수 차에 기초하여 응력을 강유전체막에 전달하는 것을 방지하는 관점에서는, 하지와의 접촉 면적이 상대적으로 작은 기둥 모양체(pillar-shaped body)가 바람직하다고 생각되고, 구조체의 높이는 적어도 하지에 접하는 폭보다도 높을 필요가 있다고 생각된다. 본원 발명자 등은 구조체의 형상에 관하여 임계적인 값을 찾아내지는 않았지만, 하지에 접한 폭에 대한 높이의 비가 클수록, 응력을 강유전체막에 전달하는 것을 방지하는 효과가 높다고 추측된다. 구조체의 하지에 접한 폭에 대한 높이의 비는 기판과 강유전체막의 열팽창계수 차에 따른 적당히 선택하는 것이 바람직하다.
버퍼층으로 이루어진 구조체는 도 1a와 같이 하부 전극의 하지막으로서 설치해도 좋고, 도 1b에 도시된 바와 같이 하부 전극 자체에 의해 형성해도 좋다.
여기에서, 버퍼층을 구성하는 막의 배향 방향은 형성해야할 강유전체막의 배향 방향에 따라 적당히 선택한다.
페로브스카이트 구조의 강유전체의 경우, 정방정 또는 능면체정의 결정 구조로 된다. 예를 들면, PZT계의 강유전체의 경우, 그 조성을 Pb(Zr1-xTix)O2로 하여, 조성비 x가 x≥0.48인 경우에 정방정으로 되고, 조성비 x가 x≤0.48인 경우에 능면체정으로 된다. 정방정의 경우에는 (001) 배향막이 강유전체 커패시터로서 적합하고, 능면체정의 경우에는 (111) 배향막이 강유전체 커패시터로서 적합하다.
정방정의 강유전체를 사용하는 경우, 하지막을 (100) 배향막에 의해 구성한다. 이것에 의해, 퀴리 온도 이상에 대한 퇴적 과정 또는 퀴리 온도 이상의 온도에 대한 결정화 열처리시에, 강유전체 박막은 입방정계로 (100)방향으로 배향되기 쉬워진다. (100)배향된 강유전체 박막은 퀴리 온도 이상의 온도로부터 실온으로의 냉각 중에 입방정으로부터 정방정으로 상 전이한다. 그 때, 버퍼층에 의한 압축 응력을 받아, (001)배향된 정방정의 강유전체 박막이 형성된다.
능면체정의 강유전체를 사용하는 경우, 하지막을 (111) 배향막에 의해 구성한다. 이것에 의해, 퀴리 온도 이상에 대한 퇴적 과정 또는 퀴리 온도 이상의 온도에 대한 결정화 열처리시에, 강유전체 박막은 입방정계로 (111)방향으로 배향되기 쉬워진다. (111)배향된 강유전체 박막은 퀴리 온도 이상의 온도로부터 실온으로의 냉각 중에 입방정으로부터 능면체정으로 상 전이한다. 능면체정의 경우에는, 180°분역외에, 분극 방향이 하지 표면에 대하여 사선의 방향으로 되는 70°분역과 (110)°분역이 존재하지만, 상 전이 시, 버퍼층에 의한 균일한 압축 응력을 받아, 분극축 방향, 즉 (111)배향된 능면체정의 강유전체 박막이 형성된다.
하부 전극을 플래티나에 의해 구성하는 경우, 그 위에 (001)배향된 정방정의 강유전체 박막을 형성하기 위해서는, (100)배향된 플래티나막을 형성할 필요가 있다. 또한, (111)배향된 능면체정의 강유전체막을 형성하기 위해서는, (111)배향된 플래티나막을 형성할 필요가 있다.
버퍼층으로서의 구조체는 절연성 재료라면, 예를 들어 MgO, MgAl2O4, CaO, ZrO2, Y2O3 등을 적용할 수 있다. 이들 절연성 재료는 입방정계의 재료이고, 성막시의 전압(全壓)을 제어함으로써 배향 방향을 제어하는 것이 가능하다. 도전성 재료라면, 예를 들어 플래티나, 은(Ag), 금(Au), 크롬(Cr), 동(Cu), 이리듐(Ir), 니켈(Ni), 탄탈(Ta), 티탄(Ti) 등을 적용할 수 있다. 이들 도전성 재료는 성막 시의 아르곤(Ar) 가스 중에 산소(O2)가스를 도입하고, 산소 가스 분압을 제어함으로써 배향 방향을 제어하는 것이 가능하다. 이들 재료 중, 강유전체막과의 적합성이 좋은 재료, 예를 들면 귀금속 재료에 관해서는, 버퍼층으로서의 구조체와 하부 전극을 공용한 것도 가능하다.
또한, 구조체는 도 1에 도시된 바와 같은 기둥 모양체에 한정되는 것이 아니고, 예를 들면 후술하는 제 3 및 제 4 실시형태에 도시된 바와 같이, 원통 모양체로 해도 좋다.
또한, 본 발명은 페로브스카이트 구조를 갖는 강유전체 재료에 폭넓게 적용하는 것이 가능하고, PZT막 이외에, SrTiO3막, Bi2SrTaO9막 등에 있어도 동일한 효과를 얻을 수 있다.
[제1 실시형태]
본 발명의 제 1 실시형태에 의한 반도체 장치 및 그 제조 방법에 관하여 도 2 내지 도 6을 이용하여 설명한다.
도 2는 본 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도, 도 3 내지 도 5는 본 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도, 도 6은 본 실시형태에 의한 반도체 장치에 대한 데이터 유지 특성을 나타내는 그래프이다.
먼저, 본 실시형태에 의한 반도체 장치의 구조에 관하여 도 2를 이용하여 설명한다.
실리콘 기판(10) 위에는, 게이트 절연막(14)을 통해 형성된 게이트 전극(16)과, 게이트 전극(16)의 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 확산층(18, 20)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(10) 위에는, 층간 절연막(22)이 형성되어 있다. 층간 절연막(22)에는, 소스/드레인 확산층(18)에 전기적으로 접속된 플러그(26)가 매입되어 있다. 층간 절연막(22) 위에는, 플러그(26)를 통해 소스/드레인 확산층(18)에 전기적으로 접속된 비트선(28)이 형성되어 있다. 비트선(28)이 형성된 층간 절연막(22) 위에는, 층간 절연막(30)이 형성되어 있다. 층간 절연막(30, 22)에는, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)가 매입되어 있다.
플러그(34)가 매입된 층간 절연막(30) 위에는, 배리어 메탈층(36)이 형성되어 있다. 배리어 메탈층(36) 위에는, (100)배향된 MgO막으로 이루어진 버퍼층으로서의 구조체(40)가 형성되어 있다. 배리어 메탈층(36) 위 및 구조체(40)의 상면 위 및 측면 위에는, (100)배향된 플래티나막으로 이루어지고, 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 전기적으로 접속된 하부 전극(42)이 형성되어 있다. 하부 전극(42) 위에는, (001)배향된 정방정계의 PZT막으로 이루어진 커패시터 유전체막(44)이 형성되어 있다. 커패시터 유전체막(44) 위에는, 플래티나막으로 이루어진 상부 전극(46)이 형성되어 있다. 이것에 의해, 하부 전극(42), 커패시터 유전체막(44), 상부 전극(46)으로 이루어진 강유전체 커패시터가 구성되어 있다.
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖는 강유전체 메모리가 구성되어 있다.
여기에서, 본 실시형태에 의한 반도체 장치는 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용하고 있는 것에 관계없이, 커패시터 유전체막(44)이 (001) 배향막에 의해 구성되어 있는 것에 주된 특징이 있다. 커패시터 유전체막(44)으로서 정방정계의 PZT막을 사용하는 경우, (001) 배향막의 분극 방향은 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란해진다. 따라서, PZT가 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
본 실시형태에 의한 반도체 장치에서는, (001)배향의 정방정계 PZT막을 실리콘 기판(10) 위에 형성하기 위해, 하부 전극(42)의 하층에, 커패시터 유전체막보다도 열팽창 계수가 큰 MgO막으로 이루어진 구조체(40)를 형성하고 있다. 이와 같은 구조체(40)를 형성함으로써, 실리콘 기판(10)과 PZT막 사이의 열팽창계수 차에 기초하여 인장 응력이 PZT막에 부가되는 것을 방지하고, 역으로, 구조체(40)와 PZT막 사이의 열팽창계수 차에 기초하여 압축 응력을 PZT막에 부가하는 것이 가능해져, 하부 전극(42) 위에 (001)배향의 정방정계 PZT막을 형성할 수 있다.
다음으로, 본 실시형태에 의한 반도체 장치의 제조 방법에 대하여 도 3 내지 도 5를 이용하여 설명한다.
먼저, 실리콘 기판(10)에, 예를 들면 섈로 트렌치(shallow trench)법에 의해 소자 분리막(12)을 형성한다.
이어서, 소자 분리막(12)에 의해 획정된 소자 영역 위에, 통상의 MOS 트랜지스터의 형성 방법과 마찬가지로 하여, 게이트 절연막(14)을 통해 형성된 게이트 전극(16)과, 게이트 전극(16)의 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 확산층(18, 20)을 갖는 메모리 셀 트랜지스터를 형성한다(도 3a).
이어서, 메모리 셀 트랜지스터가 형성된 실리콘 기판(10) 위에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어진 층간 절연막(22)을 형성한다.
이어서, 예를 들면 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법에 의해 층간 절연막(22)의 표면을 연마하고, 층간 절연막(22)의 표면을 평탄화한다.
이어서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(22)에, 소스/드레인 확산층(18)에 이르는 콘택트홀(24)을 형성한다(도 3b).
이어서, 예를 들면 스퍼터링법에 의해, 질화 티탄(TiN)/티탄(Ti)의 적층 구조로 된 밀착층과 텅스텐(W)막을 퇴적한 후, 층간 절연막(22)의 표면이 노출할 때까지 CMP법에 의해 연마한다. 이렇게 하여, 콘택트홀(24) 내에 매입되어, 소스/드레인 확산층(18)에 전기적으로 접속된 플러그(26)를 형성한다.
이어서, 예를 들면 스퍼터링법에 의해 텅스텐막을 퇴적한 후, 리소그래피 기술 및 에칭 기술에 의해 이 텅스텐막을 패터닝하고, 텅스텐 막으로 이루어지고 플러그(26)를 통해 소스/드레인 확산층(18)에 접속된 비트선(28)을 형성한다(도 3c).
이어서, 비트선(28)이 형성된 층간 절연막(22) 위에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어진 층간 절연막(30)을 형성한다.
이어서, 리소그래피 기술 및 에칭 기술에 의해, 층간 절연막(30, 22)에, 소스/드레인 확산층(20)에 이르는 콘택트홀(32)을 형성한다(도 3d).
이어서, 예를 들면 스퍼터링법에 의해, 질화 티탄/티탄의 적층 구조로 이루어진 밀착층과 텅스텐막을 퇴적한 후, 층간 절연막(30)의 표면이 노출할 때까지 CMP법에 의해 연마한다. 이렇게 하여, 콘택트홀(32) 내에 매입되어, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)를 형성한다.
이어서, 플러그(34)가 매입된 층간 절연막(30) 위에, 예를 들면 스퍼터링법에 의해 질화 티탄막을 퇴적하고, 질화 티탄막으로 이루어진 배리어 메탈층(36)을 형성한다.
이어서, 배리어 메탈층(36) 위에, 예를 들면 반응성 스퍼터링법에 의해, 막 두께 600nm의 (100)배향된 MgO막(38)을 퇴적한다(도 4a). 예를 들면, 타깃에 마그네슘(Mg)을 사용하고, 기판 온도를 500℃, 아르곤(Ar) 가스 유량을 30sccm, 산소(O2) 가스 유량을 20sccm, 압력을 30mTorr로 하여 MgO막을 성막함으로써, (100)배향의 MgO막을 형성할 수 있다.
이어서, 리소그래피 기술 및 이온 밀링(ion milling) 기술에 의해 MgO막(38)을 패터닝하여, 높이가 약 600nm, 폭이 약 500nm의 (100)배향된 MgO막(38)으로 이루어진 버퍼층으로서의 구조체(40)를 형성한다(도 4b).
구조체(40)는 실리콘 기판(10)으로부터의 응력을 커패시터 유전체막(44)에 전달하는 것을 방지하기 위한 것이고, 적어도 그 높이를 하지와 접하는 폭보다도 높게 설정한다. 또한, 구조체(40)는 커패시터 유전체막(44)에 압축 응력을 가하는 역할도 갖고 있고, 하부 전극(42)을 구성하는 재료로서는, 커패시터 유전체막(44)을 구성하는 재료의 열팽창 계수보다도 큰 재료를 선택한 필요가 있다.
이어서, 전체면에, 예를 들면 단차 피복성이 우수한 CVD법에 의해, 막 두께 60nm의 (100)배향된 플래티나막을 퇴적한다. 예를 들면, 용액 기화형의 CVD법에 서, 산소 가스를 도입하고, 산소 분압을 적절히 제어함으로써, (100)배향의 플래티나막을 퇴적할 수 있다.
이어서, 리소그래피 기술 및 에칭 기술에 의해, 플래티나막 및 배리어 메탈층(36)을 패터닝하고, 플래티나막으로 이루어지고 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 접속된 하부 전극(42)을 형성한다(도 5a).
이어서, 하부 전극(42) 위에, 예를 들면 용액 기화형의 CVD법에 의해, 퀴리점(Tc) 이상의 온도로, 막 두께가 120nm, Zr/Ti비가 45/55인 PZT막을 퇴적하고, (100)배향의 입방정계 PZT막으로 이루어진 커패시터 유전체막(44)을 형성한다. (100)배향의 입방정계 PZT막은 퇴적 온도로부터 실온으로 냉각하는 과정에서, 구조체(36)로부터의 압축 응력을 받아, (001)배향의 정방정계 PZT막에 상 전이한다.
또한, 냉각 과정에서는 실리콘 기판(10)과 PZT막 사이의 열팽창계수 차에 기초하여 인장 응력이 문제로 되지만, PZT막의 하층에 버퍼층으로서의 구조체(40)가 형성되어 있기 때문에, 이 인장 응력은 구조체(40)에 의해 완화되고, 반대로, PZT막에는 구조체(40)에 의한 압축 응력이 가해지게 된다. 따라서, 퇴적된 PZT막은 정방정계의 (100) 배향막으로는 되지 않고, 정방정계의 (001) 배향막으로 된다.
이어서, 전체면에, 예를 들면 용액 기화형의 CVD법에 의해, 막 두께 100nm의 플래티나막을 퇴적하고, 플래티나막으로 이루어진 상부 전극(46)을 형성한다.
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖고, 커패시터 유전체막의 분극 방향이 전계 인가 방향과 평행인 강유전체 메모리를 형성할 수 있다.
도 6은 (111) 배향막을 사용한 종래의 반도체 장치와 (001) 배향막을 사용한 본 실시형태에 의한 반도체 장치에 대한 데이터 유지 특성을 나타내는 그래프이다. 또한, 도 6의 측정 결과는 150℃, 160시간의 데이터 유지 특성의 가속 시험을 행한 결과이다.
도 6에 도시된 바와 같이, (111) 배향막을 사용한 종래의 반도체 장치에서는 약 25%의 분극양의 감소가 보여지지만, (001) 배향막을 사용한 본 실시형태에 의한 반도체 장치에서는 약 5%의 분극양의 감소로 억제할 수 있었다.
또한, (001) 배향막을 사용한 경우, 초기의 분극양은 전압 인가 방향과 분극 방향이 평행하기 때문에, (111) 배향막을 사용한 경우와 비교하여, 분극양은 약 1.5배로 크다. 이것은 (001) 배향막을 사용한 경우에는 용량 소자 면적을 1/1.5배로 축소해도 (111) 배향막을 사용한 경우와 동등한 특성이 얻어지는 것을 의미하고 있고, 강유전체 메모리의 한층 더한 미세화가 가능해진다.
이와 같이, 본 실시형태에 의하면, 하부 전극(42)의 하층에, 실리콘 기판(10)으로부터의 응력의 영향을 완화한 버퍼층으로서의 구조체(40)를 형성하기 때문에, 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용한 경우라도, (001)배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란하게 할 수 있고, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
또한, 상기 실시형태에서는, 하부 전극(42)과 하지 구조와의 밀착성을 높이고, 또한 콘택트 특성을 향상하기 위해, 하부 전극(42)과 플러그(34) 사이에 배리어 메탈층(36)을 형성하고 있지만, 배리어 메탈층(36)의 배치 방법은 상기 실시예에 기재된 상태 이외에, 다양한 상태를 생각할 수 있다. 예를 들면 도 7a에 도시된 바와 같이, 구조체(40)의 하부에 연장되지 않도록 플러그(34) 사에 선택적으로 배리어 메탈층(36)을 형성하도록 해도 좋고, 예를 들면 도 7b에 도시된 바와 같이, 구조체(40)의 하부에서 배리어 메탈층(36)과 플러그(34)의 콘택트를 하도록 해도 좋다.
[제 2 실시형태]
본 발명의 제 2 실시형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 8 및 도 9를 이용하여 설명하다. 또한, 도 2 내지 도 5에 도시된 제 1 실시형태에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여, 설명을 생략하거나 간략하게 한다.
도 8은 본 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도, 도 9는 본 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시형태에 의한 반도체 장치의 구조에 대하여 도 8을 이용하여 설명한다.
실리콘 기판(10) 위에는, 게이트 절연막(14)을 통해 형성된 게이트 전극(16)과, 게이트 전극(16)의 양측의 실리콘 기판(10) 내에 형성된 소스/드레인 확산층(18, 20)을 갖는 메모리 셀 트랜지스터가 형성되어 있다. 메모리 셀 트랜지스터가 형성된 실리콘 기판(10) 위에는, 층간 절연막(22)이 형성되어 있다. 층간 절연막(22)에는, 소스/드레인 확산층(18)에 전기적으로 접속된 플러그(26)가 매입되어 있다. 층간 절연막(22) 위에는, 플러그(26)를 통해 소스/드레인 확산층(18)에 전기적으로 접속된 비트선(28)이 형성되어 있다. 비트선(28)이 형성된 층간 절연막(22) 위에는, 층간 절연막(30)이 형성되어 있다. 층간 절연막(30, 22)에는, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)가 매입되어 있다.
플러그(34)가 매입된 층간 절연막(30) 위에는, 배리어 메탈층(36)이 형성되어 있다. 배리어 메탈층(36) 위에는, (100)배향된 플래티나막으로 이루어지고, 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 전기적으로 접속된 하부 전극(42)이 형성되어 있다. 하부 전극(42)은 버퍼층으로서의 구조체를 겸하는 것이고, 그 높이가 폭보다도 높아져 있다. 하부 전극(42) 위에는, (001)배향된 정방정계의 PZT막으로 이루어진 커패시터 유전체막(44)이 형성되어 있다. 커패시터 유전체막(44) 위에는, 플래티나막으로 이루어진 상부 전극(46)이 형성되어 있다. 이것에 의해, 하부 전극(42), 커패시터 유전체막(44), 상부 전극(46)으로 이루어진 강유전체 커패시터가 구성되어 있다.
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖는 강유전체 메모리가 구성되어 있다.
여기에서, 본 실시형태에 의한 반도체 장치는 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용하고 있는 것에 관계없이, 커패시터 유전체막(44)이 (001) 배향막으로 구성되어 있는 것에 주된 특징이 있다. 커패시터 유전체막(44)으로서 정방정계의 PZT막을 사용한 경우, (001) 배향막의 분극 방향은 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란해 진다. 따라서, PZT가 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
본 실시형태에 의한 반도체 장치에서는, (001)배향의 정방정계 PZT막을 실리콘 기판(10) 위에 형성하기 위해, (100)배향의 플래티나막으로 이루어진 하부 전극(42)에 의해, 버퍼층으로 된 구조체를 구성하고 있다. 이와 같은 구조체를 형성함으로써, 실리콘 기판(10)과 PZT막 사이의 열팽창계수 차에 기초하여 인장 응력이 PZT막에 가해지는 것을 방지하고, 반대로, 하부 전극(42)과 PZT막 사이의 열팽창계수 차에 기초하여 압축 응력을 PZT막에 가하는 것이 가능해져, 하부 전극(42) 위에 (001)배향의 정방정계 PZT막을 형성할 수 있다.
다음으로, 본 실시형태에 의한 반도체 장치의 제조 방법에 대하여 도 9를 이용하여 설명한다.
먼저, 예를 들면 도 3a 내지 도 3d에 도시된 제 1 실시형태에 의한 반도체 장치의 제조 방법과 마찬가지로 하여, 메모리 셀 트랜지스터, 층간 절연막(22, 30), 콘택트홀(32) 등을 형성한다.
이어서, 예를 들면 스퍼터링법에 의해, 질화 티탄/티탄의 적층 구조로 이루어진 밀착층과 텅스텐막을 퇴적한 후, 층간 절연막(30)의 표면이 노출할 때까지 CMP법에 의해 연마한다. 이렇게 하여, 콘택트홀(32) 내에 매입되고, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)를 형성한다.
이어서, 플러그(34)가 매입된 층간 절연막(28) 위에, 예를 들면 스퍼터링법에 의해 질화 티탄막을 퇴적하고, 질화 티탄막으로 이루어진 배리어 메탈층(36)을 형성한다.
이어서, 배리어 메탈층(36) 위에, 예를 들면 CVD법에 의해, 막 두께 600nm의 (100)배향된 플래티나막을 퇴적한다. 예를 들면, 용액 기화형의 CVD법에서, 산소 분압을 제어함으로써, (100)배향의 플래티나막을 퇴적할 수 있다.
이어서, 리소그래피 기술 및 에칭 기술에 의해 플래티나막 및 배리어 메탈층(36)을 패터닝하고, 이 플래티나막으로 이루어지고 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 접속된 하부 전극(42)을 형성한다(도 9a). 하부 전극(42)은 버퍼층으로서의 구조체를 겸하는 것으로, 예를 들면 높이를 약 600nm, 폭을 약 500nm로 한다.
본 실시형태에 대한 하부 전극(42)은 하부 전극으로서의 통상의 기능 이외에, 실리콘 기판(10)으로부터의 응력을 커패시터 유전체막(44)에 전달하는 것을 방지하기 위한 것이고, 적어도 그 높이를 하지와 접하는 폭보다도 높게 설정한다. 또한, 커패시터 유전체막(44)에 압축 응력을 가하는 역할도 갖고 있고, 하부 전극(42)을 구성하는 재료로서는, 커패시터 유전체막(44)을 구성하는 재료의 열팽창 계수보다도 큰 재료를 선택한 필요가 있다.
이어서, 하부 전극(42) 위에, 예를 들면 CVD법에 의해, 퀴리점(Tc) 이상의 온도로 막 두께 120nm의 PZT막을 퇴적하고, (001)배향의 정방정계 PZT막으로 이루어진 커패시터 유전체막(44)을 형성한다.
이어서, 전면에, 예를 들면 CVD법에 의해, 막 두께 100nm의 플래티나막을 퇴적하고, 플래티나막으로 이루어진 상부 전극(46)을 형성한다.
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖고, 커패시터 유전체막의 분극 방향이 전계 인가 방향과 평행인 강유전체 메모리를 형성할 수 있다.
이와 같이, 본 실시형태에 의하면, 하부 전극(42)에 의해, 실리콘 기판(10)으로부터의 응력의 영향을 완화하는 버퍼층을 겸하는 구조체를 구성하기 때문에, 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용하고 있던 경우라도, (001)배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극(46)과 하부 전극(42) 사이에 인가하는 전계의 방향과 나란하게 할 수 있어, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
또한, 상기 실시형태에서는, 도 9a에 도시된 공정에서 하부 전극(42)으로 이루어진 플래티나막과 배리어 메탈층(36)을 동일 형상으로 패터닝하고, 그 후에 커패시터 유전체막(44)을 형성하고 있지만, 패터닝 후, 커패시터 유전체막(44) 전에, 배리어 메탈층(36)을 소정 양만 수평 방향으로 에칭하도록 해도 좋다.
도 9a에 도시된 공정의 후, 예를 들면 황산과 과산화수소를 포함하는 수용액에 의해 배리어 메탈층(36)을 등방적으로 선택 에칭하여, 도 10a에 도시된 바와 같이 하부 전극(42)과 층간 절연막(30) 사이에 간극을 형성하면, 하부 전극(42)과 하지 구조의 접촉 면적을 대폭적으로 감소할 수 있기 때문에, 커패시터 유전체막(44) 퇴적후의 냉각 과정에서 커패시터 유전체막(44)이 받는 실리콘 기판(10)으로부터의 인장 응력을 더욱 완화할 수 있다. 또한, 배리어 메탈층(36)을 수평 방향으로 에칭한 경우, 커패시터 유전체막(44) 및 상부 전극(46)을 형성한 후의 장치 구조는 예를 들면 도 10b에 나타내게 된다.
또한, 배리어 메탈층(36)을 구성하는 재료에 의해서는 커패시터 유전체막(44)의 특성을 열화하는 것도 있고, 배리어 메탈층(36)에 의한 커패시터 유전체막(44)의 특성 열화를 방지한 관점으로부터도, 배리어 메탈층(36)을 수평 방향으로 에칭하는 의의가 있다.
[제 3 실시형태]
본 발명의 제 3 실시형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 11 내지 도 14를 이용하여 설명하다. 또한, 도 2 내지 도 10에 도시된 제 1 및 제 2 실시형태에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여 설명을 생략하거나 간략하게 한다.
도 11은 본 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도, 도 12 내지 14는 본 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시형태에 의한 반도체 장치에 대하여 도 11을 이용하여 설명한다.
본 실시형태에 의한 반도체 장치는 도 11에 도시된 바와 같이, 하부 전극(42)의 하층에 버퍼층으로서의 구조체(40)를 형성하고 있는 점은 제 1 실시형태에 의한 반도체 장치와 마찬가지이다. 본 실시형태에 의한 반도체 장치는 구조체(40)가 도 2에 도시된 바와 같은 기둥 모양체가 아니라 원통 모양체인 점에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성함으로써, 제 1 실시형태에 의한 반도체 장치와 동일한 효과를 얻을 수 있는 동시에, 커패시터 면적을 용이하게 증가할 수 있다.
다음으로, 본 실시형태에 의한 반도체 장치의 구조에 대하여 도 12 내지 도 14를 이용하여 설명한다.
먼저, 예를 들면 도 3a 내지 도3d에 도시된 제 1 실시형태에 의한 반도체 장치의 제조 방법과 마찬가지로 하여, 메모리 셀 트랜지스터, 층간 절연막(22, 30), 콘택트홀(32) 등을 형성한다.
이어서, 예를 들면 스퍼터링법에 의해, 질화 티탄/티탄의 적층 구조로 이루어진 밀착층과 텅스텐막을 퇴적한 후, 층간 절연막(30)의 표면이 노출할 때까지 CMP법에 의해 연마한다. 이렇게 하여, 콘택트홀(32) 내에 매입되고, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)를 형성한다.
이어서, 플러그(34)가 매입된 층간 절연막(28) 위에, 예를 들면 스퍼터링법에 의해 질화 티탄막을 퇴적하고, 질화 티탄막으로 이루어진 배리어 메탈층(36)을 형성한다.
이어서, 배리어 메탈층 위에, 예를 들면 CVD법에 의해, 막 두께 600nm의 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어진 층간 절연막(48)을 형성한다(도 12a).
이어서, 리소그래피 기술 및 에칭 기술에 의해 층간 절연막(48)을 패터닝하여, 층간 절연막(48)에, 배리어 메탈층(36)에 이르는 개구부(50)를 형성한다(도 12b).
이어서, 예를 들면 반응성 스퍼터링법에 의해, 막 두께 1OOnm의 (1OO)배향된 Mg0막을 퇴적한다.
이어서, 예를 들면 CMP법에 의해, 층간 절연막(48)의 표면이 노출할 때까지 MgO막을 평탄하게 연마하여, MgO막을 개구부(50) 내에 선택적으로 잔존시킨다. 이렇게 하여, MgO막으로 이루어지고, 개구부(50)의 내벽 및 저부에 따라 형성된 버퍼층으로서의 구조체(40)를 형성한다(도 13a).
이어서, 예를 들면 불산계의 수용액을 이용한 습식 에칭에 의해 배리어 메탈층(36)을 스토퍼로서 층간 절연막(48)을 선택적으로 제거한다(도 13b).
이어서, 전면에, 예를 들면 단차 피복성이 우수한 CVD법에 의해 막 두께 60nm의 (100)배향된 플래티나막을 퇴적한다.
이어서, 리소그래피 기술 및 에칭 기술에 의해 플래티나막 및 배리어 메탈층(36)을 패터닝하고, 플래티나막으로 이루어지고 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 접속된 하부 전극(42)을 형성한다(도 14a).
이어서, 하부 전극(42) 위에, 예를 들면 CVD법에 의해 퀴리점(Tc) 이상의 온도로 막 두께 120nm의 PZT막을 퇴적하고, (001)배향의 정방정계 PZT막으로 이루어진 커패시터 유전체막(44)을 형성한다.
이어서, 전면에, 예를 들면 CVD법에 의해 막 두께 100nm의 플래티나막을 퇴적하여, 플래티나막으로 이루어진 상부 전극(46)을 형성한다(도 14b).
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖고, 커패시터 유전체막의 분극 방향이 전계 인가 방향과 평행인 강유전체 메모리를 형성할 수 있다.
이와 같이, 본 실시형태에 의하면, 하부 전극(42)의 하층에, 실리콘 기판(10)으로부터의 응력의 영향을 완화하는 버퍼층으로서의 구조체(40)를 형성하기 때문에, 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용하고 있던 경우라도, (001)배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란하게 할 수 있어, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
또한, 구조체(40)를 원통 모양체로 하기 때문에, 하부 전극(42)의 표면적을 대폭적으로 증가할 수 있다. 따라서, 동일한 상면적(床面積) 및 높이를 갖는 하부 전극에 의해 보다 큰 커패시터 면적을 확보할 수 있어, 소자의 고집적화가 용이해진다.
[제 4 실시형태]
본 발명의 제 4 실시형태에 의한 반도체 장치 및 그 제조 방법에 대하여 도 15 내지 도 18을 이용하여 설명하다. 또한, 도 2 내지 도 14에 도시된 제 1 내지 제 3 실시형태에 의한 반도체 장치 및 그 제조 방법과 동일한 구성 요소에는 동일한 부호를 붙여, 설명을 생략하거나 간략하게 한다.
도 15는 본 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도, 도 16 내지 도18은 본 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도이다.
먼저, 본 실시형태에 의한 반도체 장치에 대하여 도 15를 이용하여 설명한다.
본 실시형태에 의한 반도체 장치는, 도 15에 도시된 바와 같이, 하부 전극(42)이 배리어층으로서의 구조체를 겸하는 점은 제 2 실시형태에 의한 반도체 장치와 마찬가지이다. 본 실시형태에 의한 반도체 장치는 하부 전극(42)이 도 8에 도시된 바와 같은 기둥 모양체가 아니라 원통 모양체인 점에 주된 특징이 있다. 이와 같이 하여 반도체 장치를 구성함으로써, 제 2 실시형태에 의한 반도체 장치와 동일한 효과를 얻을 수 있는 동시에, 커패시터 면적을 용이하게 증가할 수 있다.
다음으로, 본 실시형태에 의한 반도체 장치의 제조 방법에 대하여 도 16 내지 도 18을 이용하여 설명한다.
먼저, 예를 들면 도 3a 내지 도 3c에 도시된 제 1 실시형태에 의한 반도체 장치의 제조 방법과 마찬가지로 하여, 메모리 셀 트랜지스터, 층간 절연막(22) 등을 형성한다.
이어서, 층간 절연막(22) 위에, 예를 들면 CVD법에 의해 실리콘 산화막을 퇴적하고, 실리콘 산화막으로 이루어진 층간 절연막(30)을 형성한다.
이어서, 층간 절연막(30) 위에, 예를 들면 CVD법에 의해 실리콘 질화막을 퇴적하여, 실리콘 질화막으로 이루어진 에칭 스토퍼막(52)을 형성한다.
이어서, 리소그래피 기술 및 에칭 기술에 의해, 에칭 스토퍼막(52), 층간 절연막(30, 22)에 소스/드레인 확산층(20)에 이르는 콘택트홀(32)을 형성한다(도 16a).
이어서, 예를 들면 스퍼터링법에 의해, 질화 티탄/티탄의 적층 구조로 이루어진 밀착층과 텅스텐막을 퇴적한 후, 층간 절연막(30)의 표면이 노출할 때까지 CMP법에 의해 연마한다. 이렇게 하여, 콘택트홀(32) 내에 매입되고, 소스/드레인 확산층(20)에 전기적으로 접속된 플러그(34)를 형성한다.
이어서, 에칭 스토퍼막(52) 위에, 예를 들면 CVD법에 의해 막 두께 600nm의 실리콘 산화막을 퇴적하여, 실리콘 산화막으로 이루어진 층간 절연막(48)을 형성한다(도 16b).
이어서, 리소그래피 기술 및 에칭 기술에 의해 층간 절연막(48)을 패터닝하고, 층간 절연막(48)에, 에칭 스토퍼막(52)에 이르러, 플러그(34)를 노출하는 개구부(50)를 형성한다(도 16c).
이어서, 예를 들면 스퍼터링법에 의해 질화 티탄막을 퇴적하고, 질화 티탄막으로 이루어진 배리어 메탈층(36)을 형성한다.
이어서, 배리어 메탈층(36) 위에, 예를 들면 단차 피복성이 우수한 CVD법에 의해 막 두께 1OOnm의 (1OO)배향된 플래티나막을 퇴적한다.
이어서, 예를 들면 CMP법에 의해 층간 절연막(48)의 표면이 노출할 때까지 플래티나막 및 배리어 메탈층(36)을 평탄하게 연마하고, 플래티나막 및 배리어 메탈층(36)을 개구부(50) 내에 선택적으로 잔존시킨다. 이렇게 하여, 플래티나막으로 이루어지고, 개구부(50)의 내벽 및 저부를 따라 형성되고, 배리어 메탈층(36) 및 플러그(34)를 통해 소스/드레인 확산층(20)에 전기적으로 접속된 하부 전극(42)을 형성한다(도 17a).
이어서, 예를 들면 불산계의 수용액을 이용한 습식 에칭에 의해, 에칭 스토퍼막(52)을 스토퍼로서 층간 절연막(48)을 선택적으로 제거한다(도 17b).
이어서, 예를 들면 황산과 과산화수소를 포함하는 수용액을 이용한 습식 에칭에 의해, 에칭 스토퍼막(52)을 스토퍼로서 배리어 메탈층(36)을 선택적으로 에칭 한다(도 18a). 또한, 이 에칭에서, 하부 전극(42)과 층간 절연막(30) 사이에 간극이 형성될 때까지 배리어 메탈층(36)을 에칭하면, 하부 전극(42)과 하지 구조의 접촉 면적을 대폭적으로 감소할 수 있으므로, 커패시터 유전체막(44) 퇴적후의 냉각 과정에서 커패시터 유전체막(44)이 받는 실리콘 기판(10)으로부터의 인장 응력을 더욱 완화할 수 있다.
이어서, 하부 전극(42) 위에, 예를 들면 CVD법에 의해, 퀴리점(Tc) 이상의 온도로 막 두께 120nm의 PZT막을 퇴적하고, (001)배향의 정방정계 PZT막으로 이루어진 커패시터 유전체막(44)을 형성한다.
이어서, 전체면에, 예를 들면 CVD법에 의해, 막 두께 100nm의 플래티나막을 퇴적하고, 플래티나막으로 이루어진 상부 전극(46)을 형성한다(도 18b).
이렇게 하여, 1 트랜지스터, 1 커패시터를 갖고, 커패시터 유전체막의 분극 방향이 전계 인가 방향과 평행인 강유전체 메모리를 형성할 수 있다.
이와 같이, 본 실시형태에 의하면, 하부 전극(42)에 의해, 실리콘 기판(10)으로부터의 응력의 영향을 완화하는 버퍼층을 겸하는 구조체를 구성하기 때문에, 기판으로서 커패시터 유전체막(44)보다도 열팽창 계수가 작은 실리콘을 사용하고 있던 경우라도, (001)배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란하게 할 수 있어, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
또한, 하부 전극(42)을 원통 모양체로 하기 때문에, 하부 전극(42)의 표면적을 대폭적으로 증가할 수 있다. 따라서, 동일한 상면적(床面積) 및 높이를 갖는 하부 전극에 의해 보다 큰 커패시터 면적을 확보하는 것이 가능하여, 소자의 고집적화가 용이해진다.
[변형 실시형태]
본 발명은 상기 실시형태에 한하지 않고 여러 가지의 변형이 가능하다.
예를 들면, 상기 실시형태에서는, 하부 전극(42)으로서 (100)배향의 플래티나막을 사용하고, 커패시터 유전체막(44)으로서 (001)배향의 정방정계 PZT막을 사용했지만, 하부 전극(42)으로서 (111)배향의 플래티나막을 사용하고, 커패시터 유전체막(44)으로서 (111)배향의 능면체정계 PZT막을 사용해도 좋다. (111)배향의 능면체정계 PZT막을 사용한 경우에 있어서도, 커패시터 유전체막(44)의 분극 방향은 상부 전극(46)과 하부 전극(42) 사이에 인가되는 전계의 방향과 나란해지고, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
(111)배향된 플래티나막은, 예를 들면 용액 기화형의 CVD법에서 산소를 도입하지 않음으로써 (111)배향의 플래티나막을 퇴적할 수 있다.
또한, (111)배향된 능면체정계 PZT막은, 예를 들면 용액 기화형의 CVD법에서, Zr/Ti비가 예를 들면 60/40으로 되도록 원료 유량비를 제어함으로써 형성할 수 있다. 이 조성의 PZT막을 퇴적한 경우, PZT막은 입방정계로 (111)방향으로 배향하기 쉬워진다. (111)배향된 PZT막은 퀴리 온도 이상의 온도로부터 실온으로의 냉각 중에 입방정으로부터 능면체정으로 상 전이한다. 이 상 전이의 경우, 버퍼층에 의한 균일한 압축 응력을 받아 (111)배향된 능면체정의 PZT막이 형성된다.
또한, 하부 전극(42)을 구성하는 재료 및 커패시터 유전체막(44)을 구성하는 재료는 플래티나막이나 PZT막으로 한정되는 것은 아니다.
본 발명은 페로브스카이트 구조를 갖는 강유전체막을 커패시터 유전체막에 사용하는 경우에 폭넓게 적용할 수 있고, PZT막 이외에, SrTiO3막이나 Bi2SrTaO9 막 등에 있어서도 동일한 효과를 얻을 수 있다.
또한, 하부 전극(42) 및 상부 전극(46)을 구성하는 재료는 커패시터 유전체막(44)과의 적합성에 의해 적절히 선택하는 것이 바람직하다. 커패시터 유전체(44)로서 SrTiO3막이나 Bi2SrTaO9막을 사용하는 경우에는, 전극 재료로서는, 플래티나, 루테늄, 산화 루테늄, 텅스텐, SRO(SrRuO3) 등을 사용할 수 있다.
또한, 하부 전극(42)을 버퍼층으로서의 구조체로고 겸용하는 경우에는, 커패시터 유전체막(44)보다도 열팽창 계수가 큰 도전성 재료, 예를 들면, 플래티나, 은(Ag), 금(Au), 크롬(Cr), 동(Cu), 이리듐(Ir), 니켈(Ni), 탄탈(Ta), 티탄(Ti) 등을 사용할 수 있다.
또한, 상기 제 1 및 제 3 실시형태에서는, 구조체(40)로서 MgO막을 적용했지만, 커패시터 유전체막(44)보다도 열팽창 계수가 큰 재료라면 Mg0막에 한정되지 않고, 예를 들면, MgAl2O4, CaO, ZrO2, Y2O3 등을 적용할 수 있다.
또한, 이들 절연 재료에 한하지 않고, 상술의 플래티나, 은, 금, 크롬, 동, 이리듐, 니켈, 탄탈, 티탄 등의 재료에 의해 구조체(40)를 구성해도 좋다. 이 경우, 구조체(40)에 의해 하부 전극(42)과 배리어 메탈층(36)의 콘택트를 하는 것이 가능하기 때문에, 예를 들면 도 2나 도 11과 같이 반드시 하부 전극(42)과 배리어 메탈층(36)을 직접 접속시킬 필요는 없다.
또한, 상기 실시형태에서는, 강유전체 용량 소자를 반도체 기억 장치에 적용하는 경우를 상정하여, 강유전체 용량 소자를 실리콘 기판 위에 형성하는 경우를 나타냈지만, 본 발명은 강유전체 용량 소자를 강유전체막보다도 열팽창 계수가 작은 기판 위에 형성하는 경우에 현저한 효과를 얻을 수 있다. 또한, 강유전체막보다도 열팽창 계수가 큰 기판 위에 강유전체막을 형성하는 경우라도, 본 발명의 효과를 달성하는데 장애로 되는 경우는 없다. 따라서, 기판은 실리콘에 한정되는 것이 아니고, 예를 들면, GaAs 등의 이원 화합물 기판이나, MgO 기판, SrTiO3 기판, LaA1O3 기판 등의 산화물 기판 위에 강유전체 용량 소자를 형성하는 경우에 있어서도 본 발명을 적용할 수 있다.
이상 상술한 바와 같이, 본 발명에 의한 반도체 장치 및 그 제조 방법의 특징을 정리한다면 이하와 같다.
(부기 1) 기판 위에 형성된 버퍼 구조체와, 상기 버퍼 구조체 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성되고, 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 것을 특징으로 하는 용량 소자.
(부기 2) 부기 1 기재의 용량 소자에 있어서, 상기 커패시터 유전체막의 열팽창 계수는 상기 기판의 열팽창 계수보다도 큰 것을 특징으로 하는 용량 소자.
(부기 3) 기판 위에 형성된 하부 전극과, 상기 하부 전극 위에 형성되고, 상기 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 것을 특징으로 하는 용량 소자.
(부기 4) 부기 3 기재의 용량 소자에 있어서, 상기 하부 전극의 열팽창 계수는 상기 커패시터 유전체막의 열팽창 계수보다도 큰 것을 특징으로 하는 용량 소자.
(부기 5) 부기 1 내지 4 중 어느 1항 기재의 용량 소자에 있어서, 상기 커패시터 유전체막은 결정 구조가 정방정이고 (001)방향으로 배향되어 있는 것을 특징으로 하는 용량 소자.
(부기 6) 부기 5 기재의 용량 소자에 있어서, 상기 하부 전극은 결정 구조가 입방정이고 (100)방향으로 배향되어 있는 것을 특징으로 하는 용량 소자.
(부기 7) 부기 1 내지 4 중 어느 1항 기재의 용량 소자에 있어서, 상기 커패시터 유전체막은 결정 구조가 능면체정이고 (111)방향으로 배향되어 있는 것을 특징으로 하는 용량 소자.
(부기 8) 부기 7 기재의 용량 소자에 있어서, 상기 하부 전극은 결정 구조가 입방정이고 (111)방향으로 배향되어 있는 것을 특징으로 하는 용량 소자.
(부기 9) 반도체 기판 위에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위를 덮는 절연막과, 상기 절연막 위에 형성된 버퍼 구조체과, 상기 버퍼 구조체 위에 형성되고, 상기 소스/드레인 확산층에 전기적으로 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 용량 소자를 갖는 것을 특징으로 하는 반도체 장치.
(부기 10) 반도체 기판 위에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터와, 상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위를 덮는 절연막과, 상기 절연막 위에 형성되고, 상기 소스/드레인 확산층에 전기적으로 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 상기 반도체 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 용량 소자를 갖는 것을 특징으로 하는 반도체 장치.
(부기 11) 기판 위에, 버퍼 구조체를 형성하는 공정과, 상기 버퍼 구조체 위에 하부 전극을 형성하는 공정과, 상기 하부 전극 위에 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과, 상기 커패시터 유전체막 위에 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 12) 부기 11 기재의 용량 소자의 제조 방법에 있어서, 상기 버퍼 구조체를 형성하는 공정에서는, 상기 커패시터 유전체막을 형성하는 공정에서 상기 기판과 상기 커패시터 유전체막의 열팽창계수 차에 기초하여 인장 응력이 상기 커패시터 유전체막에 가해지지 않도록, 상기 버퍼 구조체의 형상을 설정하는 것을 특징으로 한 용량 소자의 제조 방법.
(부기 13) 기판 위에 하부 전극을 형성하는 공정과, 상기 하부 전극 위에 상기 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과, 상기 커패시터 유전체막 위에, 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 14) 부기 13 기재의 용량 소자의 제조 방법에 있어서, 상기 하부 전극을 형성하는 공정에서는, 상기 커패시터 유전체막을 형성하는 공정에서 상기 기판과 상기 커패시터 유전체막의 열팽창계수 차에 기초하여 인장 응력이 상기 커패시터 유전체막에 가해지지 않도록, 상기 하부 전극의 형상을 설정하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 15) 부기 11 내지 14 중 어느 1항 기재의 용량 소자의 제조 방법에 있어서, 상기 커패시터 유전체막을 형성하는 공정에서는, 결정 구조가 정방정이고 (001)방향으로 배향된 상기 커패시터 유전체막을 형성하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 16) 부기 11 기재의 용량 소자의 제조 방법에 있어서, 상기 하부 전극을 형성하는 공정에서는, 결정 구조가 입방정이고 (100)방향으로 배향된 상기 하부 전극을 형성하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 17) 부기 11 내지 14 중 어느 1항 기재의 용량 소자의 제조 방법에 있어서, 상기 커패시터 유전체막을 형성하는 공정에서는, 결정 구조가 능면체정이고 (111)방향으로 배향된 상기 커패시터 유전체막을 형성하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 18) 부기 27 기재의 용량 소자의 제조 방법에 있어서, 상기 하부 전극을 형성하는 공정에서는, 결정 구조가 입방정이고 (111)방향으로 배향된 상기 하부 전극을 형성하는 것을 특징으로 하는 용량 소자의 제조 방법.
(부기 19) 반도체 기판 위에, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터를 형성하는 공정과, 상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 버퍼 구조체를 형성하는 공정과, 상기 버퍼 구조체 위에 상기 소스/드레인 확산층에 전기적으로 접속된 하부 전극을 형성하는 공정과, 상기 하부 전극 위에, 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과, 상기 커패시터 유전체막 위에 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 20) 반도체 기판 위에, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터를 형성하는 공정과, 상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위에 절연막을 형성하는 공정과, 상기 절연막 위에 상기 소스/드레인 확산층에 전기적으로 접속된 하부 전극을 형성하는 공정과, 상기 하부 전극 위에, 상기 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향된 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과, 상기 커패시터 유전체막 위에 상부 전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상과 같이, 본 발명에 의하면, 하부 전극의 하층에, 기판으로부터의 응력의 영향을 완화하는 버퍼층으로서의 구조체를 형성하기 때문에, 기판으로서 커패시터 유전체막보다도 열팽창 계수가 작은 재료를 사용하고 있던 경우라도, 하부 전극의 면과 수직한 방향으로 결정이 배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극과 하부 전극 사이에 인가되는 전계의 방향과 나란하게 할 수 있어, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
또한, 하부 전극에 의해 기판으로부터의 응력의 영향을 완화하는 버퍼층을 겸하는 구조체를 구성하기 때문에, 기판으로서 커패시터 유전체막보다도 열팽창 계수가 작은 재료를 사용하고 있던 경우라도, 하부 전극의 면과 수직한 방향으로 결정이 배향된 커패시터 유전체막을 형성할 수 있다. 따라서, 커패시터 유전체막의 분극 방향을, 상부 전극과 하부 전극 사이에 인가되는 전계의 방향과 나란하게 할 수 있어, 강유전체막이 갖는 본래의 분극의 크기를 그대로 이용할 수 있다.
도 1은 본 발명에 의한 반도체 장치 및 그 제조 방법의 원리를 나타내는 개략 단면도.
도 2는 본 발명의 제 1 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 3은 본 발명의 제 1 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 4는 본 발명의 제 1 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 5는 본 발명의 제 1 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 6은 본 발명의 제 1 실시형태에 의한 반도체 장치와 종래의 반도체 장치에 대한 데이터 유지 특성을 나타내는 그래프.
도 7은 본 발명의 제 1 실시형태의 변형예에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 8은 본 발명의 제 2 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 9는 본 발명의 제 2 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 공정 단면도.
도 10은 본 발명의 제 2 실시형태의 변형예에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 11은 본 발명의 제 3 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 12는 본 발명의 제 3 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 13은 본 발명의 제 3 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 14는 본 발명의 제 3 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 15는 본 발명의 제 4 실시형태에 의한 반도체 장치의 구조를 나타내는 개략 단면도.
도 16은 본 발명의 제 4 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 1 공정 단면도.
도 17은 본 발명의 제 4 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 2 공정 단면도.
도 18은 본 발명의 제 4 실시형태에 의한 반도체 장치의 제조 방법을 나타내는 제 3 공정 단면도.
도 19는 종래의 반도체 장치의 구조 및 과제를 설명하는 개략 단면도.
도 20은 (001)배향된 PZT막을 형성하는 종래의 방법을 나타내는 개략 단면도.
도 21은 (001)배향된 PZT막을 사용한 불휘발성 기억 장치와 (111)배향된 PZT막을 사용한 불휘발성 기억 장치에 대한 데이터 유지 시간을 나타내는 그래프.
도 22는 하부 전극 아래에 강유전체막보다도 열팽창 계수가 큰 버퍼층을 형성한 경우를 나타내는 개략 단면도.
부호의 설명
10 실리콘 기판 12 소자 분리 막
14 게이트 절연막 16 게이트 전극
18, 20 소스/드레인 확산층 22, 30, 48 층간 절연막
24, 32 콘택트홀 26, 34 플러그
28 비트선 36 배리어 메탈층
38 MgO막 40 구조체
42 하부 전극 44 커패시터 유전체막
46 상부 전극 50 개구부
52 에칭 스토퍼막 60 기판
62 구조체 64 하부 전극
66 커패시터 유전체막 68 상부 전극
100 하부 전극 102 강유전체막
104 상부 전극 106 180°분역벽(domain wall)
108 90°분역벽 110 Mg0 기판
112 (100)배향된 플래티나막 114 (001)배향된 PZT막
120 실리콘 기판 122 비정질 절연막
124 버퍼층 126 (100)배향된 플래티나막
128 (100)배향된 PZT막

Claims (10)

  1. 기판 위에 형성된 버퍼 구조체와,
    상기 버퍼 구조체 위에 형성된 하부 전극과,
    상기 하부 전극 위에 형성되고, 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향(配向)되고 전계 인가 방향과 분극축(分極軸)이 평행한 페로브스카이트(perovskite)형 강유전체 재료로 이루어진 커패시터 유전체막과,
    상기 커패시터 유전체막 위에 형성된 상부 전극을 가지고,
    상기 버퍼 구조체는 높이가 폭보다 크고, 상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 방지하는
    것을 특징으로 하는 용량 소자.
  2. 기판 위에 형성되고, 도전성 재료로 이루어진 버퍼 구조체와,
    상기 버퍼 구조체 위에 형성되고, 상기 기판의 열팽창 계수보다도 큰 열팽창 계수를 가지며, 상기 버퍼 구조체의 면과 실질적으로 수직한 방향으로 결정이 배향되고 전계 인가 방향과 분극축이 평행한 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과,
    상기 커패시터 유전체막 위에 형성된 상부 전극을 가지고,
    상기 버퍼 구조체는 하부 전극을 겸하고, 높이가 폭보다 크며, 상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 방지하는
    것을 특징으로 하는 용량 소자.
  3. 제 1항 또는 제 2항에 있어서,
    상기 커패시터 유전체막은 결정 구조가 정방정(tetragonal crystal structure)이고 (001)방향으로 배향되어 있는 것을 특징으로 한 용량 소자.
  4. 제 1항 또는 제 2항에 있어서,
    상기 커패시터 유전체막은 결정 구조가 능면체정(rhombohedral crystal structure)이고 (111)방향으로 배향되어 있는 것을 특징으로 하는 용량 소자.
  5. 반도체 기판 위에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위를 덮는 절연막과,
    상기 절연막 위에 형성된 버퍼 구조체와,
    상기 버퍼 구조체 위에 형성되고, 상기 소스/드레인 확산층에 전기적으로 접속된 하부 전극과, 상기 하부 전극 위에 형성되고, 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향되고 전계 인가 방향과 분극축이 평행한 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 용량 소자를 가지고,
    상기 버퍼 구조체는 높이가 폭보다 크고, 상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 방지하는
    것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 위에 형성되고, 게이트 전극과, 상기 게이트 전극의 양측의 상기 반도체 기판 중에 각각 형성된 소스/드레인 확산층을 갖는 메모리 셀 트랜지스터와,
    상기 메모리 셀 트랜지스터가 형성된 상기 반도체 기판 위를 덮는 절연막과,
    상기 절연막 위에 형성되고, 도전성 재료로 이루어지며, 상기 소스/드레인 확산층에 전기적으로 접속된 버퍼 구조체와, 상기 버퍼 구조체 위에 형성되고, 상기 반도체 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 버퍼 구조체의 면과 실질적으로 수직한 방향으로 결정이 배향되고 전계 인가 방향과 분극축이 평행한 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막과, 상기 커패시터 유전체막 위에 형성된 상부 전극을 갖는 용량 소자를 가지고,
    상기 버퍼 구조체는 하부 전극을 겸하고, 높이가 폭보다 크며, 상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 방지하는
    것을 특징으로 하는 반도체 장치.
  7. 기판 위에 높이가 폭보다 큰 버퍼 구조체를 형성하는 공정과,
    상기 버퍼 구조체 위에 하부 전극을 형성하는 공정과,
    상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 상기 버퍼 구조체에 의해 억제함으로써, 상기 하부 전극 위에 상기 버퍼 구조체의 열팽창 계수보다도 작은 열팽창 계수를 갖고, 상기 하부 전극의 면과 실질적으로 수직한 방향으로 결정이 배향되고 전계 인가 방향과 분극축이 평행한 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과,
    상기 커패시터 유전체막 위에 상부 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 용량 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 버퍼 구조체를 형성하는 공정에서는, 상기 커패시터 유전체막을 형성하는 공정에서 상기 기판과 상기 커패시터 유전체막의 열팽창계수 차에 기초하여 인장 응력이 상기 커패시터 유전체막에 가해지지 않도록 상기 버퍼 구조체의 형상을 설정하는 것을 특징으로 한 용량 소자의 제조 방법.
  9. 기판 위에 하부 전극을 겸하며 높이가 폭보다 큰 버퍼 구조체를 형성하는 공정과,
    상기 기판과 상기 커패시터 유전체막의 열팽창계수차에 기초한 응력이 상기 커패시터 유전체막에 가해지는 것을 상기 버퍼 구조체에 의해서 억제함으로써, 상기 버퍼 구조체 위에 상기 기판의 열팽창 계수보다도 큰 열팽창 계수를 갖고, 상기 버퍼 구조체의 면과 실질적으로 수직한 방향으로 결정이 배향되고 전계 인가 방향과 분극축이 평행한 페로브스카이트형 강유전체 재료로 이루어진 커패시터 유전체막을 형성하는 공정과,
    상기 커패시터 유전체막 위에 상부 전극을 형성하는 공정
    을 갖는 것을 특징으로 하는 용량 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 버퍼 구조체를 형성하는 공정에서는, 상기 커패시터 유전체막을 형성하는 공정에서 상기 기판과 상기 커패시터 유전체막의 열팽창계수 차에 기초하여 인장 응력이 상기 커패시터 유전체막에 가해지지 않도록 상기 버퍼 구조체의 형상을 설정하는 것을 특징으로 하는 용량 소자의 제조 방법.
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