DE4333768A1 - Nicht-flüchtige Halbleiterspeichervorrichtung und Verfahren zur Herstellung derselben - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine nicht-flüchtige Halbleiterspeichervorrichtung und auf ein Verfahren zur Herstel­ lung derselben, speziell bezieht sie sich auf eine nicht-flüchti­ ge Halbleiterspeichervorrichtung mit einer peripheren Hochspan­ nungsschaltung, in welcher einer hohen Spannung ausgesetzte Tran­ sistoren eine hohe Haltespannung haben können, ohne die Leistung wie die Lesegeschwindigkeit zu verschlechtern, und ein Verfahren zur Herstellung derselben.

Nicht-flüchtige Halbleiterspeichervorrichtungen enthalten zusätz­ lich zu Schaltungen, die 5 V, welches die Standard-Stromversor­ gungsspannung von gegenwärtigen LSIs ist, verwenden, Schaltungen, die eine hohe Spannung von ungefähr 10 V oder mehr (ungefähr 10 V bis ungefähr 20 V) verwenden. Der Grund für dieses ist, daß ein physikalisches Phänomen wie die Kanal-Heiße-Elektronen-Implanta­ tion (Channel Hot Electron Implantation = CHE Implantation) oder die FN (Fowler-Nordheim) Tunnelimplantation, die ein starkes ele­ ktrisches Feld benötigen, zum Implantieren oder Ziehen von elek­ trischen Ladungen in oder aus einem schwebenden Gate (Floating Gate), das von einer Isolierschicht umgeben ist, verwendet wird.

Als ein Beispiel einer der Anmelderin bekannten nicht-flüchtigen Halbleiterspeichervorrichtung wird im folgenden im Detail ein Flash-Speicher (Flash Memory), welcher als ein EEPROM (Elektri­ cally Erasable and Programmable Read Only Memory = elektrisch löschbarer und anwenderprogrammierbarer Festwertspeicher) mit einer großen Speicherkapazität die Aufmerksamkeit erregt hat, beschrieben.

Zuerst wird im folgenden eine Struktur und ein Betrieb eines Flash-Speichers schematisch unter Bezugnahme auf die Fig. 44 bis 46 beschrieben. Fig. 44 ist eine teilweise Schnittansicht, die die Schnittstruktur eines Transistors in einem Flash-Speicher zeigt. Der Transistor des in Fig. 44 gezeigten Flash-Speichers ist vom Stapelgate-Typ (Stack Gate Type). Fig. 45 ist eine sche­ matische Draufsicht auf die planare Ausbildung des Stapelgate- Typ-Flash-Speichers. Fig. 46 ist eine teilweise Schnittansicht entlang der Linie A-A in Fig. 45.

Wie in den Fig. 44 und 46 gezeigt, sind in einer Hauptoberflä­ che eines p-Typ-Dotierbereiches 183, der in einem Siliziumsub­ strat ausgebildet ist, n-Typ-Drain-Bereiche 184 und n-Typ-Source- Bereiche 185 mit Räumen dazwischen ausgebildet. Steuergateelek­ troden 186 und schwebende Gateelektroden 187, die Kanalbereiche definieren, sind in Bereichen zwischen den n-Typ Drain-Bereichen 184 und n-Typ Source-Bereichen 185 ausgebildet. Jede schwebende Gateelektrode 187 ist auf dem Kanalbereich mit einer Gateisolier­ schicht 190, die eine Schichtdicke von ungefähr 10 nm (100 Å) auf­ weist, dazwischen ausgebildet.

Die Steuergateelektrode 186 ist von der schwebenden Gateelektrode 187 durch einen Zwischenschicht-Isolierfilm 188, der auf der schwebenden Gateelektrode 187 ausgebildet ist, elektrisch iso­ liert. Die schwebende Gateelektrode 187 ist aus Polysilizium aus­ gebildet. Die Steuergateelektrode 186 ist aus Polysilizium oder aus einer Mehrlagenschicht mit Polysilizium und Refraktär-Metall ausgebildet. Die schwebende Gateelektrode 187 und die Steuerga­ teelektrode 186 sind mit einer Oxidschicht 189 bedeckt, über wel­ cher eine glatte Beschichtungs-(Überzugs-)schicht 195 ausgebildet ist.

Die glatte Überzugsschicht 195 ist mit Kontaktlöchern versehen, welche über den n-Typ Drain-Bereichen 184 angeordnet sind. Bit­ leitungen 191 sind auf den inneren Oberflächen der Kontaktlöcher und der oberen Oberfläche der glatten Überzugsschicht 195 ausge­ bildet. Die Bitleitungen 191 sind elektrisch mit den n-Typ Drain- Bereichen 184 über Drain-Kontaktabschnitte 196 verbunden.

Wie Fig. 45 zeigt, sind die Steuergateelektroden 186 wechselsei­ tig zur Ausbildung von Wortleitungen verbunden, die sich in late­ raler bzw. Seitenrichtung (Zeilenrichtung) erstrecken. Die Bit­ leitungen 191 sind senkrecht zu den Wortleitungen 186 angeordnet und verbinden die n-Typ Drain-Bereiche 184, die in longitudinaler bzw. Längsrichtung (Spaltenrichtung) zueinander ausgerichtet sind. Die Bitleitungen 191 sind mit den entsprechenden n-Typ Drain-Bereichen 184 durch die Drain-Kontaktabschnitte 196 elek­ trisch verbunden, wie oben beschrieben. Die n-Typ Source-Bereiche 185 erstrecken sich entlang der Wortleitungen 186 und sind in Bereichen, die von den Wortleitungen 186 und Feldoxidschichten 192 umgeben sind, ausgebildet. Die n-Typ Drain-Bereiche 184 sind auch in den Bereichen, die durch die Wortleitungen 186 und Feld­ oxidschichten 192 umgeben sind, ausgebildet.

Ein Betrieb des Flash-Speichers, der so wie oben beschrieben auf­ gebaut ist, wird im folgenden unter Bezugnahme auf die Fig. 44 beschrieben. Beim Schreibbetrieb wird eine Spannung V_D von unge­ fähr 6 V-8 V an den n-Typ Drain-Bereich 184 angelegt und eine Spannung V_G von ungefähr 10 V-15 V wird an die Steuergateelektro­ de 186 angelegt. Der n-Typ Source-Bereich 185 und der p-Typ Do­ tierbereich 183 werden auf Massepotential gehalten. Dadurch fließt durch den Kanalbereich des Speichertransistors ein Strom von ungefähr einigen hundert Mikroampere.

Einige der Elektronen, die von dem Source-Bereich in den Drain- Bereich fließen, werden in der Umgebung des Drain-Bereiches be­ schleunigt und werden Elektronen mit hoher Energie, d. h. heiße Kanalelektronen in der Umgebung desselben. Diese Elektronen wer­ den wie in Fig. 44 durch den Pfeil (1) angezeigt durch das elek­ trische Feld, welches durch die an die Steuergateelektrode 186 angelegte Spannung V_G erzeugt wird, in die schwebende Gateelek­ trode 187 implantiert. Auf diese Art sammelt die schwebende Ga­ teelektrode 187 die Elektronen, so daß eine Schwellspannung V_th des Speichertransistors über einen vorbestimmten Wert ansteigt. Der Zustand, in dem die Schwellspannung V_th höher als der vorbe­ stimmte Wert ist, wird ein Schreibzustand "0" genannt. Im allge­ meinen benötigt der obige Schreibvorgang einige bis einige zehn Mikrosekunden.

Ein Löschbetrieb wird nun im folgenden beschrieben. Bei dem Löschbetrieb wird eine Spannung V_S von ungefähr 10 V-12 V an den n-Typ Source-Bereich 185 angelegt, und die Steuergateelektrode 186 und der p-Typ Dotierbereich 183 werden auf dem Massepotential gehalten. Der n-Typ Drain-Bereich 184 wird in einem schwebenden Zustand gehalten. Elektronen werden wie in Fig. 44 durch den Pfeil (2) angedeutet durch das elektrische Feld, welches durch die an den n-Typ Source-Bereich 185 angelegte Spannung V_S verur­ sacht wird, bewegt und dringen aufgrund des Tunnelphänomens durch die dünne Gateisolierschicht 190.

Dadurch werden die Elektronen aus der schwebenden Gateelektrode 187 gezogen. Aufgrund des Ziehens der Elektronen aus der schwe­ benden Gateelektrode 187 erniedrigt sich die Schwellspannung V_th des Speichertransistors unter den vorbestimmten Wert. Der Zu­ stand, in dem die Schwellspannung V_th niedriger als der vorbe­ stimmte Wert ist, wird gelöschter Zustand "1" genannt. Die Sour­ ce-Bereiche in den entsprechenden Speichertransistoren sind wie in Fig. 45 gezeigt gegenseitig verbunden, so daß Information bzw. Daten in allen den Speicherzellen durch den obigen Löschbe­ trieb gleichzeitig gelöscht wird. Dieser Löschbetrieb benötigt im allgemeinen einen Zeitraum von einigen hundert Mikrosekunden bis einigen Sekunden.

Als nächstes wird ein Lesebetrieb im folgenden beschrieben. Bei dem Lesebetrieb wird eine Spannung V_G′ von ungefähr 5 V an die Steuergateelektrode 186 angelegt und eine Spannung von V_D′ von ungefähr 1 V bis 2 V wird an den n-Typ Drain-Bereich 184 angelegt. Während dieses Betriebes wird die obige "1" oder "0", basierend darauf, ob Strom durch den Kanalbereich des Speichertransistors fließt, bestimmt, d. h. ob der Speichertransistor in einem AN-Zu­ stand oder einem AUS-Zustand ist. Der Lesebetrieb benötigt im allgemeinen ungefähr 100 ns.

Wie oben beschrieben benötigt die nicht-flüchtige Halbleiterspei­ chervorrichtung wie ein Flash-Speicher für ihren Betrieb eine hohe Spannung. Darum ist der periphere Schaltungsaufbau mit einer Schaltung, die mit hoher Spannung arbeitet, versehen. Die peri­ phere Schaltung, welche unter der hohen Spannung arbeitet, wird im folgenden als "Hochspannungs-Peripherieschaltung" bezeichnet. Bei dem Flash-Speicher wird die Hochspannungs-Peripherieschaltung zum Anlegen einer hohen Spannung an die Speicherzellen, haupt­ sächlich für die Schreib- und Löschbetriebsabläufe, verwendet.

Der periphere Schaltungsaufbau weist auch eine Schaltung auf, die mit einer gewöhnlichen niedrigen Spannung (z. B. ungefähr 5 V) ar­ beitet. Die periphere Schaltung, welche unter der niedrigen Span­ nung arbeitet, wird im folgenden als "Niederspannungs-Peripherie­ schaltung" bezeichnet. Wie oben beschrieben, ist der periphere Schaltungsaufbau mit zwei Arten von Schaltungen vorgesehen, d. h. der Hochspannungs-Peripherieschaltung und der Niederspannungs- Peripherieschaltung.

Grundelemente des peripheren Schaltungsaufbaus sind im allgemei­ nen aus LDD (Lightly Doped Drain) Transistoren, wie in Fig. 47 gezeigt, ausgebildet. Fig. 47 ist ein Schnittbild, das ein Bei­ spiel eines LDD-Transistors zeigt, welcher als ein Grundelement des peripheren Schaltungsaufbaus verwendet wurde.

Wie Fig. 47 gezeigt, sind n-Typ Drain-Bereiche 206a und 207a niedriger Konzentration, die einen Kanalbereich 205 definieren, in einer Hauptoberfläche eines p-Typ Halbleitersubstrates 201 mit Räumen zwischen sich ausgebildet. Eine Gateelektrode 204 ist auf dem Kanalbereich 205 mit einer Gateisolierschicht 202 dazwischen ausgebildet. In der Hauptoberfläche des p-Typ Halbleitersubstra­ tes 201 sind n-Typ Drain-Bereiche 206b und 207b hoher Konzentra­ tion ausgebildet, welche Ecken bzw. Kanten aufweisen, die in Po­ sitionen entfernt von der Gateelektrode 204 mit den n-Typ Drain- Bereichen 206a bzw. 207a niedriger Konzentration dazwischen ange­ ordnet sind, und die sich von den obigen Ecken bzw. Kanten von der Gateelektrode 204 weg erstrecken.

Der n-Typ Dotierbereich 206b hoher Konzentration und der n-Typ Dotierbereich 206a niedriger Konzentration bilden einen n-Typ Drain-Bereich 206. Der n-Typ Dotierbereich 207a niedriger Konzen­ tration und der n-Typ Dotierbereich 207b hoher Konzentration bil­ den einen n-Typ Source-Bereich 207. Ein Zwischenschicht-Isolier­ film 209 ist auf dem p-Typ Halbleitersubstrat 201 ausgebildet. Der Zwischenschicht-Isolierfilm 209 ist mit einem Kontaktloch versehen, das über dem n-Typ Drain-Bereich 206 angeordnet ist. Eine Verbindungsschicht 211 ist über der inneren Oberfläche des Kontaktloches und der oberen Oberfläche des Zwischenschicht-Iso­ lierfilms 209 ausgebildet.

Die LDD-Transistoren wurden in der oben beschriebenen Weise als Grundelemente des peripheren Schaltungsaufbaus zum Zweck der Si­ cherung einer hohen Haltespannung verwendet. Aufgrund der Minia­ turisierung der Elemente in den vergangenen Jahren jedoch kann selbst der Gebrauch der LDD-Transistoren in manchen Fällen die hohe Haltespannung nicht ausreichend erzielen. Die Haltespannung des Transistors wird nun im folgenden beschrieben.

Die Haltespannung (withstand voltage) des Transistors kann in eine sogenannte "AUS-Haltespannung" und eine "AN-Haltespannung" klassifiziert werden. Die AUS-Haltespannung ist eine Source/ Drain-Haltespannung BV_DSO (d. h. Haltespannung über Source und Drain), wenn die an die Gateelektrode angelegte Spannung 0 V ist, und die AN-Haltespannung ist ein Minimumwert (BV_DS) der Source/ Drain-Haltespannung in dem Fall, in dem verschiedene Spannungen an die Gateelektrode angelegt sind. In dem gewöhnlichen Transi­ stor gibt es eine Beziehung von BV_DS BV_DSO, so daß die Betriebs­ spannung V_DS (über Source und Drain) des Transistors mindestens die Bedingung V_DS < BD_DS erfüllen muß.

Ein Mechanismus der Source/Drain-Haltespannung während des Be­ triebes des Transistors ist in von E. Sun, J. Moll, J. Berger und B. Alders, "Breakdown Mechanism in Short-Channel MOS Transistors" IEEE Tech Dig. Int. Electron Device Meet, Washington D.C., 1978, S. 478 analysiert. Wie daraus verstanden werden kann, ist die Source/Drain-Haltespannung eine Art von parasitärem bipolarem Effekt. Fig. 48 ist ein Querschnitt zur Darstellung des parasi­ tären bipolaren Effekts. In einem Kurzkanal MOSFET steigt ein elektrisches Feld in der Kanalrichtung in der Umgebung des Drain merklich an, falls die Drainspannung erhöht wird, was einen Lawi­ nendurchbruch (avalanche breakdown) verursacht. Dieses produziert eine große Menge von Elektron-Loch-Paaren.

Derartig in den Trägern geformte Löcher fließen in Richtung eines p-Typ Siliziumsubstrates 301 und bilden einen Substratstrom (I_sub), wie in Fig. 48 gezeigt. Einige der Löcher fließen in ei­ nen n-Typ Source-Bereich 303. Der in den n-Typ Source-Bereich 303 fließende Lochstrom erhöht die Spannung nahe dem n-Typ Source- Bereich 303 zwangsweise auf einen Wert, der größer als das einge­ baute Potential des pn-Übergangs zwischen dem Sourcebereich und dem Substrat ist, und dadurch beginnt ein Strom in Vorwärtsrich­ tung durch den pn-Übergang zwischen dem Sourcebereich und dem Substrat zu fließen.

Derart fließen die Elektronen von dem n-Typ Source-Bereich 303 in das p-Typ Siliziumsubstrat 301. Dieses verursacht einen Betrieb des parasitären bipolaren Transistors, der aus Source/Substrat/ Drain gebildet ist. Das resultiert in dem Haltespannung-Durch­ bruchsphänomen des MOS-Transistors. In Fig. 48 ist eine Gatee­ lektrode 305 auf dem Kanalbereich mit einer Gateisolierschicht 304 dazwischen ausgebildet. Der Kanalbereich ist durch den Sourcebereich 303 wie durch einen Drainbereich 302 definiert.

Die Bedingung für den Haltespannungsdurchbruch können durch den folgenden Ausdruck ausgedrückt werden:

I_H × R_SUB < V_built-in

wobei I_H einen in den Sourcebereich fließenden Strom und R_SUB ei­ nen Widerstand eines Pfades bzw. Weges zwischen dem Substrat und dem Sourcebereich, durch welchen der Lochstrom fließt, bezeich­ nen. V_built-in bezeichnet ein eingebautes Potential des pn-Übergangs zwischen dem Sourcebereich und dem Substrat.

Wie aus dem obigen ersichtlich ist, ist es sehr wichtig, den durch den Lawinendurchbruch erzeugten Lochstrom zu reduzieren, um die Haltespannung des Transistors zu verbessern. Der Substrat­ strom (I_sub), der von einem Hauptteil des erzeugten Lochstromes gebildet wird, ist ein direktes Barometer bzw. eine direkte An­ zeige des Lawinendurchbruch-Phänomens und ist außerdem ein wich­ tiger Parameter, der zur Abschätzung der Heiße-Träger-Störung benutzt wird. Der Substratstrom hängt stark von der maximalen Intensität der Intensität des elektrischen Feldes in der Kanal­ richtung an der Umgebung des Drainbereiches ab, und wird im all­ gemeinen durch den folgenden Ausdruck beschrieben:

I_sub ∝ Id · Emⁿ⁺¹

wobei Id den Drainstrom und Em die maximale Intensität des elek­ trischen Feldes in der Kanalrichtung bezeichnet, und n nahezu gleich 7 ist. Aus dem obigen Ausdruck ist verständlich, daß es notwendig ist, die maximale Intensität Em des elektrischen Feldes zu reduzieren, um den Substratstrom (Lochstrom) zu reduzieren.

Als eine Maßnahme zur Reduzierung der maximalen Intensität Em des elektrischen Feldes in dem LDD-Transistor kann die Weite des Do­ tierbereiches niedriger Konzentration erhöht werden. Dadurch kann sich eine Verarmungsschicht genügend in dem Dotierbereich niedri­ ger Konzentration ausdehnen, und die elektrische Feldintensität in diesem Bereich kann reduziert werden. Fig. 49 zeigt eine Be­ ziehung zwischen der Weite des Dotierbereiches niedriger Konzen­ tration und der Intensität des elektrischen Feldes, welche ent­ sprechend der Position in der Kanalrichtung variiert. Diese Be­ ziehung ist in dem Vorlesungspapier beim Applied Physics Meeting von Koyanagi, Kaneko und Shimizu im Herbst 1983 offenbart.

In Fig. 49 stellt L_SW die Weite des Dotierbereiches niedriger Konzentration in der Kanallängenrichtung dar. Wie aus Fig. 49 ersichtlich ist, sinkt der Maximalwert des elektrischen Feldes ε_Y in der horizontalen Kanalrichtung wie die Weite des Dotierberei­ ches niedriger Konzentration ansteigt. Derart sinkt die maximale elektrische Feldstärkenintensität. Fig. 51 zeigt eine Beziehung zwischen der Source/Drain-Haltespannung und der Konzentration (/cm³) des Drainbereiches in den Transistor. Im allgemeinen ver­ bessert sich die Haltespannung über die Source- und Drainbereiche wie die Konzentration des Drainbereiches abnimmt.

Um die Haltespannung BV_DS des Transistors zu verbessern, ist es nötig, den parasitären bipolaren Effekt, der die Haltespannung bestimmt, zu unterdrücken, wie zuvor beschrieben. Zu diesem Zweck ist es notwendig, den Lochstrom zu reduzieren. Zu diesem Zweck ist es notwendig, die maximale elektrische Feldstärkenintensität Em zu reduzieren. Dieses kann effektiv erreicht werden, z. B. durch Erhöhen der Weite des Dotierbereiches niedriger Konzentra­ tion des LDD-Transistors.

Wie oben beschrieben wird, falls die Weiten der Dotierbereiche niedriger Konzentration gleichförmig vergrößert werden, um in der peripheren Schaltung die ausreichende Source/Drain-Haltespannung zu sichern, das folgende Problem erzeugt.

Fig. 50 zeigt eine Beziehung zwischen dem Drainstrom I_D (mA) und der Weite (µm) des Dotierbereiches niedriger Konzentration. Da der Widerstand des Dotierbereiches niedriger Konzentration rela­ tiv hoch ist, steigt der Widerstand desselben auf einen großen Wert, falls die Weite des Dotierbereiches niedriger Konzentration erhöht wird. Darum erniedrigt der Anstieg der Weite des Dotierbe­ reiches niedriger Konzentration, wie in Fig. 50 gezeigt, den Drainstrom.

Dieses resultiert in einer Reduzierung der Betriebsgeschwindig­ keit. Als ein Ergebnis wird die Treiberleistung des Transistors gestört. Dieses Problem beeinträchtigt insbesondere und sehr stark die Lesegeschwindigkeit. Daher würde, falls die Dotierbe­ reiche niedriger Konzentration nahe der Drainbereiche in der Nie­ derspannungs-Peripherieschaltung und der Hochspannungs-Periphe­ rieschaltung gleichförmig vergrößert würden, die Leistung wie die Lesegeschwindigkeit gestört werden. Es wird jedoch in Verbindung mit dem Schreib- oder Löschbetrieb ein Hauptteil der Zeit durch die Implantation oder das Ziehen der Elektronen verbraucht, so daß die Leistung nicht zu einem großen Anteil von der Treiberfä­ higkeit des Transistors, der in dem peripheren Schaltungsaufbau verwendet wird, abhängt.

Der oben beschriebene Anstieg der Weite der Dotierbereiche nied­ riger Konzentration resultiert in einem Anstieg der Ausbildungs­ fläche der Elemente selber. Dadurch erhöht sich die Fläche der peripheren Schaltungen, was in einem Anstieg der Chip-Fläche re­ sultiert.

Es ist Aufgabe der vorliegenden Erfindung, eine nicht-flüchtige Halbleiterspeichervorrichtung, bei der die Haltespannung eines Transistors in einer Hochspannungs-Peripherieschaltung ohne Ver­ schlechterung der Leistung wie der Lesegeschwindigkeit der Tran­ sistoren in einer Niederspannungs-Peripherieschaltung verbessert ist, und ein Verfahren zur Herstellung derselben zu ermöglichen, wobei eine Vergrößerung der Chip-Fläche und das Hinzufügen zu­ sätzlicher Schritte zu dem Herstellungsprozeß vermieden werden soll.

Diese Aufgabe wird gelöst durch eine nicht-flüchtige Halbleiter­ speichervorrichtung nach Anspruch 1 oder Anspruch 6 oder ein Ver­ fahren nach Anspruch 12 oder Anspruch 16 oder Anspruch 17 oder Anspruch 18.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekenn­ zeichnet.

Eine nicht-flüchtige Halbleiterspeichervorrichtung nach einem Aspekt weist ein Speicherzellenfeld zur Speicherung von Informa­ tion und einen peripheren Schaltungsaufbau zur Steuerung eines Betriebes des Speicherzellenfeldes auf, die periphere Schaltung weist eine Hochspannungs-Peripherieschaltung, welche einen ersten Transistor aufweist, an dem eine relativ hohe Spannung anliegt, und eine Niederspannungs-Peripherieschaltung, welche einen zwei­ ten Transistor aufweist, an dem eine relativ niedrige Spannung anliegt, auf. Die nicht-flüchtige Halbleiterspeichervorrichtung weist weiter ein Paar von ersten Dotierbereichen niederer Konzen­ tration eines zweiten Leitungstyps, welche in einer Hauptoberflä­ che eines Halbleitersubstrates eines ersten Leitungstyps ausge­ bildet sind und einen ersten Kanalbereich des ersten Transistors definieren, eine erste Gateelektrode, die auf dem ersten Kanalbe­ reich mit einer dazwischen angeordneten Isolierschicht ausgebil­ det ist, ein Paar von ersten Dotierbereichen hoher Konzentration des zweiten Leitungstyps, die jeweils ein Ende aufweisen, welches in der Hauptoberfläche des Halbleitersubstrates durch eine erste Entfernung von dem Ende des ersten Dotierbereiches niedriger Kon­ zentration auf der Seite des ersten Kanalbereiches getrennt ist und entfernter von der ersten Gateelektrode als das Ende des er­ sten Dotierbereiches niedriger Konzentration auf der Seite des ersten Kanalbereiches angeordnet ist, und sich von der ersten Gateelektrode weg erstrecken, ein Paar von zweiten Dotierberei­ chen niederer Konzentration des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates ausgebildet sind und einen zweiten Kanalbereich des zweiten Transistors definieren, eine zweite Gateelektrode, die auf dem zweiten Kanalbereich mit einer dazwischen angeordneten Isolierschicht ausgebildet ist, und ein Paar von zweiten Dotierbereichen hoher Konzentration des zweiten Leitungstyps, die jeweils ein Ende aufweisen, das in der Hauptoberfläche des Halbleitersubstrates um eine zweite Entfer­ nung, die kürzer als die erste Entfernung ist, von dem Ende des zweiten Dotierbereiches niederer Konzentration auf der Seite des zweiten Kanalbereiches entfernt und entfernter von der zweiten Gateelektrode als das Ende des zweiten Dotierbereiches niedriger Konzentration auf der Seite des zweiten Kanalbereiches angeordnet ist, und die sich von der zweiten Gateelektrode weg erstrecken, auf.

Entsprechend zu dem obigen Aspekt der nicht-flüchtigen Halblei­ terspeichervorrichtung ist eine Länge in Kanallängenrichtung des Dotierbereiches niederer Konzentration des Transistors in der Hochspannungs-Peripherieschaltung, welche in der Hauptoberfläche des Halbleitersubstrates gemessen ist, länger als eine Länge in Kanallängenrichtung des Dotierbereiches niederer Konzentration des Transistors in der Niederspannungs-Peripherieschaltung. Da­ durch weist der Transistor der Hochspannungs-Peripherieschaltung eine hohe Haltespannung auf. Da der Dotierbereich niederer Kon­ zentration des Transistors in der Niederspannungs-Peripherie­ schaltung eine der bekannten vergleichbare Weite aufweist, ist die Treiberleistung des Transistors in der Niederspannungs-Peri­ pherieschaltung nicht verschlechtert.

Eine nicht-flüchtige Halbleiterspeichervorrichtung nach einem anderen Aspekt weist erste und zweite Dotierbereiche niederer Konzentration eines zweiten Leitungstyps, die in einer Hauptober­ fläche eines Halbleitersubstrates eines ersten Leitungstyps aus­ gebildet sind und einen ersten Kanalbereich eines ersten Transi­ stors definieren, eine erste Gateelektrode, die auf dem ersten Kanalbereich mit einer dazwischen angeordneten Isolierschicht ausgebildet ist, dritte und vierte Dotierbereiche niederer Kon­ zentration des zweiten Leitungstyps, die in der Hauptoberfläche des Halbleitersubstrates ausgebildet sind und einen zweiten Ka­ nalbereich eines zweiten Transistors definieren, eine zweite Ga­ teelektrode, die auf dem zweiten Kanalbereich mit einer dazwi­ schen angeordneten Isolierschicht ausgebildet ist, und einen er­ sten Dotierbereich hoher Konzentration des zweiten Leitungstyps, der ein Ende auf der Seite des zweiten Kanalbereichs aufweist, welches in einer Position angeordnet ist, die entfernter von der zweiten Gateelektrode als das Ende des dritten Dotierbereiches niederer Konzentration auf der Seite des zweiten Kanalbereiches ist, und das sich von der zweiten Gateelektrode weg erstreckt, auf.

Bei der nicht-flüchtigen Halbleiterspeichervorrichtung des obigen Aspekts ist mindestens einer der Source/Drain-Bereiche eines Transistors in einer Hochspannungs-Peripherieschaltung nur mit dem Dotierbereich niederer Konzentration vorgesehen. Währenddes­ sen ist mindestens einer der Source/Drain-Bereiche eines Transi­ stors in einer Niederspannungs-Peripherieschaltung mit dem Do­ tierbereich niederer Konzentration und dem Dotierbereich hoher Konzentration vorgesehen. Dadurch kann die Länge in Kanallängen­ richtung des Dotierbereiches niederer Konzentration des Transi­ stors in der Hochspannungs-Peripherieschaltung substantiell bzw. deutlich erhöht werden. Als ein Ergebnis kann die Haltespannung des Transistors in der Hochspannungs-Peripherieschaltung verbes­ sert werden. Dies kann erreicht werden, ohne die Treiberfähigkeit des Transistors in der Niederspannungs-Peripherieschaltung zu beeinträchtigen.

In der oben beschriebenen nicht-flüchtigen Halbleiterspeichervor­ richtung weist der erste Transistor bevorzugterweise einen zwei­ ten Dotierbereich hoher Konzentration des zweiten Leitungstyps auf. Der zweite Dotierbereich hoher Konzentration weist ein Ende auf, welches um einen ersten Abstand von dem Ende des zweiten Dotierbereiches niederer Konzentration auf der Seite des ersten Kanalbereiches entfernt angeordnet ist und von der ersten Gate­ elektrode entfernter als das Ende des zweiten Dotierbereiches niederer Konzentration auf der Seite des ersten Kanalbereiches angeordnet ist, und sich von der ersten Gateelektrode weg er­ streckt, auf. Das Ende des ersten Dotierbereiches hoher Konzen­ tration auf der Seite des zweiten Kanalbereiches ist von dem Ende des dritten Dotierbereiches niederer Konzentration auf der Seite des zweiten Kanalbereiches durch einen zweiten Abstand, der klei­ ner als der erste Abstand ist, getrennt und ist entfernter von der zweiten Gateelektrode als das Ende des dritten Dotierberei­ ches niederer Konzentration auf der Seite des zweiten Kanalberei­ ches.

Ein Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter­ speichervorrichtung nach einem Aspekt weist die Schritte des Aus­ bildens erster und zweiter Wannenbereiche in einem Hochspannungs- Peripherieschaltungs-Ausbildungsbereich in einer Hauptoberfläche eines Halbleitersubstrates, und des Ausbildens dritter und vier­ ter Wannenbereiche in einem Niederspannungs-Peripherieschaltungs- Ausbildungsbereich in der Hauptoberfläche des Halbleitersubstra­ tes auf. Gateelektroden werden in vorbestimmten Positionen auf den ersten, zweiten, dritten und vierten Bereichen mit Isolier­ schichten dazwischen ausgebildet. Ein Resistmuster, welches die ersten und die dritten Wannenbereiche bedeckt und die zweiten und vierten Wannenbereiche freilegt, wird ausgebildet, und ein Do­ tierbereich niederer Konzentration wird unter Benutzung des Re­ sistmusters und der Gateelektroden als eine Maske ausgebildet. Erste Seitenwand-Isolierschichten werden auf Seitenwänden der Ga­ teelektroden ausgebildet. Ein Resistmuster, das den vierten Wan­ nenbereich frei läßt, wird ausgebildet, und ein erster Dotierbe­ reich hoher Konzentration wird in dem vierten Wannenbereich unter Benutzung des Resistmusters, der Gateelektroden und der ersten Seitenwand-Isolierschichten als eine Maske ausgebildet. Zweite Seitenwand-Isolierschichten werden auf den ersten Seitenwand-Iso­ lierschichten ausgebildet. Ein Resistmuster, das den zweiten Wan­ nenbereich frei läßt, wird ausgebildet, und ein zweiter Dotierbe­ reich hoher Konzentration wird in dem zweiten Wannenbereich unter Benutzung des Resistmusters, der ersten und zweiten Seitenwand- Isolierschichten und der Gateelektroden als Maske ausgebildet. Source/Drain-Bereiche werden in den ersten und dritten Wannenbe­ reichen ausgebildet.

Bei dem Verfahren zur Herstellung der nicht-flüchtigen Halblei­ terspeichervorrichtung nach dem obigen Aspekt wird der Dotierbe­ reich hoher Konzentration des Transistors in der Niederspannungs- Peripherieschaltung unter Benutzung der Gateelektroden und der ersten Seitenwand-Isolierschichten als Maske ausgebildet, und der Dotierbereich hoher Konzentration des Transistors in der Hoch­ spannungs-Peripherieschaltung wird unter Benutzung der zweiten Seitenwand-Isolierschichten, die auf den ersten Seitenwand-Iso­ lierschichten ausgebildet sind, und der Gateelektrode als Maske ausgebildet. Dadurch wird die Position des Endes des Dotierberei­ ches hoher Konzentration auf der Seite des Kanalbereiches durch die Weite der Bodenoberfläche der zweiten Seitenwand-Isolier­ schicht gesteuert. Derart kann die Länge in Kanallängenrichtung des Dotierbereiches niederer Konzentration des Transistors in der Hochspannungs-Peripherieschaltung größer als die Länge in Kanal­ längenrichtung des Dotierbereiches niederer Konzentration des Transistors in der Niederspannungs-Peripherieschaltung durch die Weite der Bodenoberfläche der zweiten Seitenwand-Isolierschicht gemacht werden.

Ein Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter­ speichervorrichtung nach einem anderen Aspekt weist die Schritte des Ausbildens erster und zweiter Wannenbereiche in einem Hoch­ spannungs-Peripherieschaltung-Ausbildungsbereich in einer Haupt­ oberfläche eines Halbleitersubstrates und des Ausbildens dritter und vierter Wannenbereiche in einem Niederspannungs-Peripherie­ schaltung-Ausbildungsbereich in der Hauptoberfläche des Halblei­ tersubstrates auf. Gateelektroden werden in vorbestimmten Posi­ tionen auf dem ersten, zweiten, dritten und vierten Wannenbereich mit Isolierschichten dazwischen ausgebildet. Ein Resistmuster, welches den ersten und dritten Wannenbereich bedeckt und den zweiten und vierten Wannenbereich freilegt, wird ausgebildet, und Dotierbereiche niederer Konzentration werden unter Benutzung des Resistmuster und der Gateelektroden als Maske ausgebildet. Sei­ tenwand-Isolierschichten werden auf den Seitenwänden der Gatee­ lektroden ausgebildet. Ein Resistmuster, das den vierten Wannen­ bereich und einen Sourcebereich eines in dem zweiten Wannenbe­ reich ausgebildeten Transistors freiläßt, wird ausgebildet, und ein erster Dotierbereich hoher Konzentration wird in dem vierten Wannenbereich und dem Sourcebereich des in dem zweiten Wannenbe­ reich ausgebildeten Transistors unter Benutzung des Resistmu­ sters, der Gateelektroden und der Seitenwand-Isolierschichten als Maske ausgebildet. Source/Drain-Bereiche werden in dem ersten und dritten Wannenbereich ausgebildet. Eine Zwischenschicht-Isolier­ schicht wird auf dem ersten, zweiten, dritten und vierten Wannen­ bereich ausgebildet. Kontaktlöcher, die den ersten Dotierbereich hoher Konzentration oder den Dotierbereich niederer Konzentration teilweise freilegen, werden in vorbestimmten Positionen in der Zwischenschicht-Isolierschicht ausgebildet. Zweite Dotierbereiche hoher Konzentration werden in dem zweiten und vierten Wannenbe­ reich durch Einbringen von Dotierstoff durch die Kontaktlöcher ausgebildet.

Bei dem Verfahren zur Herstellung der nicht-flüchtigen Halblei­ terspeichervorrichtung nach dem obigen Aspekt wird das Resistmu­ ster, welches den vierten Wannenbereich und den Sourcebereich des in dem zweiten Wannenbereich gebildeten Transistors freilegt bzw. freiläßt, ausgebildet, und der Dotierbereich hoher Konzentration wird unter Benutzung dieses Resistmusters, der Gateelektroden und der Seitenwand-Isolierschichten als Maske ausgebildet. Dadurch wird der erste Dotierbereich hoher Konzentration nur in dem Sour­ cebereich des Transistors in der Hochspannungs-Peripherieschal­ tung ausgebildet. Als ein Ergebnis kann die Länge in Kanalrich­ tung des Dotierbereiches niederer Konzentration auf der Seite des Drainbereiches des in der Hochspannungs-Peripherieschaltung aus­ gebildeten Transistors länger als die Länge in Kanalrichtung des Dotierbereiches niederer Konzentration auf der Seite des in der Niederspannungs-Peripherieschaltung ausgebildeten Drainbereichs sein.

Ein Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter­ speichervorrichtung nach einem weiteren Aspekt weist die Schritte des Ausbildens erster und zweiter Wannenbereiche in einem Hoch­ spannungs-Peripherieschaltung-Ausbildungsbereich in einer Haupt­ oberfläche eines Halbleitersubstrates und des Ausbildens dritter und vierter Wannenbereiche in einem Niederspannungs-Peripherie­ schaltung-Ausbildungsbereich in der Hauptoberfläche des Halblei­ tersubstrates auf. Gateelektroden werden in vorbestimmten Posi­ tionen auf dem ersten, zweiten, dritten und vierten Wannenbereich mit Isolierschichten dazwischen ausgebildet. Ein Resistmuster, welches den ersten und dritten Wannenbereich bedeckt und den zweiten und vierten Wannenbereich freiläßt, wird ausgebildet, und ein Dotierbereich niederer Konzentration wird unter Benutzung des Resistmusters und der Gateelektroden als Maske ausgebildet. Sei­ tenwand-Isolierschichten werden auf den Seitenwänden der Gate­ elektroden ausgebildet. Ein Resistmuster, das den vierten Wannen­ bereich freiläßt, wird ausgebildet, und ein erster Dotierbereich hoher Konzentration wird unter Benutzung des Resistmusters, der Gateelektroden und der Seitenwand-Isolierschichten als Maske aus­ gebildet. Source/Drain-Bereiche werden in dem ersten und dritten Wannenbereich ausgebildet. Ein Zwischenschicht-Isolierfilm wird auf dem ersten, zweiten, dritten und vierten Wannenbereich ausge­ bildet. Kontaktlöcher, die teilweise den ersten Dotierbereich hoher Konzentration oder den Dotierbereich niederer Konzentration freilegen, werden in vorbestimmten Positionen in dem Zwischen­ schicht-Isolierfilm ausgebildet. Zweite Dotierbereiche hoher Kon­ zentration werden in dem zweiten und vierten Wannenbereich durch Einbringen von Dotierstoff durch die Kontaktlöcher ausgebildet.

Bei dem Verfahren zur Herstellung der nicht-flüchtigen Halblei­ terspeichervorrichtung nach dem obigen Aspekt wird das Resistmu­ ster, welches den vierten Wannenbereich freiläßt, ausgebildet, und der erste Dotierbereich hoher Konzentration wird unter Benut­ zung dieses Resistmusters, der Gateelektroden und der Seitenwand- Isolierschichten als Maske ausgebildet. Dadurch wird der erste Dotierbereich hoher Konzentration nur in dem Transistor in der Niederspannungs-Peripherieschaltung ausgebildet. Als ein Ergebnis kann die Weite in Kanallängenrichtung des Dotierbereiches niede­ rer Konzentration des Transistors, der in der Hochspannungs-Peri­ pherieschaltung ausgebildet ist, länger als die Weite in Kanal­ längenrichtung des Dotierbereiches niederer Konzentration des Transistors, der in der Niederspannungs-Peripherieschaltung aus­ gebildet ist, sein.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figu­ ren.

Von den Figuren zeigen:

Fig. 1 ein Blockschaltbild, das eine schematische Struk­ tur einer nicht-flüchtigen Halbleiterspeichervor­ richtung nach einer Ausführungsform zeigt;

Fig. 2(a), 2(b) und 2(c) teilweise Schnittbilder, die die nicht-flüchtige Halbleiterspeichervorrichtung der ersten Ausfüh­ rungsform zeigen;

Fig. 3 eine Schnittansicht eines Transistors, der in ei­ nem Hochspannungs-Peripherieschaltung-Bereich der ersten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration desselben;

Fig. 4 eine Schnittansicht eines Transistors, der in ei­ nem Niederspannungs-Peripherieschaltung-Bereich der ersten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration dessel­ ben;

Fig. 5(a), 5(b) und 5(c) teilweise Schnittansichten, die eine nicht-flüch­ tige Halbleiterspeichervorrichtung einer zweiten Ausführungsform zeigen;

Fig. 6 eine Schnittansicht eines Transistors, der in ei­ nem Hochspannungs-Peripherieschaltung-Bereich der zweiten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration desselben;

Fig. 7 eine Schnittansicht eines Transistors, der in ei­ nem Niederspannungs-Peripherieschaltung-Bereich der zweiten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration dessel­ ben;

Fig. 8(a), 8(b) und 8(c) teilweise Schnittansichten, die eine nicht-flüch­ tige Halbleiterspeichervorrichtung einer dritten Ausführungsform zeigen;

Fig. 9 eine Schnittansicht eines Transistors, der in ei­ nem Hochspannungs-Peripherieschaltung-Bereich der dritten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration desselben;

Fig. 10 eine Schnittansicht eines Transistors, der in ei­ nem Niederspannungs-Peripherieschaltung-Bereich der dritten Ausführungsform ausgebildet ist, und die Verteilung der Dotierungskonzentration des sel­ ben;

Fig. 11(I) und 11(II) bis Fig. 23(I) und 23(II) Schnittansichten, die den ersten bis zwölften Schritt in einem Herstellungsverfahren der nicht­ flüchtigen Halbleiterspeichervorrichtung der er­ sten Ausführungsform zeigen;

Fig. 24 eine Schnittansicht, die entlang der Linie C-C in Fig. 23 genommen ist;

Fig. 25(I) und 25(II) und Fig. 26(I) und 26(II) Schnittansichten, die den dreizehnten bzw. vier­ zehnten Schritt in dem Herstellungsverfahren der nicht-flüchtigen Halbleiterspeichervorrichtung der ersten Ausführungsform zeigen;

Fig. 27(a) und 27(b) bis Fig. 32(a) und 32(b) Schnittansichten, die den fünfzehnten bis zwanzig­ sten Schritt in dem Herstellungsverfahren der nicht-flüchtigen Halbleiterspeichervorrichtung der ersten Ausführungsform zeigen;

Fig. 33(a), 33(b) und 33(c) und Fig. 34(a), 34(b) und 34(c) Schnittansichten, die den einundzwanzigsten bzw. zweiundzwanzigsten Schritt in dem Herstellungsver­ fahren für die nicht-flüchtige Halbleiterspei­ chervorrichtung der ersten Ausführungsform zeigen;

Fig. 35(I) und 35(II) bis Fig. 37(I) und 37(II) Schnittansichten, die den dreiundzwanzigsten bis fünfundzwanzigsten Schritt in dem Herstellungsver­ fahren für die nicht-flüchtige Halbleiterspei­ chervorrichtung nach der ersten Ausführungsform zeigen;

Fig. 38(a) und 38(b) bis Fig. 40(a) und 40(b) Schnittansichten, die den fünfzehnten bis sieb­ zehnten Schritt in dem Herstellungsverfahren für die nicht-flüchtige Halbleiterspeichervorrichtung der zweiten Ausführungsform zeigen;

Fig. 41(a) und 41(b) bis Fig. 43(a) und 43(b) Schnittansichten, die den fünfzehnten bis sieb­ zehnten Schritt in dem Herstellungsverfahren für die nicht-flüchtige Halbleiterspeichervorrichtung der dritten Ausführungsform zeigen;

Fig. 44 eine Schnittansicht eines Speichertransistors in einer bekannten nicht-flüchtigen Halbleiterspei­ chervorrichtung;

Fig. 45 eine teilweise Draufsicht, die ein Speicherzellen­ feld der bekannten nicht-flüchtigen Halbleiter­ speichervorrichtung zeigt;

Fig. 46 ist eine Schnittansicht, die entlang der Linie A-A in Fig. 45 genommen wird;

Fig. 47 ist eine Schnittansicht, die einen LDD-Transistor, der in einem peripheren Schaltungsbereich der be­ kannten nicht-flüchtigen Halbleiterspeichervor­ richtung ausgebildet ist, zeigt;

Fig. 48 ist eine Schnittansicht eines Transistors zur Dar­ stellung des parasitären bipolaren Effekts;

Fig. 49 zeigt eine Beziehung zwischen einer Position in Kanalrichtung in einem Transistor und einer Inten­ sität eines elektrischen Feldes in einer horizon­ talen Kanalrichtung;

Fig. 50 zeigt eine Beziehung zwischen einer Weite (µm) eines Dotierungsbereiches niederer Konzentration und einem Drainstrom (mA) in einem LDD-Transistor; und

Fig. 51 zeigt eine Beziehung zwischen einer Drainbereichs­ konzentration (/cm³) und einer Source/Drain-Halte­ spannung (V) in einem Transistor.

Fig. 1 ist ein Blockschaltbild, das eine nicht-flüchtige Halb­ leiterspeichervorrichtung nach einer Ausführungsform zeigt. Wie Fig. 1 zeigt, weist die nicht-flüchtige Halbleiterspeichervor­ richtung einen Adreßpuffer 107, der eine zu speichernde Adresse einer Speicherzelle empfängt, einen Spaltendekoder 108, der eine Spaltenadresse empfängt, einen Zeilendekoder 109, der eine Zei­ lenadresse empfängt, Hochspannungsschalter 110, die ein Potential von Wortleitungen schalten, einen I/O-Puffer 111 zum Ausführen der Eingabe und Ausgabe von Daten, eine Schreibschaltung 112, die Schreibdaten hält, Leseverstärker 113, die Lesedaten verstärken, Y-Gatter 114, die eine gewünschte Bitleitung auswählen, ein Spei­ cherzellenfeld 115, das aus in Matrixform angeordneten Speicher­ zellen ausgebildet ist, eine Hochspannungs-Steuerschaltung 120, die eine an das Speicherzellenfeld 115 angelegte Hochspannung steuert, einen Steuersignalpuffer 121, der ein Steuersignal emp­ fängt, eine Steuerschaltung 122, die verschiedene Betriebsabläufe steuert, und einen Feld-Source-Schalter 123, der ein Sourcepoten­ tial der Speicherzellen (Speichertransistoren), die das Speicher­ zellenfeld 115 bilden, schaltet.

Bei der derart aufgebauten nicht-flüchtigen Halbleiterspeicher­ vorrichtung weist ein Hochspannungs-Peripherieschaltung-Bereich 101 die Hochspannungsschalter 110, die Schreibschaltung 112, die Y-Gatter 114, den Feld-Source-Schalter 123 und die Hochspannungs- Steuerschaltung 120 auf. In einem Peripherieschaltungs-Ausbil­ dungsbereich bildet ein Bereich, der ein anderer als der Hoch­ spannung-Peripherieschaltung-Bereich ist, einen Niederspannungs- Peripherieschaltung-Bereich 102.

Das Speicherzellenfeld 115 weist eine Mehrzahl von Speichertran­ sistoren 119 auf. Jeder Speichertransistor 119 ist an einer Kreu­ zung bzw. einem Schnittpunkt einer Bitleitung 116 und einer Wort­ leitung 117 angeordnet. Ein Drainbereich jedes Speichertransi­ stors 119 ist mit der Bitleitung 116 verbunden, und eine Steuer­ gateelektrode dessen ist mit der Wortleitung 117 verbunden. Ein Source-Bereich jedes Speichertransistors 119 ist gemeinsam mit einer Sourceleitung 118 verbunden, die an ihrem einen Ende mit dem Feld-Source-Schalter 123 verbunden ist.

Die Betriebsabläufe der derart aufgebauten nicht-flüchtigen Halb­ leiterspeichervorrichtung werden im folgenden beschrieben. Die nicht-flüchtige Halbleiterspeichervorrichtung führt speziell die Schreib-, Lösch- und Lesebetriebsabläufe durch. Vor dem Schreib­ betriebsablauf ist es notwendig, die in den Speichertransistoren an allen Adressen gespeicherte Information zu löschen.

Der Schreibbetrieb wird nun im folgenden beschrieben. Ein Adreß­ datensatz für die Adresse, an welche Daten zu schreiben sind, wird über den Adreßpuffer 107 zugeführt, und das Steuersignal zur Freigabe bzw. Ermöglichung des Schreibens wird an den Signalpuf­ fer 121 gegeben. Dann wird eine Hochspannung V_pp an die Hochspan­ nungs-Steuerschaltung 120 angelegt. Der Zeilendekoder dekodiert die zugeführten Adreßdaten zur Auswahl einer der Wortleitungen. Die zugeführte Hochspannung V_pp wird durch die Hochspannungs-Steu­ erschaltung 120 gesteuert und an den Hochspannungsschalter 110 angelegt.

Der Hochspannungsschalter 110 für die ausgewählte Wortleitung legt eine Hochspannung an die ausgewählte Wortleitung an, und die Hochspannungsschalter 110 für die anderen, d. h. nicht ausgewähl­ ten Wortleitungen, legen 0 Volt an diese an. Die über den I/O- Puffer 111 zugeführten Daten werden in der Schreibschaltung 112 gehalten (gelatcht). Die Schreibschaltung 112 legt eine Hochspan­ nung V_BL legt an die Bitleitung, die ein Bit aufweist, in welches die Information "0" zu schreiben ist, über das Y-Gatter 114 an, und legt außerdem ein Potential von 0 Volt an die Bitleitung, die ein Bit aufweist, in welches die Information "1" zu schreiben ist, an. Bei diesem Betrieb wird das Potential der Source-Leitung 118 durch den Feld-Source-Schalter 123, welcher durch das von der Steuerschaltung 122 zugeführte Signal geschaltet wird, auf 0 Volt gehalten.

Im folgenden wird der Einmallöschbetrieb bzw. der Gesamtlöschbe­ trieb beschrieben. Der Einmallöschbetrieb wird durch Anlegen ei­ ner Hochspannung an die Hochspannungs-Steuerschaltung 120 und durch Zuführen des das Einmallöschen freigebenden Steuersignals an der Steuersignalpuffer 121 gestartet. Die zugeführte Hochspan­ nung wird durch die Hochspannungs-Steuerschaltung 120 gesteuert und dem Feld-Source-Schalter 123 zugeführt. Der Feld-Source- Schalter 123 empfängt das Steuersignal zum Starten des Löschens von der Steuerschaltung 122 und legt die Hochspannung V_pp an die Sourceleitung 118 an.

Bei diesem Betrieb sind die Potentiale aller Wortleitungen 117 in dem Speicherzellenfeld 115 auf 0 V und alle Bitleitungen 116 werden in dem schwebenden Zustand (Floating State) gehalten. In allen Speichertransistoren in diesem Zustand hält der Sourcebe­ reich die Hochspannung V_pp, die Steuergateelektroden halten 0 V, und die Drainbereiche halten den schwebenden Zustand.

Dadurch wird ein hohes elektrisches Feld zwischen dem schwebenden Gate und dem Sourcebereich in jedem Transistor erzeugt, so daß sich die in jedem schwebenden Gate enthaltenen Elektronen auf­ grund des Tunnelphänomens bzw. der Tunnelerscheinung in den Sour­ cebereich bewegen. Dadurch wird die Schwellspannung der Speicher­ transistoren auf einen Wert unter dem Wert vor dem Löschbetrieb erniedrigt.

Im folgenden wird der Lesebetriebsablauf beschrieben. Beim Lese­ betrieb werden die Adreßdaten, welche die Adresse der Speicher­ zelle bestimmen, die die zu lesende Information hält, in den Adreßpuffer 107 geschrieben. Eine der Wortleitungen 117 in dem Speicherzellenfeld 115 wird vergleichbar dem Schreibbetrieb aus­ gewählt. Basierend auf der durch den Spaltendekoder 108 dekodier­ ten Information wählt das Y-Gatter 114 eine der Bitleitungen 116 aus. Nur die ausgewählte Wortleitung 117 erhält die Stromversor­ gungsspannung Vcc, und die anderen Wortleitungen halten 0 V.

Der Leseverstärker 113, der mit der ausgewählten Bitleitung 116 verbunden ist, erkennt, ob der Speichertransistor, der mit der derart ausgewählten Wortleitung 117 verbunden ist, in dem AN-Zu­ stand (niedrige Schwellspannung) oder dem AUS-Zustand (hohe Schwellspannung) ist. Falls er in dem AN-Zustand ist, wird über den I/O-Puffer 111 "1" nach außen geliefert. Falls er in dem AUS- Zustand ist, wird über denselben "0" nach außen geliefert.

Die nicht-flüchtige Halbleiterspeichervorrichtung, deren Struktur und Betrieb beschrieben wurde, wird im folgenden weiter im Detail in Verbindung mit ihrer Struktur beschrieben. Fig. 2 ist eine teilweise Schnittansicht, die einen Hochspannung-Peripherieschal­ tung-Bereich (a), einen Niederspannung-Peripherieschaltung-Be­ reich (b) und ein Speicherzellenfeld (c) der nicht-flüchtigen Halbleiterspeichervorrichtung der ersten Ausführungsform mit der obigen Struktur zeigt.

Wie Fig. 2 zeigt, weist der Hochspannung-Peripherieschaltung- Bereich eine n-Wanne 11 und eine p-Wanne 13, die in einer Haupt­ oberfläche eines p-Typ Siliziumsubstrates 1 ausgebildet sind, auf. In der n-Wanne 11 sind Source/Drain-Bereiche 78, die Kanal­ bereiche definieren, auf denen Gateelektroden 47 mit Silizium­ oxidschichten 41 dazwischen ausgebildet sind, vorgesehen. Erste und zweite Seitenwand-Isolierschichten 73 und 74 sind auf Seiten­ wänden von jeder Gateelektrode 47 ausgebildet.

In dem p-Wannenbereich 13 sind Dotierbereiche 72 niederer Konzen­ tration, die den Kanalbereich definieren, auf dem die Gateelek­ trode 47 mit der Siliziumoxidschicht 41 dazwischen ausgebildet ist, ausgebildet. Dort sind Dotierbereiche 76a hoher Konzentration ausgebildet, von denen jeder ein Ende aufweist, das in einer Po­ sition angeordnet ist, die von der Gateelektrode 47 entfernter als das Ende des Dotierbereiches 72 niederer Konzentration ist, und die sich von der Gateelektrode 47 weg erstrecken. An einem Kontaktabschnitt mit einer oberen Verbindungsschicht ist ein Do­ tierbereich 99 hoher Konzentration ausgebildet, der einen Ohm­ schen Kontakt bildet. Eine erste Seitenwand-Isolierschicht 73 und eine zweite Seitenwand-Isolierschicht 74 sind auf jeder Seiten­ wand der Gateelektrode 47 ausgebildet.

Auf der Gateelektrode 47 sind eine Siliziumoxidschicht 61, eine Siliziumnitridschicht 62 und eine glatte Überzugs-(Beschich­ tungs-)schicht 63 ausgebildet. Diese Filme oder Schichten sind mit Kontaktlöchern versehen. Eine Aluminium-Verbindungsschicht 65 mit einer vorbestimmten Konfiguration ist über den inneren Ober­ flächen der Kontaktlöcher und der oberen Oberfläche der glatten Überzugsschicht 63 ausgebildet. Eine glatte Überzugs-(Beschich­ tungs-)schicht 67 ist über der Aluminium-Verbindungsschicht 65 und der glatten Überzugsschicht 63 ausgebildet. Die glatte Über­ zugsschicht 67 ist auch in vorbestimmten Positionen mit Kontakt­ löchern versehen. Eine Aluminium-Verbindungsschicht 69 ist über den inneren Oberflächen der Kontaktlöcher und der oberen Oberflä­ che der glatten Überzugsschicht 67 ausgebildet.

Die in dem Niederspannung-Peripherieschaltung-Bereich ausgebil­ deten Transistoren haben Strukturen, die den in dem Hochspannung- Peripherieschaltung-Bereich ausgebildeten ähnlich sind. Bei dieser Ausführungsform jedoch ist die Länge von jedem der Dotierbereiche 72 niederer Konzentration, die in der Niederspannungs-Peripherie­ schaltung ausgebildet sind, die in der Richtung der Kanallänge über das Ende des entsprechenden Dotierbereiches 76 hoher Konzen­ tration auf der Seite des Kanalbereiches vorspringen (was im fol­ genden einfach als eine "Länge in der Kanallängenrichtung des Dotierbereiches niederer Konzentration" bezeichnet wird), kürzer als die Länge in der Kanallängenrichtung des Dotierbereiches 72 niederer Konzentration, der in dem Hochspannungs-Peripherieschal­ tung-Bereich ausgebildet ist. Die anderen als die obigen Struktu­ ren sind dieselben wie diejenigen der Transistoren, die in dem Hochspannung-Peripherieschaltung-Bereich ausgebildet sind.

Das Speicherzellenfeld weist außerdem die p-Wannen 13 auf. Ein Source-Bereich 56 und ein Drain-Bereich 58, die den Kanalbereich definieren, sind in der Oberfläche jeder p-Wanne 13 ausgebildet. Eine schwebende Gateelektrode 49 (Floating Gate) ist auf dem Ka­ nalbereich mit einer Siliziumoxidschicht 29 dazwischen ausgebil­ det. Eine Zwischenschicht-Isolierschicht, die zum Beispiel eine Dreischichtstruktur aufweist, ist auf der schwebenden Gateelek­ trode 49 ausgebildet. Eine Steuergateelektrode 51 ist auf der Zwischenschicht-Isolierschicht ausgebildet. Die Siliziumoxid­ schicht 61, die Siliziumnitridschicht 62 und die glatte Überzugs­ schicht 63 sind auf der Steuergateelektrode 51 ausgebildet.

Kontaktlöcher sind in Abschnitten der glatten Überzugsschicht 63, die über den Drain-Bereich 58 angeordnet sind, ausgebildet. Die Aluminium-Verbindungsschicht 65 ist auf den inneren Oberflächen der Kontaktlöcher und der oberen Oberfläche der glatten Überzugs­ schicht 63 ausgebildet. An jedem Kontaktabschnitt zwischen der Aluminium-Verbindungsschicht 65 und dem Drain-Bereich 58 ist ein Dotierbereich 99 ausgebildet, der einen Ohmschen Kontakt (leiten­ der Übergang) bildet. Die glatte Überzugsschicht 67 ist über der Aluminium-Verbindungsschicht 65 ausgebildet. Die Aluminium-Ver­ bindungsschicht 69, die in eine vorbestimmte Konfiguration gemu­ stert ist, ist auf der glatten Überzugsschicht 67 ausgebildet.

Wie oben beschrieben, ist die Länge in Kanallängenrichtung des Dotierbereiches 72 niederer Konzentration, der in dem Nieder­ spannung-Peripherieschaltung-Bereich ausgebildet ist, kürzer als die Länge in Kanallängenrichtung des Dotierbereiches 72a niederer Konzentration des Transistors, der in dem Hochspannung-Periphe­ rieschaltung-Bereich ausgebildet ist, wodurch die Haltespannung des Transistors, der in der Hochspannung-Peripherieschaltung-Be­ reich ausgebildet ist, verbessert werden kann. Da die Länge in der Kanallängenrichtung des Dotierbereiches niederer Konzentra­ tion des Transistors, der in dem Niederspannung-Peripherieschal­ tung-Bereich ausgebildet ist, vergleichbar mit dem bekannten Wert ist, können die Betriebsabläufe wie der Lesebetrieb mit einer der bekannten Geschwindigkeit vergleichbaren Geschwindigkeit ausge­ führt werden. Derart kann eine hohe Haltespannung des in der Hochspannungs-Peripherieschaltung ausgebildeten Transistors ohne Störung verschiedener Charakteristiken wie zum Beispiel der Lese­ geschwindigkeit des in der Niederspannungs-Peripherieschaltung ausgebildeten Transistors gesichert werden.

Nun werden unter Bezugnahme auf die Fig. 3 und 4 die Struktu­ ren der entsprechenden in der Hochspannungs-Peripherieschaltung und der Niederspannungs-Peripherieschaltung ausgebildeten Transi­ storen im folgenden im Detail beschrieben. Fig. 3 ist eine Schnittansicht, die einen in dem Hochspannungs-Peripherieschal­ tung-Bereich ausgebildeten Transistor und außerdem die Verteilung der Konzentration von Dotierstoff in dem Transistor zeigt. Wie Fig. 3 zeigt, ist das Ende des Dotierbereiches 72a niederer Kon­ zentration nahe der Oberfläche der p-Wanne 13 unter der Gateelek­ trode 47a angeordnet. Das Ende des Dotierbereiches 76a hoher Kon­ zentration nahe der Oberfläche der p-Wanne 13 ist unter der zwei­ ten Seitenwand-Isolierschicht 74a angeordnet.

Aufgrund des Vorsehens der zweiten Seitenwand-Isolierschicht 74a, kann die Länge L3 in Kanalrichtung des Dotierbereiches 72 niede­ rer Konzentration um eine Länge, die gleich der Länge der Boden­ oberfläche bzw. der bodenseitigen Ausdehnung der zweiten Seiten­ wand-Isolierschicht 74a ist, erhöht werden. Dadurch kann die Hal­ tespannung verbessert werden. Die Konzentration des Dotierberei­ ches 76a hoher Konzentration ist bevorzugterweise 10²¹ (/cm³). Die Konzentration des Dotierbereiches 72a niederer Konzentration ist bevorzugterweise 10¹⁸ (/cm³). Die Konzentration des Kanalbereiches ist bevorzugterweise 10¹⁷ (/cm³).

Tabelle 1

Die entsprechenden in Tabelle 1 gezeigten Werte werden auch bei den später beschriebenen Ausführungsformen verwendet. Bei dieser Ausführungsform ist die Länge L5 in Kanallängenrichtung der Bo­ denoberfläche bzw. der bodenseitigen Ausdehnung der ersten und zweiten Seitenwand-Isolierschichten 73a und 74a im wesentlichen gleich der Länge L3 in Kanallängenrichtung des Dotierbereiches 72a niederer Konzentration.

Folgend auf die Beschreibung der in der Hochspannungs-Peripherie­ schaltung gebildeten Transistoren werden im folgenden unter Be­ zugnahme auf Fig. 4 die in der Niederspannungs-Peripherie­ schaltung ausgebildeten Transistoren beschrieben. Fig. 4 ist eine Schnittansicht des in der Niederspannungs-Peripherie­ schaltung ausgebildeten Transistors und zeigt außerdem die Ver­ teilung der Konzentration des Dotierstoffes in dem Transistor.

Wie Fig. 4 zeigt, ist bei dem in der Niederspannungs-Peripherie­ schaltung ausgebildeten Transistor das Ende des Dotierbereiches 72 niedriger Konzentration nahe der Oberfläche der p-Wanne 13 unter der Gateelektrode 47 angeordnet, und das Ende des Dotierbe­ reiches 76 hoher Konzentration nahe der Oberfläche der p-Wanne 13 ist unter der ersten Seitenwand-Isolierschicht 73 angeordnet.

Darum weist der Dotierbereich 72 niederer Konzentration des in der Hochspannungs-Peripherieschaltung ausgebildeten Transistors in der Kanallängenrichtung die Länge L3 auf, welche länger als die Länge L4 in Kanallängenrichtung des Dotierbereiches 72 niede­ rer Konzentration bei dem in der Niederspannungs-Peripherie­ schaltung ausgebildeten Transistor. Darum werden Charakteristiken bzw. Eigenschaften wie die Lesegeschwindigkeit nicht gestört, bzw. verschlechtert.

Die Dotierstoffkonzentration des Dotierungsbereiches 76 hoher Konzentration ist bevorzugterweise ungefähr 10²¹ (/cm³), und die Konzentration des Dotierungsbereiches 72 niederer Konzentration ist bevorzugterweise ungefähr 10¹⁸ (/cm³). Die Konzentration des Kanalbereiches ist bevorzugterweise ungefähr 10¹⁷ (/cm³). Der in der Niederspannungs-Peripherieschaltung ausgebildete Transistor weist eine Weite Lg(µm) der Gateelektrode 47, eine Kanallänge L2 und die Länge L4 in Kanallängenrichtung des Dotierbereiches 72 niederer Konzentration, welcher bereits in Tabelle 1 gezeigt wur­ den, auf. Diese in Tabelle 1 gezeigten Werte werden auch bei den später beschriebenen Ausführungsformen verwendet.

Ein Verfahren zur Herstellung der nicht-flüchtigen Halbleiter­ speichervorrichtung der ersten Ausführungsform wird im folgenden unter Bezugnahme auf die Fig. 11 bis 37 beschrieben. Fig. 11 bis 37 sind Schnittbilder, die den ersten bis siebenundzwanzig­ sten Schritt des Herstellungsverfahrens der nicht-flüchtigen Halbleiterspeichervorrichtung der ersten Ausführungsform mit der oben beschriebenen Struktur darstellen. Zum Zwecke der Illustra­ tion zeigen die Fig. 11 bis 26 beide, den peripheren Schal­ tungsbereich, gekennzeichnet durch (I), und den Speicherzellen­ feldbereich, gekennzeichnet durch (II). Die Fig. 27 bis 32 zeigen beide, den Hochspannung-Peripherieschaltung-Bereich, ge­ kennzeichnet durch (a), und den Niederspannung-Peripherieschal­ tung-Bereich, gekennzeichnet durch (b). Die Fig. 33 und 34 zeigen den Hochspannung-Peripherieschaltung-Bereich durch (a) gekennzeichnet, den Niederspannung-Peripherieschaltung-Bereich, gekennzeichnet durch (b) und den Speicherzellenfeldbereich ge­ kennzeichnet durch (c). Die Fig. 35 bis 37 zeigen den periphe­ ren Schaltungsbereich, gekennzeichnet durch (I), und den Spei­ cherzellenfeldbereich, gekennzeichnet durch (II).

Wie Fig. 11 zeigt, wird eine Siliziumoxidschicht 3 mit einer Dicke von ungefähr 30 nm (300 Å) auf der Hauptoberfläche des p-Typ <100< Siliziumsubstrates 1 ausgebildet. Eine Siliziumnitrid­ schicht 5 mit einer Dicke von ungefähr 50 nm (500 Å) wird durch ein Niederdruck-CVD-Verfahren (chemische Gasphasenabscheidung) auf der Siliziumoxidschicht 3 ausgebildet. Ein Resist wird auf der Siliziumnitridschicht 5 abgeschieden, und Photolithographie und Ätztechniken werden verwendet, um Abschnitte der Siliziumnitrid­ schicht 5, die über Bereichen angeordnet sind, in denen n-Wannen auszubilden sind, zu entfernen. Unter Benutzung dieses Resists 7 als eine Maske wird Phosphor (P) bei den Bedingungen von 60 keV und 1,0 × 10¹³/cm² in das p-Typ Siliziumsubstrat 1 ionenimplantiert. Danach wird der Resist 7 entfernt.

Wie Fig. 12 zeigt, wird eine Oxidschicht 9 mit einer Dicke von ungefähr 500 nm (5000 Å) durch ein thermisches Oxidationsverfahren unter Benutzung der Siliziumnitridschicht 5 als Maske ausgebil­ det. Dann wird die Siliziumnitridschicht 5 entfernt. Dann wird unter Nutzung der Oxidschicht 9 als Maske Bor (B) in die Bereiche zur Ausbildung der p-Wannen bei den Bedingungen von 100 keV und 4,0 × 10¹²/cm² ionenimplantiert.

Wie Fig. 13 zeigt, wird der in das Siliziumsubstrat 1 implan­ tierte Dotierstoff zur Ausbildung der n-Wannen 11 und p-Wannen 13 bei Bedingungen von 1200°C und sechs Stunden diffundiert. Dann wird die Feldoxidschicht 9 entfernt. Danach wird, wie in Fig. 14 gezeigt, eine Siliziumoxidschicht 15 mit einer Dicke von ungefähr 30 nm (300 Å), eine polykristalline Siliziumschicht 17 mit einer Dicke von ungefähr 50 nm (500 Å), eine Siliziumnitridschicht 19 mit einer Dicke von ungefähr 100 nm (1000 Å) und ein Resist 21 auf der Hauptoberfläche des Siliziumsubstrates 1 ausgebildet. Abschnitte bzw. Bereiche der Siliziumnitridschicht 19 und der polykristalli­ nen Siliziumschicht 17, die auf den Bereichen, in denen Feldoxid­ schichten auszubilden sind, angeordnet sind, werden unter Benut­ zung von Photolithographie selektiv entfernt.

Wie Fig. 15 zeigt, wird nach der Entfernung des Resists 21 eine Feldoxidschicht 27 mit einer Dicke von ungefähr 700 nm (7000 Å) unter Benutzung der Siliziumnitridschicht 19 als Maske ausgebil­ det. Dann werden die Siliziumnitridschicht 19 und die polykri­ stalline Siliziumschicht 17 entfernt. Ein Resist (nicht gezeigt) wird auf der Hauptoberfläche des Siliziumsubstrates 1 ausgebildet und so bearbeitet, daß nur die Abschnitte des Resists, die über den p-Wannenbereichen 13 angeordnet sind, entfernt werden. Unter Benutzung dieses Resists als Maske wird Bor zur Ausbildung von p⁺- Kanalstopperschichten 25 bei den Bedingungen von 270 keV und 3,5 ×1 0¹²/cm² ionenimplantiert. Dadurch werden p⁺-Kanalstopper­ schichten 25 ausgebildet.

Wie Fig. 16 zeigt, wird die Siliziumoxidschicht 15 entfernt und eine Siliziumoxidschicht 29 mit einer Dicke von ungefähr 10 nm (100 Å) wird über der gesamten Hauptoberfläche des Siliziumsub­ strates 1 durch ein thermisches Oxidationsverfahren ausgebildet. Eine polykristalline Siliziumschicht 31 mit einer Dicke von unge­ fähr 100 nm (1000 Å) wird durch das CVD-Verfahren auf der Silizi­ umoxidschicht 29 ausgebildet. Die polykristalline Siliziumschicht 31 wird die schwebenden Gates bilden. Ein Resist 33 wird auf der polykristallinen Siliziumschicht 31 ausgebildet, und der Ab­ schnitt des Resists 33, der in dem Ausbildungsbereich der peri­ pheren Schaltung angeordnet ist, wird, wie in Fig. 17 gezeigt, entfernt. Unter Benutzung dieses Resists 33 als Maske wird der Abschnitt der polykristallinen Siliziumschicht 31, der über dem Ausbildungsbereich der peripheren Schaltung angeordnet ist, ent­ fernt. Fig. 18 ist eine Schnittansicht des Speicherzellenbe­ reichs, die entlang der Linie B-B in Fig. 17 genommen wurde.

Wie in Fig. 19 gezeigt, wird eine Siliziumoxidschicht 35 mit einer Dicke von ungefähr 15 nm (150 Å) über der gesamten Oberfläche des Siliziumsubstrates 1 durch das CVD-Verfahren ausgebildet. Eine Siliziumnitridschicht 37 mit einer Dicke von ungefähr 15 nm (150 Å) wird auf der Siliziumoxidschicht 35 durch das CVD-Verfah­ ren ausgebildet. Danach werden nur Abschnitte zur Ausbildung von Elementen der n-Kanal Transistoren unter Benutzung eines Resist­ verfahrens entfernt, um die Schwellspannungen von zwei Arten von Transistoren zu steuern, d. h. der in dem peripheren Schaltungs­ bereich gebildeten n-Kanal Transistoren und p-Kanal Transistoren. Unter Benutzung dieses Resists als Maske wird die Siliziumnitrid­ schicht 37 geätzt und Bor (B) bei den Bedingungen von 50 keV und 1 × 10¹²/cm² implantiert. Weiter werden die Siliziumoxidschichten 35 und 29 durch Ätzen entfernt. Ähnlich zu dem obigen werden Schrit­ te inklusive der Implantation von Bor (B) bei den Bedingungen von 20 keV und 2 × 10¹²/cm² für die p-Kanal Transistoren ausgeführt.

Wie Fig. 20 zeigt, wird die Siliziumoxidschicht 41 mit einer Dicke von ungefähr 20 nm (200 Å) durch das thermische Oxidations­ verfahren ausgebildet. Die in dem peripheren Schaltungsbereich ausgebildete Siliziumoxidschicht 41 wird die Gateoxidschichten der Transistoren bilden. Aufgrund der obigen Oxidation ist die oberste Oberfläche der Siliziumnitridschicht 37 in der oberen Oberfläche des Speicherzellenbereiches in eine Siliziumoxid­ schicht 42 mit einer Dicke von ungefähr 2 nm (20 Å) umgewandelt.

Wie Fig. 21 zeigt, wird eine polykristalline Siliziumschicht 43 mit einer Dicke von ungefähr 250 nm (2500 Å) auf den Siliziumoxid­ schichten 41 und 42 unter Benutzung des CVD-Verfahrens ausgebil­ det. Die polykristalline Siliziumschicht 43 wird die Steuergate­ elektroden in dem Bereich des Speicherzellenfeldes bilden, und wird in den peripheren Schaltungsbereichen die Gateelektroden bilden. Ein Resist 45 wird auf der polykristallinen Silizium­ schicht 43 abgeschieden, und dann in eine vorbestimmte Konfigura­ tion bzw. in ein vorbestimmtes Muster gemustert. Unter Benutzung des Resists 45 als Maske wird die polykristalline Siliziumschicht 43 zur Ausbildung der Gateelektroden 47 geätzt, wie in Fig. 22 gezeigt. Danach wird der Resist 45 entfernt.

Dann wird ein Resist 53 über der gesamten Hauptoberfläche des Siliziumsubstrates 1, wie in Fig. 23 gezeigt, abgeschieden und in eine vorbestimmte Konfiguration gemustert. Unter Benutzung des Resists 53 als Maske werden die polykristalline Siliziumschicht 43, die Siliziumoxidschicht 42, die Siliziumnitridschicht 37, die Siliziumoxidschicht 35 und die polykristalline Siliziumschicht 31 in dem Speicherzellenfeldbereich nacheinander geätzt. Dadurch werden die Steuergateelektroden 51 und die schwebenden Gateelek­ troden 49 ausgebildet. Fig. 24 ist eine Schnittansicht, die ent­ lang der Linie C-C in Fig. 23 genommen wurde.

Wie nun Fig. 25 zeigt, wird ein Resist 55 über der gesamten Hauptoberfläche des Siliziumsubstrates 1 nach der Entfernung des Resists 53 abgeschieden. Der Resist 55 wird in eine vorbestimmte Konfiguration gemustert und Abschnitte des Resists 55, die über den Source-Bereichen des Speicherzellenfeldbereiches angeordnet sind, werden entfernt. Unter Benutzung dieses Resists 55 als eine Maske werden Phosphor (P) und Arsen (As) zur Ausbildung der Sour­ ce-Bereiche 56 der Speichertransistoren implantiert.

Dann wird der Resist 55 entfernt und ein Resist 57 wird über der gesamten Hauptoberfläche des Siliziumsubstrates 1 abgeschieden. Der Resist 57 wird in eine vorbestimmte Konfiguration gemustert, so daß Abschnitte des Resists 57, die über den Drainbereichen des Speicherzellenfeldbereiches angeordnet sind, durch Ätzen entfernt werden. Unter Benutzung des Resists 57 als Maske werden Bor (B) und Arsen (As) zur Ausbildung der Drain-Bereiche 58 implantiert (Fig. 26).

Zum Zweck der klaren Beschreibung der folgenden Schritte werden in den Figuren der Hochspannung-Peripherieschaltung-Bereich und der Niederspannung-Peripherieschaltung-Bereich in dem peripheren Schaltungsbereich Seite an Seite gezeigt, und durch (a) bzw. (b) bezeichnet.

Wie Fig. 27 zeigt, wird nach der Entfernung des Resists 57 ein Resist 71 über der gesamten Hauptoberfläche des Siliziumsubstra­ tes 1 abgeschieden. Der Resist 71 wird in eine vorbestimmte Kon­ figuration gemustert und Abschnittes des Resists 71, die über den p-Wannen 13 in dem Hochspannung-Peripherieschaltung-Bereich und dem Niederspannung-Peripherieschaltung-Bereich angeordnet sind, werden entfernt, wie in Fig. 27 gezeigt. Unter Benutzung des Resists 71 und der Gateelektroden 47 und 47a als Maske wird Phos­ phor (P) zur Ausbildung der Dotierbereiche 72 und 72a niedriger Konzentration bei den Bedingungen von 60 keV und 2 × 10¹³/cm² ionen­ implantiert.

Der Resist 71 wird entfernt und eine Siliziumoxidschicht mit ei­ ner Dicke von ungefähr 150 nm (1500 Å) wird über der gesamten Hauptoberfläche des Siliziumsubstrates 1 durch das CVD-Verfahren abgeschieden. Auf diese Siliziumoxidschicht wird zur Ausbildung der ersten Seitenwand-Isolierschichten 73 und 73a auf den Seiten­ wänden der Gateelektroden 47 bzw. 47a anisotropes Ätzen angewen­ det, wie in Fig. 28 gezeigt.

Wie in Fig. 29 gezeigt, wird ein Resist über der gesamten Haupt­ oberfläche des Siliziumsubstrates 1 abgeschieden. Der Resist 75 wird in eine vorbestimmte Konfiguration gemustert, um Abschnitte des Resists 75, die über den p-Wannen 13 in dem Niederspannung- Peripherieschaltung-Bereich angeordnet sind, zu entfernen. Unter Benutzung des Resists 75, der Gateelektroden 47 und der ersten Seitenwand-Isolierschichten 73 als Maske wird Arsen (As) zur Aus­ bildung der Dotierbereiche 76 hoher Konzentration bei den Bedin­ gungen von 35 keV und 4 × 10¹⁵/cm² ionenimplantiert.

Nach der Entfernung des Resists 75 wird eine Siliziumoxidschicht mit einer Dicke von 150 nm (1500 Å) über der gesamten Hauptoberflä­ che des Siliziumsubstrates 1 durch das CVD-Verfahren ausgebildet. Durch Anwenden von anisotropem Ätzen auf diese Oxidschicht werden die zweiten Seitenwand-Isolierschichten 74 und 74a auf den ersten Seitenwand-Isolierschichten 73 bzw. 73a ausgebildet, wie in Fig. 30 gezeigt. Aufgrund des Ausbildens der zweiten Seitenwand-Iso­ lierschichten 74 und 74a ist die totale Länge der Bodenoberflä­ chen bzw. der bodenseitigen Ausdehnung der geschichteten zwei Seitenwand-Isolierschichten nahezu doppelt so groß wie die der Seitenwand-Isolierschichten 73 oder 73a, auf denen die zweiten Seitenwand-Isolierschichten nicht ausgebildet sind.

Wie Fig. 31 zeigt, wird ein Resist 77 über der gesamten Haupt­ oberfläche des Siliziumsubstrates 1 abgeschieden. Der Resist 77 wird in eine vorbestimmte Konfiguration gemustert, um Abschnitte des Resists 77, die über den p-Wannen 13 in dem Hochspannung-Pe­ ripherieschaltung-Bereich angeordnet sind, zu entfernen. Unter Benutzung des Resists 77 und der Gateelektroden 47a genauso wie der ersten und zweiten Seitenwand-Isolierschichten 73a und 74a als Maske wird Arsen (As) zur Ausbildung der Dotierbereiche 76a hoher Konzentration bei den Bedingungen von 35 keV und 4 × 10¹⁵/cm² ionenimplantiert.

Aufgrund der Tatsache, daß die ersten und zweiten Seitenwand-Iso­ lierschichten 73a und 74a als Maske benutzt werden, ist der Ab­ stand, durch den das Ende des Dotierbereiches 76a hoher Konzentra­ tion auf der Seite der Gateelektrode 47 von der Gateelektrode 47 getrennt ist, länger als der Abstand, durch den das Ende des Do­ tierbereiches 76 hoher Konzentration in dem Niederspannung-Peri­ pherieschaltung-Bereich auf der Seite der Gateelektrode 47 von der Gateelektrode 47 getrennt ist. Die vorgenannten Abstände kön­ nen entsprechend den Weiten der Bodenoberflächen (bzw. der boden­ seitigen Ausdehnungen) der Seitenwand-Isolierschichten 74 und 74a gesteuert werden. Dadurch kann die Haltespannung des in dem Hoch­ spannung-Peripherieschaltung-Bereich ausgebildeten Transistors verbessert werden.

Nach der Entfernung des Resists 77 wird, wie in Fig. 32 gezeigt, ein Resist 79 insgesamt über der Hauptoberfläche des Siliziumsub­ strates 1 abgeschieden. Der Resist 79 wird in eine vorbestimmte Konfiguration gemustert, so daß Abschnitte des Resists 79, die über den n-Wannen 11 in dem Hochspannung-Peripherieschaltung-Be­ reich und dem Niederspannung-Peripherieschaltung-Bereich angeord­ net sind, entfernt werden. Unter Benutzung des Resists 79 und der Gateelektroden 47 genauso wie der ersten und zweiten Seitenwand- Isolierschichten 73 und 74 als Maske wird BF₂ zur Ausbildung der Source-Drain-Bereiche 78 bei den Bedingungen von 20 keV und 2 × 10¹⁵/cm² ionenimplantiert.

Wie Fig. 33 zeigt, werden nach der Entfernung des Resists 79 die Siliziumoxidschicht 61, die Siliziumnitridschicht 62 und die glatte Überzugsschicht 63 ausgebildet. Wie Fig. 34 zeigt, werden Kontaktlöcher 66 in den Abschnitten ausgebildet, die über den Source/Drain-Bereichen 78, den Dotierbereichen 76 und 76a hoher Konzentration und den Drainbereichen 58 angeordnet sind.

Ein Resist 81 wird insgesamt über der Hauptoberfläche des Sili­ ziu 21117 00070 552 001000280000000200012000285912100600040 0002004333768 00004 20998msubstrates 1 abgeschieden. Der Resist wird in eine vorbe­ stimmte Konfiguration gemustert, um Abschnitte des Resists 81, die über den p-Wannenbereichen 13 in dem Niederspannung-Periphe­ rieschaltung-Bereich und dem Hochspannung-Peripherieschaltung-Be­ reich angeordnet sind, genauso wie den Abschnitt des Resists 81, der in dem Speicherzellenfeldbereich ausgebildet ist, zu entfer­ nen. Dann wird Phospor (P) zur Ausbildung der Dotierbereiche 99 und 99a hoher Konzentration zur Ausbildung ohmscher Kontakte bei den Bedingungen von 60 keV und 2 × 10¹⁴/cm² ionenimplantiert.

Wie Fig. 35 zeigt, wird die Aluminium-Verbindungsschicht 65 auf der glatten Überzugsschicht 63 durch ein Sputterverfahren ausge­ bildet. Dadurch wird die Aluminium-Verbindungsschicht 65 elek­ trisch mit den Drainbereichen 58 in dem Speicherzellenfeldbereich genauso wie mit den Sourcebereichen und den Drainbereichen in dem peripheren Schaltungsbereich verbunden. Die Aluminium-Verbin­ dungsschicht 65 wird in eine vorbestimmte Konfiguration gemu­ stert.

Wie Fig. 36 zeigt, wird die glatte Überzugsschicht 67 insgesamt über der Hauptoberfläche des Siliziumsubstrates 1 ausgebildet. Durchgangslöcher 70 werden in vorbestimmten Positionen in der glatten Überzugsschicht 67 ausgebildet. Die Aluminium-Verbin­ dungsschicht 69 wird auf der glatten Überzugsschicht 67 ausgebil­ det. Die Aluminium-Verbindungsschichten 69 und 65 sind miteinan­ der durch die Durchgangslöcher elektrisch verbunden. Wie in Fig. 37 gezeigt, wird die Aluminium-Verbindungsschicht 69 in eine vor­ bestimmte Konfiguration gemustert. Nach den oben beschriebenen Schritten ist die in Fig. 2 gezeigte nicht-flüchtige Halbleiter­ speichervorrichtung vollendet.

Nun wird im folgenden unter Bezugnahme auf die Fig. 5 bis 7 eine nicht-flüchtige Halbleiterspeichervorrichtung einer zweiten Ausführungsform beschrieben. Fig. 5 ist eine teilweise Schnitt­ ansicht der nicht-flüchtigen Halbleiterspeichervorrichtung der zweiten Ausführungsform. Diese Ausführungsform weist das Merkmal auf, daß nur der Dotierungsbereich 72a niedriger Konzentration auf der Seite des Drainbereiches des Transistors, der in der Hochspannungs-Peripherieschaltung ausgebildet ist, ausgebildet ist, und daß der Dotierungsbereich 76a hoher Konzentration auf der Seite des Drainbereiches nicht ausgebildet ist.

Aufgrund der Tatsache, daß der Dotierungsbereich 76a hoher Kon­ zentration auf der Seite des Drainbereiches nicht ausgebildet ist, kann die wesentliche Länge in Kanallängenrichtung des Dotie­ rungsbereiches 72a niedriger Konzentration auf der Seite des Drainbereiches lang sein. Dadurch kann die Haltespannung des in der Hochspannungs-Peripherieschaltung ausgebildeten Transistors verbessert werden.

Unter Bezugnahme auf die Fig. 6 und 7 wird nun mehr im Detail eine Beschreibung der Strukturen der in dem Hochspannung-Periphe­ rieschaltung-Bereich und dem Niederspannung-Peripherieschaltung- Bereich ausgebildeten Transistoren genauso wie der Verteilung der Dotierstoffkonzentrationen derselben gegeben. Fig. 6 ist eine Schnittansicht des in dem Hochspannung-Peripherieschaltung-Be­ reich ausgebildeten Transistors und zeigt außerdem die Verteilung der Dotierstoffkonzentration.

Wie Fig. 6 zeigt, ist nur der Dotierbereich 72a niedriger Kon­ zentration auf der Drain-Bereichsseite (D) des in dem Hochspan­ nung-Peripherieschaltung-Bereich ausgebildeten Transistors ausge­ bildet. Auf der Source-Bereichsseite (S) sind dagegen der Dotier­ bereich 72a niedriger Konzentration und der Dotierbereich 76a hoher Konzentration ausgebildet. Obwohl in Fig. 6 nicht gezeigt, weisen der Source-Bereich und der Drain-Bereich an Kontaktab­ schnitten mit der oberen Verbindungsschicht die Dotierbereiche 99 und 99a hoher Konzentration zur Ausbildung ohmscher Kontakte auf.

Darum kann die Drainseite des in der Hochspannungs-Peripherie­ schaltung ausgebildeten Transistors als eine irreguläre oder un­ gewöhnliche LDD-Struktur aufweisend verstanden werden. Dadurch kann die Länge L3 in Kanallängenrichtung des Dotierbereiches 72a niedriger Konzentration substantiell bzw. wirklich lang sein. Dieses kann die Konzentration (Spitze) des elektrischen Feldes unterdrücken und kann die Haltespannung des in der Hochpannung- Peripherieschaltung-Bereich ausgebildeten Transistors verbessern. Der Dotierbereich 76a hoher Konzentration könnte nur auf der Drain-Bereichsseite ausgebildet sein.

Die Konzentration in dem Dotierbereich 76a hoher Konzentration ist bevorzugterweise ungefähr 10²¹ (/cm³), und die Konzentration des Dotierbereiches 72a niedriger Konzentration ist ungefähr 10¹⁸ (/cm³). Die Konzentration des Kanalbereiches ist ungefähr 10¹⁷ (/cm³). Die Konzentrationen der Dotierbereiche 72a niedriger Kon­ zentration, die in dem Source-Bereich (S) und dem Drain-Bereich (D) ausgebildet sind, sind einander bevorzugterweise gleich. Die Konzentrationen des Dotierbereiches 99a hoher Konzentration liegen bevorzugterweise in dem Bereich von 10¹⁹ bis 10²¹ (/cm³).

Währenddessen weist der in der Niederspannungs-Peripherieschal­ tung ausgebildete Transistor, der in Fig. 7 gezeigt ist, eine Struktur auf, die ähnlich der des in Fig. 4 gezeigten Transi­ stors ist, der in dem Niederspannung-Peripherieschaltung-Bereich der ersten Ausführungsform ausgebildet ist, und weist eine ähn­ liche Konzentrationsverteilung auf. Er unterscheidet sich von dem dem Ausbildungsbereich der Niederspannungs-Peripherieschaltung der ersten Ausführungsform ausgebildeten Transistor dadurch, daß nur die ersten Seitenwand-Isolierschichten 73 auf den Seitenwän­ den der Gateelektrode 47 in dem Transistor ausgebildet sind, der in dem Niederspannung-Peripherieschaltung-Bereich in dieser Aus­ führungsform ausgebildet ist.

Andere als die obigen Strukturen sind ähnlich zu denen des Tran­ sistors, der in dem Niederspannung-Peripherieschaltung-Bereich der ersten Ausführungsform ausgebildet ist. Darum kann vergleich­ bar zu der ersten Ausführungsform die Hochspannung-Widerstands­ leistung des Transistors, der in der Hochspannungs-Peripherie­ schaltung ausgebildet ist, ohne Störung verschiedener Charakteri­ stiken wie der Lesegeschwindigkeit des Transistors, der in der Niederspannungs-Peripherieschaltung ausgebildet ist, gesichert werden. Beide, der Dotierbereich 76 hoher Konzentration und der Dotierbereich 72 niedriger Konzentration, können in mindestens einem der Source/Drainbereiche des Transistors, der in der obigen Niederspannungs-Peripherieschaltung ausgebildet ist, ausgebildet sein.

Unter Bezugnahme auf die Fig. 38 bis 40 wird im folgenden ein Verfahren zur Herstellung der nicht-flüchtigen Halbleiterspei­ chereinrichtung der zweiten Ausführungsform mit den obigen Struk­ turen beschrieben. Die Fig. 38 bis 40 sind Schnittansichten, die unterschiedliche Schritte in dem Verfahren der Herstellung der zweiten Ausführungsform zeigen.

Zuerst werden durch die Schritte, die denen bei der ersten Aus­ führungsform vergleichbar sind, die Gateelektroden 47 in dem Hochspannung-Peripherieschaltung-Bereich und dem Niederspannung- Peripherieschaltung-Bereich gebildet. Wie in Fig. 38 gezeigt, wird der Resist 71 insgesamt über der Hauptoberfläche des Silizi­ umsubstrates 1 ausgebildet. Der Resist 71 wird in eine vorbe­ stimmte Konfiguration gemustert, um Abschnitte des Resists 71, die über den p-Wannen 13 in dem Hochspannung-Peripherieschaltung- Bereich und dem Niederspannung-Peripherieschaltung-Bereich ange­ ordnet sind, zu entfernen. Unter Benutzung des Resists 71 und der Gateelektroden 47 und 47a als Maske wird Phosphor (P) zur Ausbil­ dung der Dotierbereiche 72 und 72a niedriger Konzentration bei den Bedingungen von 60 keV und 2 × 10¹³/cm² implantiert.

Wie Fig. 39 zeigt, wird nach der Entfernung des Resists 71 das CVD-Verfahren zur Ausbildung einer Siliziumoxidschicht mit einer Dicke von 150 nm (1500 Å) auf der Hauptoberfläche des Siliziumsub­ strates 1 ausgeführt. Anisotropes Ätzen wird auf diese Silizium­ oxidschicht angewendet, um die ersten Seitenwand-Isolierschichten 73 und 73a auszubilden.

Wie Fig. 40 zeigt, wird ein Resist 95 auf der gesamten Haupt­ oberfläche des Siliziumsubstrates 1 abgeschieden. Der Resist 95 wird in eine vorbestimmte Konfiguration gemustert, um Abschnitte des Resists 95, die über den p-Wannen 13 in dem Bereich der Nie­ derspannungs-Peripherieschaltung angeordnet sind, und Abschnitte des Resists 95 auf den Source-Bereichen über den p-Wannen 13 zu entfernen. Unter Benutzung des Resists 95 und der Gateelektroden 47 und 47a genauso wie der Seitenwand-Isolierschichten 73 und 73a als Maske wird Arsen (As) zur Ausbildung der Dotierbereiche 76 und 76a hoher Konzentration bei den Bedingungen von 35 keV und 4 × 10¹⁵/cm² ionenimplantiert.

Aufgrund der Ausbildung der Dotierbereiche 76 und 76a hoher Kon­ zentration in dieser Weise werden die Dotierbereiche 76 und 76a hoher Konzentration nicht auf der Drainbereichsseite in dem Be­ reich der Hochspannungs-Peripherieschaltung ausgebildet. Dadurch kann die Länge L3 in der Kanallängenrichtung des Dotierbereiches 72a niedriger Konzentration des Transistors, der in der Hochspan­ nungs-Peripherieschaltung ausgebildet ist, länger als die Länge L4 in der Kanallängenrichtung des Dotierbereiches 72 niedriger Konzentration auf der Drainbereichsseite des Transistors, der in dem Bereich der Niederspannungs-Peripherieschaltung ausgebildet ist, sein.

Dies kann die Haltespannung des Transistors, der in dem Bereich der Hochspannungs-Peripherieschaltung ausgebildet ist, verbes­ sern. Außerdem können verschiedene Eigenschaften wie die Lesege­ schwindigkeit im wesentlichen gleich zu den bekannten sein. Des­ weiteren kann die Haltespannung des in dem Bereich Hochspannungs- Peripherieschaltung ausgebildeten Transistors ohne Hinzufügen zusätzlicher Schritte zu den bekannten Schritten verbessert wer­ den.

Nach der Ausbildung der Dotierbereiche 76 und 76a hoher Konzen­ tration in dieser Weise, werden die Schritte, die ähnlich denen der zuvor beschriebenen ersten Ausführungsform sind, ausgeführt, wodurch die nicht-flüchtige Halbleiterspeichervorrichtung, die in Fig. 5 gezeigt ist, erhalten wird.

Nun wird im folgenden unter Bezugnahme auf die Fig. 8 bis 10 eine dritte Ausführungsform der nicht-flüchtigen Halbleiterspei­ chervorrichtung beschrieben. Fig. 8 ist eine teilweise Schnitt­ ansicht, die die nicht-flüchtige Halbleiterspeichervorrichtung der dritten Ausführungsform zeigt.

Wie Fig. 8 zeigt, ist das unterscheidende Merkmal dieser Ausfüh­ rungsform das, daß beide Source/Drainbereiche des Transistors, der in dem Bereich der Hochspannungs-Peripherieschaltung ausge­ bildet ist, nur aus den Dotierbereichen niedriger Konzentration ausgebildet sind. Dadurch ist es möglich, die lange Länge in Ka­ nallängenrichtung von mindestens dem Dotierbereich 72 niedriger Konzentration auf der Drainseite sicherzustellen. Da beide Sour­ ce/Drainbereiche im wesentlichen die gleiche Konzentration auf­ weisen, tragen die Source/Drainbereiche im Vergleich mit der zu­ vor beschriebenen zweiten Ausführungsform die Spannung gleichför­ mig.

Als ein Ergebnis kann die Haltespannung über die Source/Drainbe­ reiche verglichen mit der zweiten Ausführungsform verbessert wer­ den.

Auch bei dieser Ausführungsform kann, da die Konzentration der Source/Drainbereiche niedrig ist, die Haltespannung über die Source/Drainbereiche verbessert werden. Vergleichbar zu der oben beschriebenen zweiten Ausführungsform können die Strukturen der Dotierbereiche bei dieser Ausführungsform aufgrund der Existenz der Dotierbereiche 99 hoher Konzentration als irreguläre bzw. ungewöhnliche LDD-Strukturen angesehen werden. Andere als die obigen Strukturen sind ähnlich denen der ersten Ausführungsform.

Unter Bezugnahme auf die Fig. 9 und 10 erfolgt im Detail eine Beschreibung der in dem Bereich der Hochspannungs-Peripherie­ schaltung und dem Bereich der Niederspannungs-Peripherieschaltung bei dieser Ausführungsform ausgebildeten Transistoren. Fig. 9 ist eine teilweise Schnittansicht, die den in dem Bereich der Hochspannungs-Peripherieschaltung bei dieser Ausführungsform aus­ gebildeten Transistor zeigt, und die außerdem die Verteilung der Dotierstoffkonzentration desselben Dotierbereichs zeigt. Fig. 10 ist eine teilweise Schnittansicht, die den in dem Bereich der Niederspannungs-Peripherieschaltung dieser Ausführungsform aus­ gebildeten Transistor zeigt, und die außerdem die Verteilung der Dotierstoffkonzentration in demselben Dotierbereich zeigt.

Zuerst wird auf Fig. 9 Bezug genommen, die zeigt, daß der Tran­ sistor, der in dem Bereich der Hochspannungs-Peripherieschaltung ausgebildet ist, die Source/Drainbereiche aufweist, von denen beide nur von den Dotierbereichen 72a niedriger Konzentration gebildet werden. Diese Struktur kann die Haltespannung wie zuvor beschrieben verbessern. Die Konzentration des Dotierbereiches 72a niedriger Konzentration ist ungefähr 10¹⁸(/cm³) und die Konzentra­ tion des Kanalbereichs ist 10¹⁷(/cm³).

Wie dann Fig. 10 zeigt, weist der in dem Bereich der Niederspan­ nungs-Peripherieschaltung ausgebildete Transistor die Struktur und die Verteilung der Dotierstoffkonzentration auf, die ähnlich zu denen des Transistors, der in dem Bereich der Niederspannungs- Peripherieschaltung der zweiten Ausführungsform ausgebildet ist, sind. Darum kann auch bei dieser Ausführungsform die Haltespan­ nung des Transistors, der in dem Bereich der Hochspannungs-Peri­ pherieschaltung ausgebildet ist, ohne Störung verschiedener Ei­ genschaften wie der Lesegeschwindigkeit verbessert werden, ver­ gleichbar zu der zweiten Ausführungsform.

Auch bei dieser Ausführungsform kann mindestens einer der Source/Drainbereiche des Transistors, der in der Niederspannungs- Peripherieschaltung ausgebildet ist, mit beiden, dem Dotierbe­ reich 76 hoher Konzentration und dem Dotierbereich 72 niedriger Konzentration, versehen sein.

Unter Bezugnahme auf Fig. 41 bis 43 wird ein Verfahren zur Herstellung der nicht-flüchtigen Halbleiterspeichervorrichtung der dritten Ausführungsform mit der oben beschriebenen Struktur im folgenden beschrieben. Die Fig. 41 bis 43 sind Schnittan­ sichten, die die unterscheidenden Schritte zur Herstellung der nicht-flüchtigen Halbleiterspeichervorrichtung der dritten Aus­ führungsform zeigen.

Wie Fig. 41 zeigt, werden die Dotierbereiche 72 und 72a niederer Konzentration durch dieselben Schritte wie die der zweiten Aus­ führungsform ausgebildet. Nach der Entfernung des Resists 71, gezeigt in Fig. 41, wird eine Siliziumoxidschicht mit einer Dicke von ungefähr 150 nm (1500 Å) über der gesamten Oberfläche des p- Typ Siliziumsubstrates 1 durch ein CVD-Verfahren ausgebildet, wie in Fig. 42 gezeigt. Zur Ausbildung der ersten Seitenwand-Iso­ lierschichten 73 und 73a auf den Seitenwänden der Gateelektroden 47 und 47a wird diese Siliziumoxidschicht anisotrop geätzt.

Wie Fig. 43 zeigt, wird ein Resist 97 auf der gesamten Haupt­ oberfläche des Siliziumsubstrates 1 ausgebildet. Der Resist 97 wird in eine vorbestimmte Konfiguration gemustert, um Abschnitte des Resists 97, die über den p-Wannen 13 in dem Bereich der Nie­ derspannungs-Peripherieschaltung angeordnet sind, zu entfernen. Unter Benutzung des Resists 97, der Gateelektroden 47 und der ersten Seitenwand-Isolierschichten 73 als Maske wird Arsen (As) zur Ausbildung der Dotierbereiche 76 hoher Konzentration bei den Bedingungen von 35 keV und 4 × 10¹⁵/cm² ionenimplantiert. Dadurch kann die Haltespannung des Transistors, der in dem Bereich der Hochspannungs-Peripherieschaltung ausgebildet ist, ohne Hinzufü­ gen eines Extraschrittes zu den bekannten Herstellungsschritten verbessert werden.

Nach der Ausbildung des Dotierbereiches 76 hoher Konzentration in dieser Art, wird die in Fig. 8 gezeigte nicht-flüchtige Halblei­ terspeichervorrichtung durch die Schritte, die ähnlich denen der ersten Ausführungsform sind, erhalten.

Obwohl bei der ersten Ausführungsform die Source/Drainbereiche des p-Kanal Transistors nach der Ausbildung der zweiten Seiten­ wand-Isolierschichten 74 und 74a ausgebildet werden, können sie nach der Ausbildung der ersten Seitenwand-Isolierschicht 73 und 73a ausgebildet werden. In den entsprechenden oben beschriebenen Ausführungsformen wurde die Erfindung auf die n-Kanal Transisto­ ren angewendet, aber die Erfindung kann auch auf die p-Kanal Transistoren angewendet werden.

Weiter können bei den oben beschriebenen Ausführungsformen, ob­ wohl Phosphor (P) Ionen als Ionen zur Ausbildung der Dotierberei­ che 72 und 72a niedriger Konzentration nahe den Drainbereichen der n-Kanal Transistoren verwendet werden, für denselben Zweck auch Arsen (As) Ionen verwendet werden. Bei der ersten Ausfüh­ rungsform wird BF₂ als Dotierstoffion zur Ausbildung der Source/- Drainbereiche des p-Kanal Transistors verwendet, aber für densel­ ben Zweck kann Bor (B) verwendet werden.

Desweiteren weisen bei der ersten Ausführungsform die ersten und zweiten Seitenwand-Isolierschichten 73, 73a, 74 und 74a Boden­ oberflächen derselben Weite auf. Jedoch können sie entsprechend unterschiedlich ausgewählte Weiten aufweisen. Bei der zweite Aus­ führungsform muß der Abstand zwischen der Gateelektrode 47a des n-Kanal Transistors, der in dem Bereich der Hochspannungs-Peri­ pherieschaltung ausgebildet ist, und dem Kontaktabschnitt mit der oberen Verbindungsschicht nur länger oder gleich der Weite der Bodenoberfläche der Seitenwand-Isolierschicht 73a sein, und kann, vorausgesetzt daß diese Bedingung erfüllt ist, frei gewählt wer­ den. Desweiteren können bei der dritten Ausführungsform die Ab­ stände zwischen den Gateelektroden 47a an der Drain-Bereichsseite und der Source-Bereichsseite des n-Kanal Transistors, der in dem Bereich der Hochspannungs-Peripherieschaltung ausgebildet ist, und dem Kontaktabschnitt frei ausgewählt werden, vorausgesetzt, daß sie gleich oder länger als die Weite der Bodenoberfläche der Seitenwand-Isolierschicht 73a sind.

Entsprechend der zuvor beschriebenen nicht-flüchtigen Halbleiter­ speichervorrichtung kann die Haltespannung des Transistors mit LDD-Struktur, der in dem Bereich der Hochspannungs-Peripherie­ schaltung ausgebildet ist, ohne Verschlechterung bzw. Störung der Treiberfähigkeit des Transistors, der in dem Bereich der Nieder­ spannungs-Peripherieschaltung ausgebildet ist, verbessert werden. Dadurch kann die nicht-flüchtige Halbleiterspeichervorrichtung mit hoher Leistung und hoher Zuverlässigkeit erhalten werden.

Desweiteren kann beim Verfahren zur Herstellung der nicht-flüch­ tigen Halbleiterspeichervorrichtung nach einem Aspekt die Halte­ spannung des LDD-Transistors in dem Bereich der Hochspannungs- Peripherieschaltung ohne Hinzufügen eines Extraschrittes zu den bekannten Herstellungsschritten verbessert werden.

Claims (18)

1. Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Speicherzellenfeld zur Speicherung von Information und ei­ ner peripheren Schaltung, die einen Betrieb des Speicherzellen­ feldes steuert, wobei die periphere Schaltung eine Hochspannungs-Peripherieschal­ tung mit einem ersten Transistor, der eine relativ hohe Spannung anlegt, und eine Niederspannungs-Peripherieschaltung mit einem zweiten Transistor, der eine relativ niedrige Spannung anlegt, aufweist, aufweisend:
ein Paar von ersten Dotierbereichen (72a) niedriger Konzentration eines zweiten Leitungstyps, die in einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstyps ausgebildet sind und einen ersten Kanalbereich des ersten Transistors defi­ nieren;
einer ersten Gateelektrode (47a), die auf dem ersten Kanalbereich mit einer dazwischen angeordneten Isolierschicht (41a) ausgebil­ det ist;
einem Paar von ersten Dotierbereichen (76a) hoher Konzentration des zweiten Leitungstyps, die jeweils ein Ende aufweisen, das in der Hauptoberfläche des Halbleitersubstrates (1) um einen ersten Abstand (L3) von dem Ende des ersten Dotierbereiches (72a) nied­ riger Konzentration auf der Seite des ersten Kanalbereiches ge­ trimmt ist, und daß von der ersten Gateelektrode (47a) weiter entfernt ist als das Ende des ersten Dotierbereiches (72a) nied­ riger Konzentration auf der Seite des ersten Kanalbereiches, und die sich von der ersten Gateelektrode (47a) weg erstrecken;
ein Paar von zweiten Dotierbereichen (72) niedriger Konzentration des zweiten Leitungstyps, die in der Hauptoberfläche des Halblei­ tersubstrates (1) ausgebildet sind und einen zweiten Kanalbereich des zweiten Transistors definieren;
einer zweiten Gateelektrode (47), die auf dem zweiten Kanalbe­ reich mit einer dazwischen angeordneten Isolierschicht (41) aus­ gebildet ist; und
einem Paar von zweiten Dotierbereichen (76) hoher Konzentration des zweiten Leitungstyps, die jeweils ein Ende aufweisen, das in der Hauptoberfläche des Halbleitersubstrates (1) um einen zweiten Abstand (L4), der kürzer als der erste Abstand (L3) ist, von dem Ende des zweiten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches getrennt ist, und das von der zweite Gateelektrode (47) weiter entfernt ist als das Ende des zweiten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches, und die sich von der zweiten Gateelektrode (47) weg erstrecken.

2. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Gateelektroden (47, 47a) Seitenwände auf­ weisen, auf denen erste Seitenwand-Isolierschichten (73, 73a) ausgebildet sind, und die ersten Seitenwand-Isolierschichten (73, 73a) mit darauf ausgebildeten zweiten Seitenwand-Isolierschichten (74, 74a) bedeckt sind, wobei ein Ende von jedem ersten Dotierbereich (72a) niedriger Konzentration auf der Seite des ersten Kanalbereiches unter der ersten Gateelektrode (47a) abgeordnet ist, ein Ende von jedem ersten Dotierbereich (76a) hoher Konzentration auf der Seite des ersten Kanalbereiches unter der zweiten Seitenwand-Isolierschicht (74a) angeordnet ist, ein Ende von jedem zweiten Dotierbereich (72) niedriger Konzentration auf der Seite des zweiten Kanalbe­ reiches unter der zweiten Gateelektrode (47) angeordnet ist, und ein Ende von jedem zweiten Dotierbereich (76) hoher Konzentration auf der Seite des zweiten Kanalbereiches unter der ersten Seiten­ wand-Isolierschichten (73) angeordnet ist.

3. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der erste Abstand (L3) im Bereich von ungefähr 0,2 µm bis ungefähr 1 µm liegt.

4. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß der Unterschied zwischen dem ersten Abstand (L3) und dem zweiten Abstand (L4) im wesentlichen gleich der Länge in der Kanallängen­ richtung der Bodenoberfläche der zweiten Seitenwand-Isolier­ schicht (74) ist.

5. Nicht-flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der erste Abstand (L3) im wesentlichen gleich zu der Summe der Längen in Kanallängenrichtung der Bodenoberflächen der ersten und zweiten Seitenwand-Isolierschichten (73a, 74a) ist, und daß der zweite Abstand (L4) im wesentlichen gleich der Länge in der Ka­ nallängenrichtung der Bodenoberfläche der ersten Seitenwand-Iso­ lierschicht (73) ist.

6. Nicht-flüchtige Halbleiterspeichervorrichtung mit einem Speicherzellenfeld zur Speicherung von Information und einer pe­ ripheren Schaltung, die einen Betrieb des Speicherzellenfeldes steuert, wobei die periphere Schaltung eine Hochspannungs-Peripherieschal­ tung mit einem eine relativ hohe Spannung anlegenden ersten Tran­ sistor und einer Niederspannungs-Peripherieschaltung mit einem eine relativ niedrige Spannung anlegenden zweiten Transistor auf­ weist, aufweisend:
erste und zweite Dotierbereiche (72a) niedriger Konzentration eines zweiten Leitungstyps, die in einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstyps ausgebildet sind, und die einen ersten Kanalbereich des ersten Transistors definieren;
eine erste Gateelektrode (47a), die mit einer dazwischen angeord­ neten Isolierschicht (41a) auf dem ersten Kanalbereich ausgebil­ det ist;
dritte und vierte Dotierbereiche (72) niedriger Konzentration des zweiten Leitungstyp, die in der Hauptoberfläche des Halbleiter­ substrates (1) ausgebildet sind, und einen zweiten Kanalbereich des zweiten Transistors definieren;
eine zweite Gateelektrode (47), die mit einer dazwischen angeord­ neten Isolierschicht (41) auf dem zweiten Kanalbereich ausgebil­ det ist; und
einen ersten Dotierbereich (76) hoher Konzentration des zweiten Leitungstyps, der auf der Seite des zweiten Kanalbereichs ein Ende aufweist, welches in einer Position angeordnet ist, die von der zweiten Gateelektrode (47) entfernter als das Ende des drit­ ten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches ist, und der sich von der zweiten Ga­ teelektrode (47) weg erstreckt.

7. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß
der erste Transistor weiter einen zweiten Dotierbereich (76a) hoher Konzentration des zweiten Leitungstyps aufweist,
der zweite Dotierbereich (76a) hoher Konzentration ein Ende auf­ weist, das um einen ersten Abstand von dem Ende des zweiten Do­ tierbereiches (72a) niedriger Konzentration auf der Seite des ersten Kanalbereiches getrennt ist, und das von der ersten Gate­ elektrode (47a) entfernter als das Ende des zweiten Dotierberei­ ches (72a) niedriger Konzentration auf der Seite des ersten Ka­ nalbereiches ist, und sich von der ersten Gateelektrode (47a) weg erstreckt, und
das Ende des ersten Dotierbereiches (76) hoher Konzentration auf der Seite des zweiten Kanalbereiches von dem Ende des dritten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches durch einen zweiten Abstand, der kleiner als der erste Abstand ist, getrennt ist, und von der zweiten Ga­ teelektrode (47) weiter entfernt ist als das Ende des dritten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches.

8. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der zweite Transistor weiter einen dritten Dotierbereich (76) hoher Konzentration des zweiten Leitungstyps aufweist, und der dritte Dotierbereich (76) hoher Konzentration ein Ende auf­ weist, welches durch den zweiten Abstand von dem Ende des vierten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches getrennt ist, und das von der zweiten Ga­ teelektrode (47) weiter entfernt als das Ende des vierten Do­ tierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches, und sich von der zweiten Gateelektrode (47) weg erstreckt.

9. Nicht-flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß der erste Dotierbereich (72a) niedriger Konzentration auf der Sei­ te des Drainbereichs (D) des ersten Transistors ausgebildet ist.

10. Nicht-flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der erste Abstand in einem Bereich von ungefähr 0,2 µm bis 1,0 µm liegt.

11. Nicht-flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 6 bis 10, dadurch gekennzeichnet, daß der zweite Transistor weiter einen dritten Dotierbereich (76) hoher Konzentration des zweiten Leitungstyps aufweist, und daß der dritte Dotierbereich (76) hoher Konzentration ein Ende auf der Seite des zweiten Kanalbereichs aufweist, welches von der zweiten Gateelektrode (47) weiter entfernt ist als das Ende des vierten Dotierbereiches (72) niedriger Konzentration auf der Seite des zweiten Kanalbereiches, und sich von der zweiten Gateelek­ trode (47) weg erstreckt.

12. Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter­ speichervorrichtung mit einem Speicherzellenfeld zur Speicherung von Information und einer peripheren Schaltung zur Steuerung ei­ nes Betriebes des Speicherzellenfeldes, wobei die periphere Schaltung eine Hochspannungs-Peripherieschaltung, die einen er­ sten Transistor aufweist, der eine relativ hohe Spannung anlegt, und eine Niederspannungs-Peripherieschaltung, welche einen zwei­ ten Transistor aufweist, der eine relativ niedrige Spannung an­ legt, aufweist, mit den Schritten:
Ausbildung eines ersten Wannenbereichs (11) und eines zweiten Wannenbereichs (13) in einem Bereich zur Ausbildung der Hochspan­ nungs-Peripherieschaltung in eine Hauptoberfläche eines Halblei­ tersubstrates (1) und Ausbildung eines dritten Wannenbereichs (11) und eines vierten Wannenbereichs (13) in einem Bereich zur Ausbildung der Niederspannungs-Peripherieschaltung in der Haupt­ oberfläche des Halbleitersubstrates (1);
Ausbildung von Gateelektroden (47, 47a) in vorbestimmten Positio­ nen auf den ersten, zweiten, dritten und vierten Bereichen (11, 13, 11, 13) mit dazwischen angeordneten Isolierschichten (41, 41a);
Ausbildung eines Resistmusters (71), welches die ersten und drit­ ten Wannenbereiche (11) bedeckt und die zweiten und vierten Wan­ nenbereiche (13) freiläßt und Ausbildung eines Dotierbereiches (72, 72a) niedriger Konzentration unter Benutzung des Resistmu­ sters (71) und der Gateelektroden (47, 47a) als eine Maske;
Ausbildung erster Seitenwand-Isolierschichten (73, 73a) auf Sei­ tenwänden der Gateelektroden (47, 47a);
Ausbildung eines Resistmusters (75), das den vierten Wannenbe­ reich (13) freiläßt, und Ausbildung eines ersten Dotierbereiches (76) hoher Konzentration in dem vierten Wannenbereich (13) unter Benutzung des Resistmusters (75), der Gateelektroden (47) und der ersten Seitenwand-Isolierschichten (73) als eine Maske;
Ausbildung zweiter Seitenwand-Isolierschichten (74) auf den er­ sten Seitenwand-Isolierschichten (73);
Ausbildung eines Resistmusters (77), das den zweiten Wannenbe­ reich (13) freiläßt, und Ausbildung eines zweiten Dotierbereiches (76a) hoher Konzentration in dem zweiten Wannenbereich (13) unter Benutzung des Resistmusters (77), der ersten und der zweiten Sei­ tenwand-Isolierschichten (73a, 74a) und der Gateelektroden (47a) als eine Maske; und
Ausbilden von Source/Drainbereichen (78) in den ersten und drit­ ten Wannenbereichen (11).

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß eine Länge in Kanallängenrichtung einer Bodenoberfläche der er­ sten Seitenwand-Isolierschicht (73, 73a), die in Kontakt mit dem Halbleitersubstrat (1) ist, im wesentlichen gleich einer Länge in der Kanallängenrichtung einer Bodenoberfläche der zweiten Seiten­ wand-Isolierschicht (74, 74a), die in Kontakt mit dem Halbleiter­ substrat (1) ist, ist.

14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß eine Länge in Kanallängenrichtung einer Bodenoberfläche der er­ sten Seitenwand-Isolierschicht (73, 73a), die in Kontakt mit dem Halbleitersubstrat (1) ist, unterschiedlich von einer Länge in der Kanallängenrichtung einer Bodenoberfläche der zweiten Seiten­ wand-Isolierschicht (74, 74a), die in Kontakt mit dem Halbleiter­ substrat (1) ist, ist.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch ge­ kennzeichnet, daß die ersten und zweiten Seitenwand-Isolierschichten (73, 73a, 74, 74a) ausgebildet werden durch Ausbildung einer Oxidschicht von ungefähr 1500 Å Dicke auf dem Halbleitersubstrat (1) und den Ga­ teelektroden (47, 47a) durch ein chemisches Gasphasenabschei­ dungsverfahren und anschließendes anisotropes Ätzen der Oxid­ schicht.

16. Ein Verfahren zur Herstellung einer nicht-flüchtigen Halb­ leiterspeichervorrichtung mit einem Speicherzellenfeld zur Spei­ cherung von Information und einer peripheren Schaltung, die einen Betrieb des Speicherzellenfeldes steuert, wobei die periphere Schaltung eine Hochspannungs-Peripherieschaltung, die einen er­ sten Transistor aufweist, der eine relativ hohe Spannung anlegt, und eine Niederpannungs-Peripherieschaltung, die einen zweiten Transistor aufweist, der eine relativ niedrige Spannung anlegt, aufweist, mit den Schritten:
Ausbilden eines ersten Wannenbereiches (11) und eines zweiten Wannenbereiches (13) in einem Bereich zum Ausbilden der Hochspan­ nungs-Peripherieschaltung in eine Hauptoberfläche eines Halblei­ tersubstrates (1) und Ausbilden eines dritten Wannenbereiches (11) und eines vierten Wannenbereiches (13) in einem Bereich zur Ausbildung der Niederspannungs-Peripherieschaltung in der Haupt­ oberfläche des Halbleitersubstrates (1);
Ausbilden von Gateelektroden (47, 47a) in vorbestimmten Positio­ nen auf den ersten, zweiten, dritten und vierten Bereichen (11, 13, 11, 13) mit dazwischen angeordneten Isolierschichten (41, 41a);
Ausbilden eines Resistmusters (71), welches den ersten und drit­ ten Wannenbereich (11) bedeckt und den zweiten und vierten Wan­ nenbereich (13) freilegt und Ausbilden eines Dotierbereiches (72, 72a) niedriger Konzentration unter Benutzung des Resistmusters (71) und der Gateelektroden (47, 47a) als eine Maske;
Ausbilden von Seitenwand-Isolierschichten (73, 73a) auf Seiten­ wänden der Gateelektroden (47, 47a);
Ausbilden eines Resistmusters (95), das den vierten Wannenbereich (13) und einen Source-Bereich eines Transistors, der in dem zwei­ ten Wannenbereich (13) ausgebildet ist, freilegt, und Ausbilden eines ersten Dotierbereiches (76a, 76) hoher Konzentration in dem vierten Wannenbereich (13) und des Source-Bereiches des Transi­ stors, der in dem zweiten Wannenbereich (13) ausgebildet ist, unter Benutzung des Resistmusters (95), der Gateelektroden (47, 47a) und der Seitenwand-Isolierschichten (73, 73a) als eine Mas­ ke;
Ausbilden von Source/Drainbereichen (78) in den ersten und drit­ ten Wannenbereichen (11);
Ausbilden von Zwischenschicht-Isolierschichten (61, 62, 63) auf den ersten, zweiten, dritten und vierten Wannenbereichen (11, 13);
Ausbilden von Kontaktlöchern (66), die den ersten Dotierbereich (76a, 76) hoher Konzentration oder den Dotierbereich (72, 72a) niedriger Konzentration freilegen in vorbestimmten Positionen in den Zwischenschicht-Isolierschichten (61, 62, 63); und
Ausbilden zweiter Dotierbereiche (99, 99a) hoher Konzentration in den zweiten und vierten Wannenbereichen (13) durch Einbringen von Dotierstoff durch die Kontaktlöcher (66).

17. Verfahren zur Herstellung einer nicht-flüchtigen Halbleiter­ speichervorrichtung mit einem Speicherzellenfeld zur Speicherung von Information und einer peripheren Schaltung, die einen Betrieb des Speicherzellenfeldes steuert, wobei die periphere Schaltung eine Hochspannungs-Peripherieschaltung, die einen ersten Transi­ stor aufweist, der eine relativ hohe Spannung anlegt, und eine Niederspannungs-Peripherieschaltung, die einen zweiten Transistor aufweist, der eine relativ niedrige Spannung anlegt, aufweist, mit den Schritten:
Ausbilden eines ersten Wannenbereiches (11) und eines zweiten Wannenbereiches (13) in einem Bereich zur Ausbildung der Hoch­ spannungs-Peripherieschaltung in einer Hauptoberfläche eines Halbleitersubstrates (1) und Ausbilden eines dritten Wannenberei­ ches (11) und eines vierten Wannenbereiches (13) in einem Bereich zur Ausbildung der Niederspannungs-Peripherieschaltung in der Hauptoberfläche des Halbleitersubstrates (1);
Ausbilden von Gateelektroden (47, 47a) in vorbestimmten Positio­ nen auf dem ersten, zweiten, dritten und vierten Bereich (11, 13, 11, 13) mit dazwischen angeordneten Isolierschichten (41, 41a);
Ausbilden eines Resistmusters (71), welches den ersten und drit­ ten Wannenbereich (11) bedeckt und den zweiten und vierten Wan­ nenbereich (13) freilegt und Ausbilden von Dotierbereichen (72, 72a) niedriger Konzentration unter Benutzung des Resistmusters (71) und der Gateelektroden (47, 47a) als eine Maske;
Ausbilden von Seitenwand-Isolierschichten (73, 73a) auf Seiten­ wänden der Gateelektroden (47, 47a);
Ausbilden eines Resistmusters (97), das den vierten Wannenbereich (13) freilegt, und Ausbilden eines ersten Dotierbereiches (76) hoher Konzentration unter Benutzung des Resistmusters (97), der Gateelektroden (47) und der Seitenwand-Isolierschichten (73) als eine Maske;
Ausbilden von Source/Drainbereichen (78) in dem ersten und drit­ ten Wannenbereich (11);
Ausbilden von Zwischenschicht-Isolierschichten (61, 62, 63) auf dem ersten, zweiten, dritten und vierten Wannenbereich (11, 13);
Ausbilden von Kontaktlöchern, die teilweise den ersten Dotierbe­ reich (76) hoher Konzentration oder den Dotierbereich (72, 72a) niedriger Konzentration freilegen, in vorbestimmten Positionen in den Zwischenschicht-Isolierschichten (61, 62, 63); und
Ausbilden zweiter Dotierbereiche (99, 99a) hoher Konzentration in den zweiten und vierten Wannenbereichen (13) durch Einbringen von Dotierstoff durch die Kontaktlöcher (66).

18. Nicht-flüchtige Halbleiterspeichervorrichtung, bei der eine Länge (L3) in einer Kanallängenrichtung eines Dotierbereiches (72a) niedriger Konzentration eines Transistors, der in einer Hochspannungs-Peripherieschaltung ausgebildet ist, und eine Länge (L4) in einer Kanallängenrichtung eines Dotierbereiches (72) nie­ driger Konzentration eines Transistors, der in einer Niederspan­ nungs-Peripherieschaltung ausgebildet ist, eine Beziehung aufwei­ sen, die in Übereinstimmung mit einer angelegten Spannung be­ stimmt wird.