CN112490248B - 铁电浮栅存储器单元串及制备方法 - Google Patents

铁电浮栅存储器单元串及制备方法 Download PDF

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Abstract

本发明公开了一种铁电浮栅存储器单元串及制备方法，包括：绝缘衬底上侧设置有沟道层，沟道层上设置有隧穿介质层，隧穿介质层上侧设置有复合单元；复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，至少浮栅金属层和第一控制栅极金属层的两端覆盖有第一绝缘介质层；绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。本发明提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能。

Description

铁电浮栅存储器单元串及制备方法
技术领域
本发明属于半导体技术领域，尤其涉及一种铁电浮栅存储器单元串及制备方法。
背景技术
半导体制造工艺的不断更新使得当下集成电路的集成度越来越高，存储器件的存储密度也越来越高。现阶段，工业界普遍使用硅基器件作为浮栅存储器的单元，并已开发出二维存储器件和三维存储器件的集成结构。
然而，随着集成密度的提高，器件的特征尺度在不断缩小，包括晶体管的沟道长度以及各种介质层厚度同时也在减小。因此，特征尺寸减小带来的短沟道效应，以及栅极介质层厚度减小带来的浮栅层漏电，都极大制约了浮栅存储器件的开关比和保持时间。
过渡金属硫化物具有层状结构，其厚度是原子量级且表面没有多余的悬挂键，可在晶体管中充当沟道层材料，能有效克服短沟道效应，提高器件的电流开/关比和存储器件的擦除/写入比，降低器件的整体功耗。锆掺杂的二氧化铪，在兼容现有硅工艺尺寸上被发现具有铁电效应，用于栅介质层可以依靠铁电极化效应束缚浮栅层中的电子，对比传统的浮栅存储器件可以达到更长的保持时间。
综上所述，现有的技术的缺陷为：现有的晶体管存在短沟道效应，且存在浮栅层漏电现象，极大制约了浮栅存储器件的开关比和保持时间。
发明内容
因此在现有技术中，目前的晶体管由于短沟道效应和浮栅层漏电的现象，浮栅存储器件的开关比和保持时间较低，性能较差。
为此，非常需要一种存储器件，在特征尺寸很小时，也能维持较高的存储时间和较低的功耗，从而提高存储集成电路的性能。
在本发明实施方式的第一方面中，提供了一种铁电浮栅存储器单元串，包括：绝缘衬底、沟道层和复合单元，其中，上述绝缘衬底上侧设置有沟道层，上述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层；上述沟道层上设置有隧穿介质层，上述隧穿介质层上侧设置有复合单元；
上述复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，上述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层。
在本发明的一个实施例中，上述浮栅金属层为氮化钛或钨；上述隧穿介质层为二氧化铪或氧化铝；上述沟道层为单层或多层过渡金属硫化物；上述第一绝缘介质层为氧化铝或二氧化硅；上述铁电介质层为锆掺杂二氧化铪HfxZr(1-x)O2材料。
在本发明的另一个实施例中，上述源电极金属层和漏电极金属层均为钛铂金合金或钛金合金，上述第一控制栅极金属层为钛金合金。
在本发明的又一个实施例中，上述第一控制栅极金属层上连接有字线，上述源电极金属层上连接有源线，上述漏电极金属层上连接有位线。
在本发明的再一个实施例中，上述沟道层与源电极金属层、漏电极金属层直接接触。
在本发明实施方式的第二方面中，提供了一种铁电浮栅存储器单元串的制备方法，包括：在上述绝缘衬底上利用钛铂金合金或钛金合金制备上述源电极金属层和上述漏电极金属层；
制备上述沟道层，并将上述沟道层转移至上述绝缘衬底上侧；
在上述沟道层上制备上述隧穿介质层；
将氮化钛或钨图形化，在上述隧穿介质层上方利用图形化的氮化钛或钨制备上述浮栅金属层；
在上述浮栅金属层上方制备上述铁电介质层，其中，上述铁电介质层高温退火后进行铁电畴翻转预循环处理，其中，进行铁电畴翻转预循环处理的次数为102-105次；
将钛金合金图形化，在上述铁电介质层上方利用图形化的钛金合金制备上述第一控制栅极金属层；
在上述沟道层上侧两端制备第一绝缘介质层。
在本发明实施方式的第三方面中，提供了一种铁电浮栅存储器单元串的电子控制方法，包括：上述第一控制栅极金属层接收字线电压信号；
位于上述第一控制栅极金属层下方的铁电介质层在铁电极化效应的作用下在铁电介质层中产生内建极化电场；
位于铁电介质层下方的浮栅金属层根据上述第一控制栅极金属层接收的字线电压信号以及上述铁电介质层的内建极化电场产生感应电压；
上述浮栅金属层根据上述感应电压控制电子行为，其中，控制电子行为包括：控制电子从上述沟道层穿过位于沟道层和浮栅金属层之间的隧穿介质层进出上述浮栅金属层。
在本发明实施方式的第四方面中，提供了一种3D铁电浮栅存储器单元串，包括：绝缘衬底；
上述绝缘衬底上侧设置有沟道层，上述沟道层上侧设置有隧穿介质层，上述隧穿介质层上侧设置有复合单元组，其中，上述复合单元组由多个按阵列方式分布的复合单元组成，上述复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，上述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层；
上述复合单元组两端设置有第二控制栅极，两个上述第二控制栅极外侧设置有第二绝缘介质层；
上述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层。
在本发明的一个实施例中，上述第二控制栅极设置于上述隧穿介质层上侧，上述第二绝缘介质层设置于上述绝缘衬底上侧。
在本发明的另一个实施例中，两个上述第二控制栅极金属层上分别连接有串选择线和源选择线；上述源电极金属层上连接有源线，上述漏电极金属层上连接有位线。
本发明实施例提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能；通过使用单层或多层过渡金属硫化物层状材料作为浮栅存储器的沟道层，可以克服短沟道效应的负面影响，增大器件的开关电流比，从而降低存储集成电路的整体功耗，提高存储集成电路的稳定性。
同时，通过在浮栅和控制栅极间的铁电介质层施加锆掺杂二氧化铪HfxZr(1-x)O2材料，并经过102-105次铁电畴翻转预循环处理达到稳定状态，以束缚浮栅所存储的电荷，从而达到增加存储时间的目的。
附图说明
图1是本发明实施例提供的铁电浮栅存储器单元串的结构示意图。
图2是本发明实施例提供的铁电浮栅存储器单元串的结构示意图。
图3是本发明实施例提供的铁电浮栅存储器单元串的制备方法流程图。
图4是本发明实施例提供的铁电浮栅存储器单元串的电子控制方法流程图。
图5是本发明实施例提供的3D铁电浮栅存储器单元串的等效电路图。
图6是本发明实施例提供的3D铁电浮栅存储器单元串的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。应当注意的是，附图中的各个部分没有按真实尺寸比例绘制，可能并未表示出某些本领域技术人员所公知的部分。
在下文中描述了本发明的具体实施例的某些结构，材料，工艺细节，以便更清楚地理解。但正如本领域技术人员能够理解的那样，可以不通过这些细节实现本发明相同或相似功能的发明。
下面结合图1对本发明示例性实施方式的铁电浮栅存储器单元串进行描述。
如图1所示，本发明实施例提供的铁电浮栅存储器单元串包括：绝缘衬底101、源电极金属层102、漏电极金属层103、沟道层104、隧穿介质层105，浮栅金属层106、铁电介质层107、第一控制栅极金属层108、第一绝缘介质层109、字线WL、源线SL、位线BL。
本发明的一个实施例中，绝缘衬底101位于最下方，源电极金属层102和漏电极金属层103位于绝缘衬底101中，并位于绝缘衬底101的两端，且源电极金属层102和漏电极金属层103均与位于上方的沟道层104接触；隧穿介质层位于沟道层104的上侧，隧穿介质层上侧设置有复合单元；其中，复合单元包括由下至上依次设置的浮栅金属层106、铁电介质层107和第一控制栅极金属层108，浮栅金属层106的两端和第一控制栅极金属层108的两端均设置有第一绝缘介质层109，用于隔离各个器件单元；字线WL与第一控制栅极金属层108连接，以提供栅极电压，位线BL金属层与漏电极金属层103连接，以提供漏极电压，源线SL与源电极金属层102连接，以提供源极电压。
根据本发明实施例提供的铁电浮栅存储器单元串，通过浮栅金属层控制电子行为，能够最大化铁电介质层的产生的铁电极化电场对电荷的束缚作用，有效延长存储时间，降低响应时间，提高铁电浮栅存储器单元串的整体性能。
在本实施例中，第一绝缘介质层109至少覆盖于浮栅金属层106和第一控制栅极金属层108的两端，具体的，如图2所示，第一绝缘介质层109也可以直接覆盖于隧穿介质层、浮栅金属层106、铁电介质层107和第一控制栅极金属层108的两端。
在本实施例中，铁电介质层107使用的为铁电材料，具体的，是经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2，其中，可选地，x＝0.5。
在本实施例中，沟道层104使用的为单层或多层过渡金属硫化物材料，具体的，沟道层104与绝缘衬底101，源电极金属层102，漏电极金属层103，隧穿介质层以及绝缘介质层的接触方式均为范德华接触，表面无多余悬挂键。
根据本发明的实施例，通过在浮栅和控制栅极间的铁电介质层107采用锆掺杂二氧化铪HfxZr(1-x)O2材料，并经过102-105次铁电畴翻转预循环处理达到稳定状态，以束缚浮栅所存储的电荷，从而达到增加保持时间的目的。
在介绍了本发明示例性实施方式的铁电浮栅存储器单元串之后，接下来，参考图3对本发明示例性实施方式的铁电浮栅存储器单元串的制备方法进行描述。
本发明的另一个实施例中，如图3所示，根据本发明实施例的铁电浮栅存储器单元串的制备方法包括操作S301～操作S307。
在操作S301，在绝缘衬底101上制备源电极金属层102和漏电极金属层103，具体的，先在绝缘衬底101上刻蚀出图形化的源区和漏区，再通过磁控溅射或电子束蒸发沉积源电极和漏电极，本实施例中，绝缘衬底101采用的是等离子增强化学气相沉积的二氧化硅，源电极金属层102和漏电极金属层103的材料为钛铂金合金或钛金合金，也可以是其他满足同样作用的金属或合金。
在操作S302，制备沟道层104，具体的，本实施例中的沟道层104采用的过渡金属硫化物为通过化学气相沉积法制备出的大面积二硫化钼材料，并通过范德华接触转移至绝缘衬底101上，同时与源电极金属层102和漏电极金属层103接触。
在操作S303，在沟道层104上方制备隧穿介质层，具体的，本实施例中的隧穿介质层材料为通过原子层沉积的三氧化二铝或二氧化铪，也可以是其他起相同作用的高介电常数化合物。
在操作S304，在隧穿介质层上方制备图形化浮栅金属层106，具体的，本实施例中的图形化浮栅金属层106材料为通过电子束蒸发制备的氮化钛或通过磁控溅射制备的钨金属，也可以是其他具有相似功函数的金属或合金。
在操作S305，在图形化浮栅金属层106上方制备铁电介质层107，具体的，本实施例中的铁电介质层107材料为通过原子层沉积制备且经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2，也可以是其他起相同作用的铁电材料。
在操作S306，在铁电介质层107上方制备图形化第一控制栅极金属层108，具体的，本实施例中的第一控制栅极金属层108材料为通过电子束蒸发制备的钛金合金，也可以是其他满足同样作用的金属或合金。
在操作S307，制备绝缘介质层，绝缘介质层位于沟道层104上方，并至少围绕第一控制栅极金属层108和浮栅金属层106，用于隔离各个器件单元，具体的，本实施例中的绝缘介质层材料为通过原子层沉积的三氧化二铝材料或二氧化硅材料，也可以是其他满足同样作用的氧化物。
需要指出的是，本实施例的制备在步骤为优选实施例步骤，根据各步骤之间的逻辑关系可以看出，操作S301～操作S307之间并没由严格的先后顺序，具体的，形成相似结构和相似材料组分的器件的步骤均在本发明的保护范围之内。
在介绍了本发明示例性实施方式的铁电浮栅存储器单元串的制备方法之后，接下来，参考图4对本发明示例性实施方式的铁电浮栅存储器单元串的控制方法进行描述。
本发明的又一个实施例中，如图4所示，根据本发明实施例提供的铁电浮栅存储器单元串的控制方法包括操作S401～操作S404。
在操作S401，第一控制栅极金属层108接受栅电压WL信号。
在操作S402，铁电介质层107在第一控制栅极金属层108和浮栅金属层106的电压差作用下在内部产生极化电场。
在操作S403，浮栅金属层106根据栅极电压和铁电介质层107内部的铁电极化电场产生感应电压，具体的，得益于铁电极化效应，感应电压在撤去控制栅极电压后依然能够保持，并进一步影响步骤S403。
在操作S404，浮栅金属层106根据感应电压控制电子从沟道经过隧穿介质层进出浮栅，并受铁电介质层107束缚，具体的，电子通过隧穿介质层的方式包括Fowler-Nordheim隧穿和热载流子发射两种，即使撤去控制栅极极电压，出于铁电介质层107内部已经形成并保持的铁电极化场对浮栅金属层106内电荷的持续束缚作用，浮栅金属层106中存储的电荷泄露减少，存储器数据保持时间会随之增加，实现区别于其他非易失性浮栅存储器的高数据保持时间功能。
在本实施例中，过渡金属硫化物沟道层104采用的二维二硫化钼材料能够有效克服尺寸微缩带来的短沟道效应的不利影响，同时，沟道层104的功函数与浮栅金属层106的功函数经过设计，可以提供可观的隧穿电流密度以及读写状态下可观的电流开关比，实现铁电浮栅存储器的低功耗读写操作功能。
本发明的再一个实施例中，还可以将本发明实施例的铁电浮栅存储器单元串作阵列状排列实现二维存储器件。
图5为本发明实施例提供的3D铁电浮栅存储器单元串的等效电路图。
在本实施例中，存储单元串为包括3个存储单元和2个控制单元的情形，可以理解，存储单元串中的存储单元数量可以是任意个。
如图5所示，3D铁电浮栅存储器件的存储单元串的一端连至位线BL，一端连至源线SL。存储单元串包括两端之间的多个晶体管，依次为：第一选择晶体管Q1、第一存储晶体管M1、第二存储晶体管M2、第三存储晶体管M3、第二选择晶体管Q2。第一选择晶体管Q1的栅极与串选择线(Selection Gate for Drain，SGD)相连，第二选择晶体管Q2的栅极与源选择线(Selection Gate for Source，SGS)相连，存储晶体管M1、M2、M3的栅极分别与对应的字线WL1、WL2、WL3相连。
图6是本发明实施例提供的3D铁电浮栅存储器单元串的结构示意图。
在本实施例中，3D铁电浮栅存储器单元串包括：绝缘衬底101、源电极金属层102、漏电极金属层103、沟道层104、隧穿介质层105，浮栅金属层106、铁电介质层107、第一控制栅极金属层108、第一绝缘介质层109、第二控制栅极金属层110、第二绝缘介质层111、源线SL、位线BL、字线WL1、字线WL2、字线WL3、SGD串选择线、SGS源选择线。
在本实施例中，绝缘衬底101上侧设置有沟道层104，沟道层104上侧设置有隧穿介质层105，隧穿介质层105上侧设置有复合单元组，其中，复合单元组由多个按阵列方式分布的复合单元组成，每个复合单元包括由下至上依次设置的浮栅金属层106、铁电介质层107和第一控制栅极金属层108，浮栅金属层106的两端和第一控制栅极金属层108的两端均设置有第一绝缘介质层109；
复合单元组两端设置有第二控制栅极，两个第二控制栅极外侧设置有第二绝缘介质层111；绝缘衬底101上侧两端嵌装有源电极金属层102和漏电极金属层103。
在本实施例中，第二控制栅极设置于隧穿介质层105上侧，第二绝缘介质层111设置于绝缘衬底101上侧；两个第二控制栅极金属层110上分别连接有串选择线和源选择线；源电极金属层102上连接有源线SL，漏电极金属层103上连接有位线BL。
在本实施例中，绝缘衬底101采用的是等离子增强化学气相沉积的二氧化硅；源电极金属层102和漏电极金属层103的材料为钛铂金合金或钛金合金；沟道层104为通过化学气相沉积法制备出的大面积二硫化钼材料，并通过范德华接触转移至绝缘衬底101上，同时与源电极金属层102和漏电极金属层103接触；隧穿介质层为通过原子层沉积的三氧化二铝或二氧化铪；浮栅金属层106为通过电子束蒸发制备的氮化钛或通过磁控溅射制备的钨金属；铁电介质层107为通过原子层沉积制备且经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2；第一控制栅极金属层108和第二控制栅极金属层110相同，为通过电子束蒸发制备的钛金合金；第一绝缘介质层109和第二绝缘介质层111相同，为通过原子层沉积的三氧化二铝材料或二氧化硅材料；其中，第一绝缘介质层109至少围绕控制栅金属层和浮栅金属层106，用于隔离各个器件单元。需要说明的是，本申请并不限定这些材料的类型，这些材料均可以是其他满足相似功能的其他材料。
在本实施例中，晶体管Q1、晶体管Q2、存储晶体管M1、存储晶体管M2、存储晶体管M3使用公用的沟道层104和隧穿介质层，其中，存储晶体管M1、存储晶体管M2、存储晶体管M3还使用了公共的铁电介质层107，理所当然的，也可以采取独立的步骤分别形成上述所有的介质层。
在写入操作中，浮栅存储器件单元串利用Fowler-Nordheim隧穿效应将数据写入存储晶体管M1至晶体管M3中选定的存储晶体管。以存储晶体管M2为例，在源极线SL接地时，源选择线SGS偏置到零伏电压，使得选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得选择晶体管Q1导通。进一步地，位线BL接地，字线WL2偏置于编程电压VPG，其余字线偏置于低于编程电压VPG的状态，使得只有存储晶体管M2的字线电压高于隧穿电压，只有存储晶体管M2浮栅金属层106上方的铁电介质层107区域产生具有稳定方向的铁电极化场，则只有存储晶体管M2的沟道区的电子，经由隧穿介质层到达浮栅金属层106，从而将数据转变成电荷存储于存储晶体管M2的浮栅金属层106中，并由存储晶体管M2的铁电介质层107产生的铁电极化效应束缚。
在读取操作中，铁电浮栅存储器件单元串根据存储晶体管M1至存储晶体管M3中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高于读取电压VRD的状态。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1和M3始终处于导通状态，因此，浮栅存储器件单元串的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
根据本发明实施例，铁电介质层107为通过原子层沉积制备且经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2，因此，可以在编程操作结束后，利用编程操作中驱动的铁电极化效应在铁电介质层107中形成稳定的极化场，从而束缚浮栅金属层106中的电荷，减少电荷泄露，达到增加保持时间的目的。本实施例中，沟道层104为通过化学气相沉积法制备出的大面积二硫化钼材料，可以有效克服短沟道效应，增大浮栅存储器件单元串的开态电流并减小关态电流。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种铁电浮栅存储器单元串，其特征在于，包括：
绝缘衬底；
所述绝缘衬底上侧设置有沟道层，所述沟道层上设置有隧穿介质层，所述隧穿介质层上侧设置有复合单元；
所述复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，其中，所述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层，所述铁电介质层为经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2材料；
所述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层，且所述源电极金属层和所述漏电极金属层均与位于上方的所述沟道层接触；
其中，所述沟道层与所述绝缘衬底、所述源电极金属层、所述漏电极金属层以及所述隧穿介质层的接触方式均为范德华接触。
2.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述浮栅金属层为氮化钛或钨；所述隧穿介质层为二氧化铪或氧化铝；所述沟道层为单层或多层过渡金属硫化物；所述第一绝缘介质层为氧化铝或二氧化硅。
3.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述源电极金属层和漏电极金属层均为钛铂金合金或钛金合金，所述第一控制栅极金属层为钛金合金。
4.如权利要求1所述的铁电浮栅存储器单元串，其特征在于，所述第一控制栅极金属层上连接有字线，所述源电极金属层上连接有源线，所述漏电极金属层上连接有位线。
5.一种如权利要求1-4任一项所述的铁电浮栅存储器单元串的制备方法，其特征在于，包括：
在所述绝缘衬底上利用钛铂金合金或钛金合金制备所述源电极金属层和所述漏电极金属层；
制备所述沟道层，并将所述沟道层转移至所述绝缘衬底上侧，且所述源电极金属层和所述漏电极金属层均与位于上方的所述沟道层接触；
在所述沟道层上制备所述隧穿介质层；
将氮化钛或钨图形化，在所述隧穿介质层上方利用图形化的氮化钛或钨制备所述浮栅金属层；
在所述浮栅金属层上方制备所述铁电介质层，其中，所述铁电介质层高温退火后进行102-105次铁电畴翻转预循环处理，所述铁电介质层为具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2材料；
将钛金合金图形化，在所述铁电介质层上方利用图形化的钛金合金制备所述第一控制栅极金属层；
在所述沟道层上侧两端制备第一绝缘介质层；
其中，所述沟道层与所述绝缘衬底、所述源电极金属层、所述漏电极金属层以及所述隧穿介质层的接触方式均为范德华接触。
6.一种如权利要求1-4任一项所述的铁电浮栅存储器单元串的电子控制方法，其特征在于，包括：
所述第一控制栅极金属层接收字线电压信号；
位于所述第一控制栅极金属层下方的铁电介质层在铁电极化效应的作用下在铁电介质层中产生内建极化电场；
位于铁电介质层下方的浮栅金属层根据所述第一控制栅极金属层接收的字线电压信号以及所述铁电介质层的内建极化电场产生感应电压；
所述浮栅金属层根据所述感应电压控制电子行为，其中，控制电子行为包括：控制电子从所述沟道层穿过位于沟道层和浮栅金属层之间的隧穿介质层进出所述浮栅金属层。
7.一种3D铁电浮栅存储器单元串，其特征在于，包括：
绝缘衬底；
所述绝缘衬底上侧设置有沟道层，所述沟道层上侧设置有隧穿介质层，所述隧穿介质层上侧设置有复合单元组，其中，所述复合单元组由多个按阵列方式分布的复合单元组成，所述每个复合单元包括由下至上依次设置的浮栅金属层、铁电介质层和第一控制栅极金属层，所述浮栅金属层的两端和第一控制栅极金属层的两端均设置有第一绝缘介质层，所述铁电介质层为经过102-105次铁电畴翻转预循环处理，具有稳定的铁电极化效应的锆掺杂二氧化铪HfxZr(1-x)O2材料；
所述复合单元组两端设置有第二控制栅极，两个所述第二控制栅极外侧设置有第二绝缘介质层；
所述绝缘衬底上侧两端嵌装有源电极金属层和漏电极金属层，且所述源电极金属层和所述漏电极金属层均与位于上方的所述沟道层接触；
其中，所述沟道层与所述绝缘衬底、所述源电极金属层、所述漏电极金属层以及所述隧穿介质层的接触方式均为范德华接触。
8.如权利要求7所述的3D铁电浮栅存储器单元串，其特征在于，所述第二控制栅极设置于所述隧穿介质层上侧，所述第二绝缘介质层设置于所述绝缘衬底上侧。
9.如权利要求7所述的3D铁电浮栅存储器单元串，其特征在于，两个所述第二控制栅极金属层上分别连接有串选择线和源选择线；所述源电极金属层上连接有源线，所述漏电极金属层上连接有位线。
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