DE4327653C2

DE4327653C2 - Nichtflüchtige Halbleiterspeichervorrichtung mit verbessertem Koppelverhältnis und Verfahren zur Herstellung einer solchen

Info

Publication number: DE4327653C2
Application number: DE4327653A
Authority: DE
Inventors: Atsushi Fukumoto; Makoto Ohi; Hiroshi Onoda; Natsuo Ajika; Yuichi Kunori
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-08-27
Filing date: 1993-08-17
Publication date: 2001-04-19
Anticipated expiration: 2013-08-18
Also published as: US5338957A; JPH0677440A; DE4327653A1

Description

Die vorliegende Erfindung betrifft eine nichtflüchtige Halblei terspeichervorrichtung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zur Herstellung einer nichtflüchtigen Halb leiterspeichervorrichtung.

Aus der US-4 892 840 ist eine nichtflüchtige Halbleiterspei chervorrichtung mit einem Halbleitersubstrat mit einer Haupt oberfläche, (m × n) Ladungsspeicherelektroden, die in einer Matrix von m Zeilen und n Spalten auf der Hauptoberfläche des Halbleitersubstrates mit einem darunterliegenden ersten Isola tionsfilm angeordnet sind, einem Paar von als Source-/Drainbe reiche dienenden Fremdatombereichen, die in einer Hauptoberfläche des Halbleitersubstrates mit einem vorbestimmten Abstand zwischen einander gebildet sind und in der Spaltenrichtung einen Kanalbe reich einschließen, der direkt unterhalb der Ladungsspeicher elektrode gebildet ist, einem Elementisolationsbereich, der zwi schen jeder Spalte sowie über zwei benachbarte Zeilen von La dungsspeicherelektroden gebildet ist, bekannt.

Ein "Flash"-Speicher ist als Speicher bekannt, der ein beliebiges Schreiben von Daten und ein elektrisches Löschen der eingeschrie benen Informationsladung gestattet.

Fig. 27 ist ein Blockschaltbild mit dem Aufbau eines allgemeinen Flash-Speichers. Wie in Fig. 27 gezeigt, umfaßt ein Flash- Speicher eine Speicherzellenmatrix 100, die in Zeilen und Spalten angeordnet ist, einen X-Adreßdecoder 200, ein Y-Gatter 300, einen Y-Adreßdecoder 400, einen Adreßpuffer 500, eine Schreibschaltung 600, einen Leseverstärker 700, einen Eingabe-/Ausgabepuffer 800 sowie eine Steuerlogik 900.

Die Speicherzellenmatrix 100 umfaßt intern eine Mehrzahl von Speichertransistoren, die in der Matrix angeordnet sind. Der X- Adreßdecoder 200 und das Y-Gatter 300 sind zum Auswählen einer Zeile und einer Spalte in der Speicherzellenmatrix 100 verbunden.

Der Y-Adreßdecoder 400 legt Informationen zum Auswählen einer Spalte an und ist mit einem Y-Gatter 300 verbunden. Der Adreßpuffer 500 zum zeitweisen (temporären) Speichern von Adreßinformation ist mit dem X-Adreßdecoder 200 und dem Y- Adreßdecoder 400 verbunden.

Eine Schreibschaltung 60 zum Ausführen eines Schreibbetriebs (Schreiboperation) zum Zeitpunkt der Dateneingabe und ein Leseverstärker 700 zum Bestimmen von "0" und "1" durch den derzei tigen Wert am Datenausgang sind mit dem Y-Gatter 300 verbunden. Der Eingabe-/Ausgabepuffer 800 zum zeitweisen Speichern von jeweiligen Ausgabedaten ist mit der Schreibschaltung 600 und dem Leseverstärker 700 verbunden.

Eine Steuerlogik 900 zum Steuern des Betriebs des Flash-Speichers ist mit dem Adreßpuffer 500 und dem Eingabe-/Ausgabepuffer 800 verbunden. Die Steuerlogik 900 führt eine Steuerung entsprechend eines Chipaktivierungssignals, eines Ausgabeaktivierungssignals und eines Programmsignals aus.

Fig. 28 ist ein Äquivalenzschaltbild mit dem schematischen Aufbau der Speicherzellenmatrix 100 aus Fig. 27. Wie in Fig. 28 ge zeigt, ist eine Matrixstruktur gebildet, wobei eine Mehrzahl von Wortleitungen WL₁, WL₂, . . ., WL_i, die sich in der Zeilenrichtung erstrecken, senkrecht zu einer Mehrzahl von Bitleitungen BL₁, BL₂, . . ., BL_j sind, die sich in Spaltenrichtung erstrecken.

Am Kreuzungspunkt jeder Wortleitung und jeder Bitleitung ist ein Speichertransistor Q₁₁, Q₁₂, . . ., Q_ij angeordnet, der jeweils ein schwimmendes Gate ("floating" Gate) aufweist. Der Drainbereich je des Speichertransistors ist mit jeder Bitleitung verbunden.

Der Sourcebereich jedes Speichertransistors ist mit jeder der Sourceleitungen S₁, S₂, . . .verbunden. Die Sourcebereiche der Speichertransistoren, die zu derselben Zeile gehören, sind mit einander verbunden, wie in der Zeichnung gezeigt.

Fig. 29 ist eine Schnittansicht eines Speichertransistors, der den oben beschriebenen Flash-Speicher bildet. Dieser Flash- Speicher wird als sogenannter Flash-Speicher vom gestapelten Gatetyp bezeichnet.

Fig. 30 ist eine Draufsicht einer ebenen Struktur eines herkömm lichen Flash-Speicher vom gestapelten Gatetyp "stacked Gatetype". Aus Gründen der Vereinfachung der Beschreibung sind eine erste Leiterschicht 10, eine Isolationszwischenschicht 12, sowie eine Bitleitung 13, die nachfolgend beschrieben werden, nicht in Fig. 30 gezeigt.

Fig. 31 ist eine Schnittansicht des Flash-Speicher nach Fig. 30 in Richtung des Pfeils gemäß Linie X-X.

Der Aufbau eines herkömmlichen Flash-Speichers vom gestapelten Gatetype wird nachfolgend unter Bezug auf die Fig. 29-31 be schrieben.

Auf der Hauptoberfläche eines p-Typ Halbleitersubstrates 1 sind (m × n) Ladungsspeicherelektroden 3 aus Polysilizium in einer Matrix aus m Zeilen und n Spalten angeordnet, mit einem dazwischenliegenden ersten Isolationsfilm 2 aus SiO₂.

Ein Elementisolationsbereich 4 ist zwischen jeder Spalte über zwei benachbarte Zeilen von Ladungsspeicherelektroden 3 gebildet. Auf der Ladungsspeicherelektrode 3 ist eine von m Steuerelektroden 6 aus Polysilizium entsprechend jeder Zeile gebildet, mit einem zweiten Isolationsfilm 5 aus SiO₂ dazwischen.

Ein n-Type Drainbereich 7 mit einer Fremdatomkonzentration von 5 × 10¹⁹ cm^-3 und einem Flächenwiderstand von 80 Ohm/ (Flächeneinheit) ist in dem Bereich gebildet, der von dem Elementisolationsbereich 4 und der Ladungsspeicherelektrode 3 um geben ist, von der Hauptoberfläche des Halbleitersubstrates 1 bis zu einer vorbestimmten Tiefe. Auf der Hauptoberfläche des Halbleitersubstrates 1 außerhalb der Ladungsspeicherelektrode 3, die oberhalb des Drainbereichs 7 liegt, ist ein n-Sourcebereich 8 mit einer Fremdatomkonzentration von 1 × 10²¹ cm^-3 und einem Flächenwiderstand von 50 Ohm/ bis zu einer vorbestimmten Tiefe gebildet.

Auf der Hauptoberfläche des Halbleitersubstrates 1 ist ein dritter Isolationsfilm 9, die Ladungselektrode 3 und die Steuerelektrode 6 bedeckend, gebildet, der auch teilweise den Drainbereich 7 be deckt.

Auf dem Drainbereich 7 ist eine erste Verbindungsschicht 10 aus Polysilizium gebildet, die entlang der Seitenwand des dritten Isolationfilms 9 gebildet ist und elektrisch mit dem Drainbereich 7 verbunden ist. Eine zweite Verbindungsschicht 11 aus einem wär mebeständigen Material (Metall), wie Wolfram, ist sich aufwärts erstreckend auf der ersten Verbindungsschicht 10 oberhalb des Drainbereichs 7 gebildet.

Die zweite Verbindungsschicht 11 ist mit einer Bitleitung 13 ver bunden, die auf einem Isolationszwischenschichtfilm 12 gebildet ist, der den dritten Isolationsfilm 9 und die erste Verbindungsschicht 10 bedeckt.

Der Betrieb eines Flash-Speichers vom gestapelten Gatetyp ent sprechend dem obigen Aufbau wird nachfolgend unter Bezug auf die Fig. 29 beschrieben.

Bei einem Schreibbetrieb wird eine Spannung V_j des Pegels von 3-7 Volt an den n-Typ Drainbereich 7 angelegt. Eine Spannung V_g des Pegels von 9-13 Volt wird an die Steuergate der Elektrode 6 ange legt. Der n-Typ Sourcebereich 8 und das p-Typ Halbleitersubstrat 1 werden auf Erdpotential gehalten.

Hier fließt ein Strom von mehreren 100 µA über den Kanal des Speichertransistors. In der Nachbarschaft des Drainbereichs 7 be schleunigte Elektronen aus den vom Sourcebereich 8 zum Drainbereich 7 schießenden Elektronen werden zu Elektronen mit ei ner hohen Energie in diesem Bereich. Einige von diesen Elektronen mit einer derartigen hohen Energie springen über die Energiebarriere zwischen dem Oxidfilm 2 und dem Halbleitersubstrat 1 und werden in die Ladungsspeicherelektrode 3 injiziert, wie durch den Pfeil A in der Zeichnung gezeigt.

Daher wird die Schnellspannung V_th des Speichertransistors erhöht, wenn Elektronen in der Ladungsspeicherelektrode 3 gespeichert sind. Der Zustand, bei welchem die Schnellspannung V_th höher als ein vorbestimmter Zustand wird, entspricht dem eingeschriebenen Zustand (Logikzustand) von "0".

Während des Löschbetriebs wird eine Spannung V_S des Pegels von 7- 13 Volt an den n-Typ Sourcebereich 8 angelegt. Die Steuerelektrode 6 und das p-Typ Halbleitersubstrat 1 werden auf Erdpotential gehalten. Der n-Typ Drainbereich 7 wird geöffnet. Die Elektronen im Ladungsspeicherknoten 3 treten durch den dünnen Gateoxidfilm 2 durch das Tunnelphänomen, wie durch den Fall B in der Zeichnung gezeigt durch ein durch die Spannung V_S bewirktes elektrisches Feld, die an den n-Type Sourcebereich 8 angelegt wird.

Daher wird die Schnellspannung V_th des Speichertransistors durch aus der Ladungsspeicherelektrode 3 gezogene Elektronen verringert. Der Zustand, bei welchem die Schnellspannung V_th niedriger als ein vorbestimmter Wert ist, wird als gelöschter Zustand von "1" be trachtet.

Da der Sourcebereich 8 in jedem Speichertransistor wie in Fig. 28 gezeigt verbunden ist, können alle Speicherzellen durch diesen Löschbetrieb gleichzeitig gelöscht werden.

Beim Lesebetrieb (Leseoperation) wird eine Spannung V_G, eines Pegels von 5 Volt und eine Spannung V_D, eines Pegels von 1-2 Volt an die Steuergateelektrode 6 beziehungsweise den n-Typ Drainbereich 7 angelegt. Hier wird eine Bestimmung vorgenommen, ob Strom durch den Kanalbereich in einem Speichertransitor fließt, d. h. eine Feststellung wird getroffen, ob der oben beschriebene Zustand "0" oder "1" vorliegt, auf der Basis davon, ob der Speichertransistor EIN oder AUS ist.

Ein Verfahren zur Hestellung des Flash-Speichers vom gestapelten Gatetyp gemäß dem obigen Aufbau wird nachfolgend unter Bezug auf die Fig. 32 bis 46 beschrieben. Die Fig. 32 bis 46 sind Schnittansichten eines herkömmlichen Flash-Speichers vom gestapel ten Gatetyp mit der Schnittansicht gemäß Fig. 1 und den auf einanderfolgenden Herstellungsschritten.

Wie in Fig. 32 gezeigt, wird ein erster Isolationsfilm 2 als Oxidfilm mit der Dicke von etwa 100 A auf einem p-Typ Halbleitersubstrat 1 gebildet. Auf dem ersten Isolationsfilm 2 wird eine erste Polysiliziumschicht 3 mit etwa 1000 A Dicke durch ein CVD-Verfahren gebildet und in einer vorbestimmte Konfiguration bemustert.

Ein zweiter Isolationsfilm wird auf der ersten Polysiliziumschicht 3 gebildet. Der zweite Isolationsfilm 5 weist einen Mehrschichtfilm aus drei Schichten auf. Der zweite Isolationsfilm 5 umfaßt eine Oxidfilm 5a von etwa 1000 A sowie einen Nitritfilm 5b von etwa 100 A dadrauf, durch ein CVD-Verfahren. Dann wird ein Oxidfilm 5c von etwa 100 A auf dem Nitritfilm 5b gebildet und ver vollständigt den zweiten Isolationsfilm 5. Eine zweite Polysiliziumschicht 6 von etwa 2500 A Dicke wird auf dem zweiten Isolationsfilm 5 gebildet. Ein Oxidfilm 9 wird auf der zweiten Polysiliziumschicht 6 gebildet. Ein Resistfilm 71 mit einem in Fig. 34 gezeigten Muster wird auf dem Oxidfilm 9 gebildet. Fig. 33 ist eine Schnittansicht des Flash-Speichers aus Fig. 34 in Richtung des Pfeils der Linie Z-Z.

Wie in Fig. 33 gezeigt, werden der Oxidfilm 9, die zweite Polysiliziumschicht 6, der zweite Isolationsfilm 5 und die erste Polysiliziumschicht 3 nacheinander (sequenziell) anisotrop geätzt, unter Benutzung des Resistfilms 71 als Maske, zum Bilden einer Ladungsspeicherelektrode 3 und einer Steuerelektrode 6. Der Ätzprozeß wird so ausgeführt, daß die Breite der Ladungsspeicherelektrode 3 und der Steuerelektrode 6 in Spaltenrichtung gleich ist.

Wie in Fig. 35 gezeigt, wird der Resistfilm 71 entfernt. Dann wird ein Resistfilm 72 auf dem Halbleitersubstrat 1 gebildet, was ein Sourcebereich wird. Unter Benutzung des Resistfilms 72, der Ladungsspeicherelektrode 3 und der Steuerelektrode 6 als Maske wird Arsen in die Oberfläche des Halbleitersubstrats 1 einge bracht, unter der Bedingung von 35 keV und 5.0 × 10¹⁴ cm^-2, zum Bilden eines Drainbereichs in Form eines n-Typ Fremdatombereichs mit einer Fremdatomkonzentration von 5 × 10¹⁹ cm^-3 und einem Flächenwiderstand von 80 Ohm/.

Wie in Fig. 36, gezeigt wird der Resistfilm 72 entfernt. Dann wird die Oberfläche des Drainbereichs 7 mit einem Resistfilm 73 bedeckt. Unter Benutzung des Resistfilms 73, der Ladungsspeicherelektrode 3 und der Steuerelektrode 6 als Maske wird Arsen in die Oberfläche des Halbleitersubstrats 1 einge bracht, unter der Bedingung von 35 keV und 1 × 10¹⁶ cm^-2, zum Bilden eines Sourcebereichs 8 in Form eines n-Typ Fremdatombereichs mit einer Fremdatomkonzentration von 1 × 10²¹ cm^-3 sowie einem Flächenwiderstand von 50 Ohm/.

Wie in Fig. 37 gezeigt, wird der Resistfilm 73 entfernt. Dann wird ein Oxidfilm 9 auf dem Halbleitersubstrat 1 gebildet. Der Oxidfilm 9 wird anisotrop geätzt und so entfernt. Als Ergebnis wird ein Seitenwandisolationsfilm 9 in Form eines Oxidfilms, wie in Fig. 38 gezeigt, gebildet. Wie in Fig. 39 gezeigt, wird ein Oxidfilm 9 erneut auf der Oberfläche des Halbleitersubstrats 1 ge bildet. Wie in Fig. 40 gezeigt, wird ein Resistfilm 74 gebildet, der eine Öffnung nur oberhalb des Drainbereichs 7 aufweist. Unter Benutzung des Resistfilms 74 als Maske wird der Oxidfilm 9 auf dem Drainbereich 7 durch Ätzen entfernt.

Wie in Fig. 41 gezeigt, wird Polysilizium auf der Oberfläche des Halbleitersubstrats 1 aufgebracht. Auf dem Polysilizium 10 wird ein Resistfilm 75 so gebildet, daß er den Drainbereich 7 bedeckt.

Wie in Fig. 42 gezeigt, wird das Polysilitum 10 anisotrop geätzt und entfernt. Dies führt zu einer ersten Verbindungsschicht 10, die elektrisch mit dem Drainbereich 7 verbunden ist und entlang der Seitenwand des Seitenwandisolationsfilms 9 gebildet ist.

Wie in Fig. 43 gezeigt, wird ein Isolationszwischenschichtfilm 12 auf der Oberfläche des Halbleitersubstrats 1 durch TEOS oder der gleichen aufgebracht. Ein Naßschmelzen (reflow) bei etwa 900°C wird für 30 Minuten durchgeführt, zum Planarisieren der Oberfläche des Zwischenschichtisolationsfilms 12. Als Ergebnis wird ein Zwischenschichtisolationfilm 12 mit planer Oberfläche, wie in Fig. 44 gezeigt, gebildet.

Wie in Fig. 45 gezeigt, wird ein Resistfilm 76 mit einem Muster, in welchem ein vorbestimmtes Loch oberhalb des Drainbereichs 7 ge bildet ist, auf dem Isolationszwischenschichtfilm 12 gebildet. Unter Benutzung des Resistfilms 76 als Maske wird der Zwischenschichtisolationsfilm 12 durch anisotropes Ätzen entfernt, so Bilden bei des Kontaktlochs 11a.

Wie in Fig. 46 gezeigt, wird eine zweite Verbindungsschicht 11 aus wärmebeständigen Metall wie Wolfram, innerhalb der Kontaktöffnung 11a gebildet, und dann wird eine Bitleitung 13 auf dem Isolationzwischenschichtfilm 12 gebildet. Dadurch wird der Transistorspeicher vom gestapelten Gatetyp fertiggestellt.

Eine derartige nichtflüchtige Halbleiterspeichervorrichtung, die in Form des oben beschriebenen Flash-Speichers vom gestapelten Gatetyp gebildet wird, weist die nachfolgend beschriebenen Probleme auf.

Eine niedrige Spannung wird durch Verbesserung des "Koppelverhältnis" (coupling ratio) benötigt, das durch das Kapazitätsverhältnis zwischen der Kapazität zwischen Steuerelektrode 6 und Ladungsspeicherelektrode 3 (nachfolgend als C_CF bezeichnet) und der Kapazität zwischen Ladungsspeicherelektrode 3 und Halbleitersubstrat 1 (nachfolgend als C_FSbezeichnet), wie in Fig. 47 gezeigt, bestimmt wird. Das Koppelverhältnis wird definiert als:

C_CF/(C_FS + C_CF) (1)

Beispielsweise wird bei einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem Koppelverhältnis von 0.5 eine Spannung von 5 Volt an die Ladungsspeicherelektrode 3 ange legt, wenn die an die Steuerelektrode 6 angelegte Spannung 10 Volt beträgt.

Durch Setzen des Koppelverhältnis auf 0.7 muß eine Spannung von etwa 7 Volt an die Steuerelektrode 6 angelegt werden, wenn eine Spannung von 5 Volt für die Ladungsspeicherelektrode 5 benötigt wird, zum Erreichen einer niedrigen Spannung.

Ferner wird ein abgestufter Bereich in der Verbindungsschicht 10 oberhalb der Steuerelektrode 6 erzeugt, der oberhalb des Drainbereichs 7 und oberhalb des Elementisolationsbereichs 4, wie in Fig. 48 gezeigt, gebildet wird, bei der oben beschriebenen nichtflüchtigen Halbleiterspeichervorrichtung.

Dieser abgestufte Bereich (Abschnitt) führt zu dem Problem, daß es schwierig ist, eine erste Verbindungsschicht 10 in eine gewünschte Konfiguration bei dem Herstellungsschritt zu bilden.

Im schlimmsten Fall kann eine benachbarte erste Verbindungsschicht 10 in dem Bereich oberhalb des Elementisolationsbereichs 4 leitend werden (den durch den Pfeil F in der Zeichnung gekennzeichneten Bereich) wie in Fig. 48 gezeigt.

Aufgabe der Erfindung ist es daher, eine integrierte Speichervorrichtung zu schaffen, die eine niedrige Spannung in ei ner nichtflüchtigen Halbleiterspeichervorrichtung ermöglicht, durch Verbessern des Koppelverhältnisses. Ferner ist ein Verfahren zur Herstellung einer derartigen nichtflüchtigen Halbleitervorrichtung zu schaffen, wobei der abgestufte Bereich einer ersten Verbindungsschicht verringert ist und deren Bemusterungsprozeß vereinfacht ist.

Die Aufgabe wird durch die nichtflüchtige Halbleiterspeichervorrichtung nach dem Patentanspruch 1 sowie das Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung nach dem Patentanspruch 5 gelöst.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteran sprüchen beschrieben.

Bei dieser nichtflüchtigen Halbleiterspeichervorrichtung kann die einander gegenüberliegende Fläche zwischen der Steuerelektrode und der Ladungsspeicherelektrode vergrößert werden, während die einan der gegenüberliegende Fläche zwischen der Ladungsspeicherelektrode und dem Halbleitersubstrat erhalten bleibt. Daher wird die Kapazität (C_CF) zwischen der Steuerelektrode und der Ladungsspeicherelektrode vergrößert.

Daher kann das Koppelverhältnis ("coupling ratio") der nichtflüch tigen Halbleiterspeichervorrichtung verbessert werden. Selbst wenn die an die Steuerelektrode angelegte Spannung verglichen mit dem herkömmlichen Fall verringert wird, kann dieselbe Spannung an die Ladungsspeicherelektrode angelegt werden.

Da der Abstand zwischen den Ladungsspeicherelektroden und der Abstand zwischen der Steuerelektrode oberhalb des Elementisolationsbereichs verringert ist, kann ein Oxidfilm zum Zeitpunkt der Bildung des Seitenwandisolationsfilms in eine ge wünschte Konfiguration oberhalb der Ladungsspeicherelektroden und der Steuerelektrode planarisiert (plan gemacht) werden.

Daher kann das Bemustern einer ersten Verbindungsschicht leicht genau durchgeführt werden. Auch kann die Zuverlässigkeit einer derartigen nichtflüchtigen Halbleiterspeichervorrichtung verbes sert werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Draufsicht mit dem Aufbau einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einer Ausführungsform;

Fig. 2 eine Draufsicht mit dem Aufbau einer Ladungsspeicherelektrode einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß einer Ausführungsform;

Fig. 3 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung aus Fig. 1 entlang des Pfeils der Linie Y-Y;

Fig. 4 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung gemäß Fig. 1 in Richtung des Pfeils der Linie W-W:

Fig. 5 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung gemäß Fig. 1 in Richtung des Pfeils der Linie X-X;

Fig. 6 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem ersten Schritt eines Herstellungsverfahrens;

Fig. 7 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung gemäß Fig. 6 in Richtung des Pfeils der Linie Z-Z;

Fig. 8 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung nach Fig. 6 in Richtung des Pfeils der Linie V-V;

Fig. 9 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem zweiten Herstellungsschritt;

Fig. 10 eine Draufsicht mit der Konfiguration eines Resistfilms im zweiten Schritt des Herstellungsverfahrens;

Fig. 11-23 Schnittansichten einer nichtflüchtigen Halbleiterspeichervorrichtung mit einem dritten bis einem fünfzehnten Schritt des Herstellungsverfahrens dafür;

Fig. 24 eine Draufsicht auf eine nichtflüchtige Halbleiterspeichervorrichtung gemäß einer weiteren Ausführungsform;

Fig. 25 eine Draufsicht mit der Konfiguration einer Steuerelektrode der nichtflüchtigen Halbleiterspeichervorrichtung aus Fig. 24;

Fig. 26 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung aus Fig. 24 entlang der Richtung des Pfeils der Linie U-U;

Fig. 27 ein Blockschaltbild mit dem Aufbau eines herkömmli chen Flash-Speichers;

Fig. 28 ein Äquivalenzschaltbild mit dem Aufbau der Speicherzellmatrix 100 aus Fig. 26;

Fig. 29 eine Schnittansicht eines herkömmlichen Flash- Speichers mit dessen Aufbau;

Fig. 30 eine Draufsicht auf den herkömmlichen Flash-Speicher mit dessen Struktur;

Fig. 31 eine Schnittansicht des herkömmlichen Flash- Speichers aus Fig. 30 in Richtung des Pfeils der Linie X-X;

Fig. 32 eine Schnittansicht einer nichtflüchtigen Halbleiterspeichervorrichtung, wie sie der Anmelderin bekannt ist, mit einem ersten Schritt des Herstellungsverfahrens dafür;

Fig. 33 eine Schnittansicht der nichtflüchtigen Halbleiterspeichervorrichtung mit einem zweiten Schritt des Herstellungsverfahrens dafür;

Fig. 34 eine Draufsicht mit der Konfiguration eines Resistfilms im zweiten Schritt des Herstellungsverfahrens mit der (der Anmelderin) be kannten Halbleiterspeichervorrichtung;

Fig. 35-46 Schnittansichten dieser nichtflüchtigen Halbleiterspeichervorrichtung mit einem dritten bis einem vierzehnten Schritt des Herstellungsverfahrens;

Fig. 47 ein Schaubild zum Verdeutlichen der Kapazität zwi schen der Steuerelektrode und der Ladungsspeicherelektrode sowie der Kapazität zwi schen der Ladungsspeicherelektrode und dem Halbleitersubstrat bei einem Flash-Speicher; und

Fig. 48 eine Draufsicht zum Verdeutlichen des Problems beim Bemusterungsprozeß einer ersten Verbindungsschicht.

Nachfolgend werden Ausführungsformen einer nichtflüchtigen Halbleiterspeichervorrichtung unter Bezug auf die Figuren be schrieben.

Fig. 1 ist eine Draufsicht auf einen Flash-Speicher vom gestapel ten Gatetyp. Aus Gründen einer vereinfachten Darstellung sind eine Leiterschicht 10, ein Zwischenschichtisolationsfilm 12 sowie eine Bitleitung 13, die nachfolgend beschrieben werden, nicht dar gestellt.

Fig. 2 ist eine Draufsicht auf den Aufbau einer Ladungsspeicherelektrode 3 eines Flash-Speicher vom gestapelten Gatetyp ("stacked gate type").

Fig. 3 ist eine teilweise Schnittansicht entsprechend dem Schnitt entlang der Linie Y-Y aus Fig. 1.

Wie in den Fig. 1 bis 3 gezeigt, sind ein p-Typ Halbleitersubstrat 1 mit einer Hauptoberfläche sowie (m × n) Ladungsspeicherelektroden 3, die in einer Matrix aus m Zeilen und n Spalten aus SiO₂ auf der Hauptoberfläche des p-Typ Halbleitersubstrats 1 mit einem dazwischenliegenden Isolationsfilm 2 gebildet sind, vorgesehen.

Ein Elementisolationsbereich ist zwischen jeder Spalte über zwei benachbarte Zeilen von Ladungsspeicherelektroden 3 gebildet. Auf der Ladungsspeicherelektrode 3 sind m Steuerelektroden 6 für jede Zeile gebildet, mit einem zweiten Isolationsfilm 5 aus SiO₂ da zwischenliegend.

Der Aufbau der Steuerelektrode 6 und der Ladungsspeicherelektrode 3 wird nachfolgend unter Bezug auf die Fig. 1, 2, 4 und 5 be schrieben. Fig. 4 ist eine Schnittansicht in Pfeilrichtung ent lang der Linie W-W aus Fig. 1. Fig. 5 ist eine Schnittansicht in Pfeilrichtung entlang der Linie X-X aus Fig. 1.

Wie aus den Zeichnungen hervorgeht, weisen die Ladungsspeicherelektrode 3 und die Steuerelektrode 6 eine Breite in Spaltenrichtung auf, die oberhalb des Elementisolationsbereichs 4 breiter als oberhalb des Kanalbereichs ist. Daher ist die einan der gegenüberliegende Fläche zwischen der Steuerelektrode 6 und der Ladungsspeicherelektrode 3 vergrößert, während die einander gegenüberliegende Fläche zwischen der Ladungsspeicherelektrode 3 und dem Halbleitersubstrat 1 gleich bleibt.

Daher ist die Kapazität zwischen der Steuerelektrode 6 und der Ladungsspeicherelektrode 3 erhöht und ermöglicht ein verbessertes Kopplungsverhältnis. Der Grund dafür, daß die einander gegenüber liegende Fläche zwischen der Steuerelektrode 6 und der Ladungsspeicherelektrode 3 oberhalb des Kanalbereichs nicht erhöht ist, liegt daran, daß hierdurch die Kapazität zwischen der Ladungsspeicherelektrode 3 und dem Halbleitersubstrat 1 erhöht werden würde, was einer Verbesserung des Kopplungsverhältnisses entgegensteht.

In einem durch den Elementisolationsbereich 4 und die Ladungsspeicherelektrode 3 umgebenen Bereich ist der n-Typ Drainbereich 7 mit einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrats gebildet, mit einer Fremdatomkonzentration von 5 × 10¹⁹ cm^-3 und einem Flächenwiderstand von 80 Ohm/.

In einem Bereich außerhalb der Ladungsspeicherelektrode 3, die den Drainbereich 7 umgibt, ist ein n-Typ Sourcebereich 8 mit einer Fremdatomkonzentration von 1 × 10²¹/cm^-3 und einem Flächenwiderstand von 50 Ohm/ mit einer vorbestimmten Tiefe von der Oberfläche des Halbleitersubstrats 1 gebildet.

Ein dritter Isolationsfilm 9 ist die Ladungsspeicherelektrode 3 und die Steuerelektrode 6 bedeckend gebildet, und überlappt teil weise einen Bereich des Drainbereichs 7 auf der Hauptoberfläche des Halbleitersubstrats 1.

Auf dem Drainbereich 7 ist eine erste Verbindungsschicht 10 aus Polysilizium entlang der Seitenwand des dritten Isolationszwischenschichtfilms 9 gebildet, elektrisch mit dem Drainbereich 7 verbunden. Auf der ersten Verbindungsschicht 10 ist eine zweite Verbindungsschicht 11 aus wärmebeständigem Material, wie Wolfram, sich aufwärts erstreckend gebildet, oberhalb des Flächenbereiches 7.

Die zweite Verbindungsschicht 11 ist mit jeweiligen Bitleitungen 13 verbunden, die oberhalb des Isolationszwischenschicht 12 gebil det sind, der die dritte Isolationsschicht 9 und die erste Verbindungsschicht 10 bedeckt.

Ein Verfahren zur Herstellung eines Flash-Speichers vom gestapel ten Gatetyp mit der obigen Struktur wird nachfolgend unter Bezug auf die Fig. 6-23 beschrieben.

Auf der Hauptoberfläche eines p-Halbleitersubstrats 1 wird ein Elementisolationsbereich 4 zwischen jeder Spalte gebildet. Ein er ster Isolationsfilm 2 aus Oxidfilm ist mit einer Dicke von etwa 10 nm auf einem aktiven Bereich gebildet, der durch Elementisolationsbereiche 4 eingeschlossen ist. Auf dem Elementisolationsbereich 4 und dem Isolationsfilm 2 wird eine er ste Polysiliziumschicht 3 mit etwa 100 nm Dicke unter Benutzung eines CVD-Verfahrens aufgebracht.

Auf der Polysiliziumschicht 3 wird ein Resistfilm 70 gebildet, der mit einem vorbestimmten Abstand ("pitch") bemustert ist. Unter Benutzung des Resistfilms als Maske wird die Polysiliziumsschicht 3 anisotrop geätzt. Dies führt zu der in Fig. 6 gezeigten planen Struktur.

Fig. 7 ist eine Schnittansicht des Flash-Speichers vom gestapel ten Gatetyp aus Fig. 6 in Pfeilrichtung der Linie Z-Z. Fig. 8 ist eine Schnittansicht des Flash-Speichers vom gestapelten Gatetyp nach Fig. 6 in Pfeilrichtung der Linie V-V.

Der Resistfilm 70 wird entfernt, und ein zweiter Isolationsfilm 5 wird auf der ersten Polysiliziumschicht 3 gebildet, wie in Fig. 9 gezeigt. Der zweite Isolationsfilm 5 ist ein Mehrschichtfilm aus drei Schichten. Zuerst wird ein Oxidfilm 5a mit einer Dicke von etwa 10 nm gebildet. Ein Nitritfilm 5b wird mit einer Dicke von etwa 10 nm durch ein CVD-Verfahren auf dem Oxidfilm 5a gebildet. Dann wird ein Oxidfilm 5c auf den Nitritfilm 5b mit einer Dicke von etwa 10 nm gebildet.

Auf dem zweiten Isolationsfilm 5 wird eine zweite Polysiliziumsschicht 6 mit einer Dicke von etwa 250 nm gebildet. Ein Oxidfilm 9 wird auf der zweiten Polysiliziumsschicht 6 gebil det. Auf dem Oxidfilm 9 wird ein Resistfilm 71 mit einer vorbe stimmten Musterkonfiguration gebildet.

Wie in Fig. 10 gezeigt, zeigt die plane Konfiguration des Resistfilms 71, da dessen Breite in Spaltenrichtung breiter ober halb des Elementisolationsbereichs als oberhalb des aktiven Bereichs ist. Der Abstand zwischen den Zeilen (L in der Zeichnung) des Resistfilms 71 wird auf die minimale Belichtungsgröße gesetzt, die durch derzeitige Fotolitografietechniken zulässig ist.

Wie in Fig. 11 gezeigt, werden der Oxidfilm 9, die zweite Polysiliziumsschicht 6, der zweite Isolationsfilm 5 und die erste Polysiliziumsschicht 3 anisotrop unter Benutzung des Resistfilms 71 als Maske geätzt, zum Bilden von Ladungsspeicherelektroden 3 und Steuerelektroden 6.

Wie in Fig. 12 gezeigt, wird der Resistfilm 71 entfernt. Dann wird ein Resistfilm 72 auf dem Substrat auf der Fläche gebildet, die zum Sourcebereich wird. Unter Benutzung des Resistfilms 72 der Ladungsspeicherelektrode 3 und der Steuerelektrode 6 als Maske wird Arsen in die Oberfläche des Halbleitersubstrats 1 einge bracht, mit den Bedingungen von 35 keV und 5.0 × 10¹⁴ cm^-2, zum Bilden eines Drainbereichs 7 als n-Typ Fremdatombereich mit einer Fremdatomkonzentration von 5 × 10¹⁹ cm^-3 und einem Flächenwiderstand von 80 Ohm/.

Wie in Fig. 13 gezeigt, wird der Resistfilm 72 entfernt. Ein Resistfilm 73 wird die Oberfläche des Drainbereiches 7 bedeckend gebildet. Unter Benutzung des Resistfilms 73, der Ladungsspeicherelektrode 3 und der Steuerelektrode 6 als Maske wird Arsen in die Oberfläche des Halbleitersubstrats 1 einge bracht, unter der Bedingung von 35 keV und 1 × 10¹⁶ cm^-2, zum Bilden eines Sourcebereichs 8 in Form eines n-Typ Fremdatombereichs, mit einer Fremdatomkonzentration von 10²¹ cm^-3 und einem Flächenwiderstand von 50 Ohm/.

Wie in Fig. 14 gezeigt, wird der Resistfilm 73 entfernt. Auf dem Halbleitersubstrat 1 wird ein Oxidfilm 9 gebildet. Dann wird der Oxidfilm 9 anisotrop geätzt. Als Ergebnis wird ein Seitenwandisolationsfilm 9 als Oxidfilm fertiggestellt, wie in Fig. 15 gezeigt.

Wie in Fig. 16 gezeigt, wird ein Oxidfilm 9a erneut auf der Oberfläche des Halbleitersubstrats 1 gebildet.

Wie in Fig. 17 gezeigt, wird ein Resistfilm 74 gebildet, der einen Öffnungsbereich nur oberhalb des Drainbereiches 7 aufweist.

Der Oxidfilm 9 oberhalb des Drainbereichs 7 wird durch Ätzen ent fernt.

Wie in Fig. 18 gezeigt, wird Polysilizium 10 auf dem Halbleitersubstrat 1 aufgebracht. Auf dem Polysilizium 10 wird ein Resistfilm 75, der in eine vorbestimmte Konfiguration bemustert wird, gebildet.

Wie in Fig. 19 gezeigt, wird das Polysilizium 10 anisotrop ge ätzt. Dies führt zu einer ersten Verbindungsschicht 10, die elek trisch mit dem Drainbereich 7 in Kontakt steht und entlang der Seitenwand des Seitenwandisolationsfilms 9 gebildet ist.

Wie in Fig. 20 gezeigt, wird ein Isolationszwischenschichtfilm 12 auf dem Halbleitersubstrat 1 durch TEOS aufgebracht. Naßschmelzen (wet reflow) bei etwa 900°C wird 30 Minuten lang ausgeführt, zum Planarisieren der Oberfläche des Isolationszwischenschichtfilms 12. Dies stellt den Isolationszwischenschichtfilm 12 fertig, der die in Fig. 21 gezeigte plane Oberfläche aufweist.

Wie in Fig. 22 gezeigt, wird ein Resistfilm 76 mit einem Muster eines vorbestimmten Loches oberhalb des Drainbereichs 7 auf dem Isolationszwischenschichtfilm 12 gebildet. Unter Benutzung des Resistfilms 76 als Maske wird anisotropes Ätzen zum Bilden eines Kontaktloches 11a im Isolationszwischenschichtfilm 12 durchge führt.

Wie in Fig. 23 gezeigt, wird eine zweite Verbindungsschicht 11 aus wärmebeständigem Material wie Wolfram innerhalb des Kontaktloches 11a gebildet. Dann wird eine Bitleitung 13 auf dem Isolationszwischenschichtfilm 12 gebildet. Hierdurch wird ein Flash-Speicher vom gestapelten Gatetyp fertiggestellt.

Gemäß der oben beschriebenen Ausführungsform ist die Breite der Ladungsspeicherelektrode und die der Steuerelektrode in Spaltenrichtung oberhalb des Elementisolationsbereichs breiter als oberhalb des Kanalbereichs. Der Grund dafür, daß die einander ge genüberliegende Fläche zwischen der Steuerelektrode und der Ladungsspeicherelektrode nicht oberhalb des Kanalbereichs erhöht ist, liegt daran, daß hierdurch auch die Kapazität zwischen der Ladungsspeicherelektrode und dem Halbleitersubstrat erhöht werden würde, was einer Verbesserung des Koppelverhältnisses entgegen stünde.

Daher wird die Kapazität (C_CF) zwischen der Steuerelektrode und der Ladungsspeicherelektrode größer, durch die Erhöhung der einan der gegenüberliegenden Fläche der Steuerelektrode und der Ladungsspeicherelektrode. Daher kann das Koppelverhältnis einer nichtflüchtigen Halbleiterspeichervorrichtung verbessert werden. Eine Ladungsspeicherelektrode, die eine Spannung eines gewissen Pegels benötigt, kann so durch Anlegen einer Spannung niedriger als im herkömmlichen Fall erhalten werden, wobei die Spannung an die Steuerelektrode angelegt wird, womit eine niedrigere Spannung in der nichtflüchtigen Halbleiterspeichervorrichtung erhalten wird.

Der Abstand zwischen benachbarten Ladungsspeicherelektroden und Steuerelektroden ist oberhalb des Elementisolationsbereichs verringert. Dadurch ist die Fläche zwischen den Ladungsspeicherelektroden und den Steuerelektroden durch einen Oxidfilm bei der Bildung eines Seitenwandisolationsfilms planar gemacht. Daher kann eine erste Verbindungsschicht leicht und prä zise bemustert werden.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung mit einem Halbleitersubstrat (1) mit einer Hauptoberfläche, (m × n) Ladungsspeicherelektroden (3), die in einer Matrix aus m Zeilen und n Spalten auf der Hauptoberfläche des Halbleitersub strats (1) mit einem dazwischenliegenden ersten Isolationsfilm (2) angeordnet sind,
einem Paar von Fremdatombereichen (7, 8), die als Source-/Drain bereiche dienen, und mit einem vorbestimmten Abstand zwischenein ander auf der Hauptoberfläche des Halbleitersubstrats (1) gebil det sind, zum Umgeben in Spaltenrichtung eines Kanalbereichs, der direkt unterhalb der Ladungsspeicherelektrode (3) gebildet ist, einem Elementisolationsbereich (4), der zwischen jeder Spalte und über zwei benachbarte Zeilen der Ladungsspeicherelektrode (3) gebildet ist, gekennzeichnet durch
m Steuerelektroden (6), von denen jeweils eine Steuerelektrode einer Zeile entspricht und die auf jeweils den Ladungsspeicher elektroden (3) der Zeile mit einem zweiten dazwischenliegenden Isolationsfilm (5) gebildet sind,
wobei die Breite in Spaltenrichtung der Ladungsspeicherelektrode (3) und der Steuerelektrode (6) oberhalb des Elementisolationsbe reichs (4) so gewählt ist, daß sie breiter als die Breite in Spaltenrichtung derselben oberhalb des Kanalbereichs ist.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Abstand in Zeilenrichtung der Ladungsspeicherelektrode (3) und der Steuerelektrode (6) den minimalen Abmessungen entspricht, die durch Fotolithografie herstellbar sind.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ladungsspeicherelektrode (3) Polysilizium mit der Dicke von 8,0-12,0 nm aufweist.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Steuerelektrode (6) Polysilizium mit einer Dicke von etwa 200,0-300,0 nm aufweist.

5. Verfahren zur Herstellung einer nichtflüchtigen Halbleiterspeichervorrichtung mit den Schritten:
Bilden eines Elementisolationsbereichs (4) und eines aktiven Bereichs abwechselnd in Spaltenrichtung auf einer Hauptoberfläche eines Halbleitersubstrats (1),
Bilden einer Ladungsspeicherelektrode (3) in einer Matrix von m Zeilen und n Spalten auf dem aktiven Bereich, mit einem dazwischenliegenden ersten Isolationsfilm (2), so daß ein Teilbereich davon den Elementisolationsbereich (4) überlappt, Bilden einer Steuerelektrode (6) auf der Ladungsspeicherelektrode (3), mit einem dazwischenliegenden zweiten Isolationsfilm (5),
Durchführen einer Bemusterung so, daß die Breite der Ladungsspeicherelektrode (3) und der Steuerelektrode (6) in Spaltenrichtung oberhalb der Elementisolationsbereichs (4) breiter als die Breite derselben in Spaltenrichtung oberhalb des aktiven Bereichs ist,
Benutzen der Ladungsspeicherelektrode (3) und der Steuerelektrode (6) als Maske, Einbringen von vorbestimmten Fremdatomen in den ak tiven Bereich zum Bilden eines Paares von Fremdatombereichen (7, 8), die als Source- und Drainbereich dienen.