JP5735726B2 - 半導体記憶装置およびその読出方法 - Google Patents

Description

本発明は、半導体記憶装置およびその読出方法に関し、特に、電荷蓄積層を有する半導体記憶装置およびその読出方法に関するものである。

半導体記憶装置には、たとえば特開２００５−１９１５４２号公報（特許文献１）に示されているように、電荷を保持する手段によって記憶を行なう半導体記憶装置がある。またこの公報は、電荷を保持する手段として、電荷トラップをもつ絶縁体を用いる構成を開示している。この構成により、各メモリセル内の電荷を保持する手段における２つの位置の各々に電荷を離散的に保持することができる。よって各メモリセルは多値記憶を行なうことができる。
特開２００５−１９１５４２号公報

上記のように１つのメモリセル内の２つ位置の各々にビットが設けられている場合、一方のビットに書込を行なうためには、そのビットに所定の電荷が蓄積される。この蓄積された電荷の量が電荷損失に起因して減少すると、書込状態が保持されなくなり得る。そこで電荷損失を考慮して、十分な量の電荷が蓄積される必要がある。しかしこの場合、一方のビットに蓄積される電荷量が過度になることで、他方のビットに電荷が蓄積されていないにも関わらず他方のビットの読出電流が阻害されてしまうことがあった。すなわちメモリセル内におけるビット間の干渉によって、読出の際に誤りが生じるという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、ビット間の干渉に起因する読出の誤りを抑制することができる半導体記憶装置およびその読出方法を提供することである。

本発明の半導体記憶装置は、半導体基板と、第１および第２のビット線と、ワード線と、電荷蓄積層と、第１のアシストゲートとを有する。半導体基板は、第１の導電型を有する。第１のビット線は、半導体基板上に設けられ、第１の導電型と異なる第２の導電型を有し、第１の方向に延びている。第２のビット線は、半導体基板上に設けられ、第２の導電型を有し、第１のビット線と間隔を空けつつ並んで延びている。ワード線は、第１のビット線上に設けられ、第１の方向と交差する方向に延びている。電荷蓄積層は、ワード線と半導体基板との間に設けられ、平面視において第１および第２のビット線の間に配置されている。第１のアシストゲートは、半導体基板上に絶縁膜を介して設けられ、第１のビット線とワード線との各々と電気的に絶縁され、平面視において、ワード線の第１および第２のビット線の間に位置する部分と、第１のビット線とを繋ぐ領域を有する。

本発明の半導体記憶装置の読出方法は、半導体基板と、第１および第２のビット線と、ワード線と、電荷蓄積層と、第１のアシストゲートとを有する半導体記憶装置の読出方法である。半導体基板は、第１の導電型を有する。第１のビット線は、半導体基板上に設けられ、第１の導電型と異なる第２の導電型を有し、第１の方向に延びている。第２のビット線は、半導体基板上に設けられ、第２の導電型を有し、第１のビット線と間隔を空けつつ並んで延びている。ワード線は、第１のビット線上に設けられ、第１の方向と交差する方向に延びている。電荷蓄積層は、ワード線と半導体基板との間に設けられ、平面視にお
いて第１および第２のビット線の間に配置されている。第１のアシストゲートは、半導体基板上に絶縁膜を介して設けられ、第１のビット線とワード線との各々と電気的に絶縁され、平面視において、ワード線の第１および第２のビット線の間に位置する部分と、第１のビット線とを繋ぐ領域を有する。
この読出方法は、以下の工程を有する。

第１および第２のビット線間に電圧が印加される。ワード線に、半導体基板に反転層を形成するための第１の電位が印加される。第１のアシストゲートに、半導体基板に反転層を形成するための第２の電位が印加される。

本発明の半導体記憶装置によれば、第１および第２のビット線を有する１つのメモリセルにおける２つのビットのうち第２のビット線側のビットが読出される際に、第１のアシストゲートによって半導体基板に形成されるチャネル反転領域を用いることで、平面視において第１のビット線側のビットを迂回する読出電流を流すことができる。よって第１のビット線側のビットに過剰な電荷が蓄積されていても、この過剰な電荷が存在する位置を迂回する読出電流によって、第２のビット線側のビットを正常に読出すことができる。すなわち各メモリセル内におけるビット間の干渉による読出の誤りの発生を抑制することができる。

以下、本発明の一実施の形態について図に基づいて説明する。

図１は、本発明の一実施の形態における半導体記憶装置の構成を、絶縁膜を図示せずに、概略的に示す部分平面図である。図２は、図１の線ＩＩ−ＩＩに沿った概略的な部分断面図である。図３は、図１と同じ視野を示し、絶縁膜およびビット接続配線を図示しない図である。図４は、図１と同じ視野を示し、絶縁膜とビット接続配線とアシスト接続配線とを図示しない図である。図５は、図１と同じ視野を示し、絶縁膜とビット接続配線とアシスト接続配線とアシストゲートとを図示しない図である。図６は、図４の一点鎖線部ＶＩの概略拡大図である。図７は、図５の線ＶＩＩ−ＶＩＩに沿った概略的な部分断面図であり、電荷蓄積層およびワード線の各々のビット線上の部分を図示しない図である。

図１〜図７を参照して、本実施の形態の半導体記憶装置は、半導体基板２０と、ビット線ＢＬ０〜ＢＬ２と、ワード線ＷＬ０〜ＷＬｎと、電荷蓄積層３０と、アシストゲートＡＧ０〜ＡＧ２と、アシスト接続配線ＭＡｅ、ＭＡｏと、ビット接続配線ＭＢ０〜ＭＢ２と、コンタクトプラグＣＡ０〜ＣＡ２およびＣＢ０〜ＣＢ２と、絶縁膜３１とを有する。

半導体基板２０は、第１の導電型として、たとえばｐ型を有するシリコン基板である。この導電型は、たとえばボロン（Ｂ）が６×１０¹²ｃｍ^-2の濃度で半導体基板２０にイオン注入されることで付与される。

ビット線ＢＬ０〜ＢＬ２は、半導体基板２０上に設けられ、第１の導電型と異なる第２の導電型としてたとえばｎ型を有し、第１の方向（図３〜図５における縦方向）に延びている。ビット線ＢＬ０〜ＢＬ２は、互いに間隔を空けつつ並んで延びている。

ワード線ＷＬ０〜ＷＬｎは、ビット線ＢＬ０〜ＢＬ２上に設けられ、上記第１の方向と交差する方向（図３〜図５における横方向）に延びている。

電荷蓄積層３０は、ワード線ＷＬ０〜ＷＬｎの各々と半導体基板２０との間に設けられている。すなわち電荷蓄積層３０はワード線ＷＬ０〜ＷＬｎと同様の平面パターンを有し
ている。よって電荷蓄積層３０は、平面視において、ビット線ＢＬ０〜ＢＬ２のうちの隣り合う１対のビット線の間に位置する部分を有する。また電荷蓄積層３０は電荷を蓄積することができる絶縁層であり、たとえば酸化シリコン層に挟まれた窒化シリコン層である。

アシストゲートＡＧ０〜ＡＧ２のそれぞれは、図４に示すように、ビット線ＢＬ０〜ＢＬ２に沿って延びている。またアシストゲートＡＧ０〜ＡＧ２のそれぞれと、ビット線ＢＬ０〜ＢＬ２との間は絶縁膜３１によって電気的に絶縁されている。またアシストゲートＡＧ０〜ＡＧ２のそれぞれは、ビット線ＢＬ０〜ＢＬ２の幅よりも大きな幅を有する。またアシストゲートＡＧ０〜ＡＧ２の各々は、図２に示すように、絶縁膜３１を介してワード線ＷＬ０〜ＷＬｎに跨っている。

この構成によりアシストゲートＡＧ０〜ＡＧ２の各々は、半導体基板２０上に絶縁膜３１を介して設けられた領域を含む。この領域は平面視において迂回領域ＰＲ（図６）を含む。迂回領域ＰＲによって、平面視において、ワード線ＷＬ１のビット線ＢＬ０およびＢＬ１の間に位置する部分ＳＲ（図６）と、ビット線ＢＬ１とが、部分ＥＲ（図６）を経由することなく繋がれている。部分ＥＲは、平面視において、ワード線ＷＬ１のビット線ＢＬ０およびＢＬ１の間におけるビット線ＢＬ１側の端部である。

アシスト接続配線ＭＡｅおよびＭＡｏは、図３に示すように、アシストゲートＡＧ０〜ＡＧ２上をアシストゲートＡＧ０〜ＡＧ２と交差して延びている。アシスト接続配線ＭＡｅは、コンタクトプラグＣＡ０を介してアシストゲートＡＧ０と電気的に接続され、またコンタクトプラグＣＡ２を介してアシストゲートＡＧ２と電気的に接続されている。アシスト接続配線ＭＡｏは、コンタクトプラグＣＡ１を介してアシストゲートＡＧ１と電気的に接続されている。すなわち互いに並走するように配列されたアシストゲートＡＧ０〜ＡＧ２に対して配列順に０から整数番号が振られた場合に、偶数番号のものにはアシスト接続配線ＭＡｅが電気的に接続され、奇数番号のものにはアシスト接続配線ＭＡｏが電気的に接続されている。アシスト接続配線ＭＡｅおよびＭＡｏは、たとえば金属からなる。

ビット接続配線ＭＢ０〜ＭＢ２の各々は、図２に示すように、絶縁膜３１によってアシスト接続配線ＭＡｅおよびＭＡｏと電気的に絶縁され、アシスト接続配線ＭＡｅおよびＭＡｏ上をアシスト接続配線ＭＡｅおよびＭＡｏと交差して延びている。またビット接続配線ＭＢ０〜ＭＢ２のそれぞれは、図１および図３に示すように、コンタクトプラグＣＢ０〜ＣＢ２を介してビット線ＢＬ０〜ＢＬ２と電気的に接続されている。またビット接続配線ＭＢ０〜ＭＢ２は、たとえば金属からなる。
次に本実施の形態の半導体記憶装置の書込、消去および読出動作について説明する。

図７を参照して、本実施の形態の半導体記憶装置は、ビット線ＢＬ０およびＢＬ１を１対のソース／ドレイン領域として有し、この１対のソース／ドレイン領域間に挟まれたチャネル領域上に、ワード線ＷＬ１と、絶縁体からなる電荷蓄積層３０とを有するトランジスタ構造を含む。この構成により、電荷蓄積層３０のビット線ＢＬ０側（図中の左側）およびビット線ＢＬ１側（図中の右側）の各々の端部に、独立して電荷の蓄積が可能である。すなわち１つのメモリセル内の２つの位置の各々にビットが設けられている。以下においては、図７に示すメモリセルが有する２つのビットのうち、ビット線ＢＬ０側のビットの動作について説明する。

まず書込動作について説明する。ビット線ＢＬ０およびＢＬ１のそれぞれがドレイン領域およびソース領域となり、かつドレイン領域近傍においてホットエレクトロンを発生させることができるように、ビット線ＢＬ０およびＢＬ１に電圧が印加される。ワード線ＷＬ１に十分な正電圧が印加されることで、絶縁膜３１（図７において図示せず）をトンネ
ルしたホットエレクトロンが電荷蓄積層３０の一方側（図７の左側）に注入される。これにより一方側（図７の左側）のビットに書込動作がなされる。

次に消去動作について説明する。ビット線ＢＬ０、ＢＬ１、およびワード線ＷＬ１のそれぞれに、正電圧、浮遊電圧、および負電圧が印加されることで、電荷蓄積層３０の一方側（図７の左側）の電子が絶縁膜３１（図７において図示せず）をトンネルして半導体基板２０へ引き抜かれる。これにより一方側（図７の左側）のビットの消去動作がなされる。
次に本実施の形態の半導体記憶装置の読出動作について以下に説明する。

図８は、本発明の一実施の形態の半導体記憶装置における書込されたビットの読出動作を説明する断面図である。主に図８を参照して、メモリセルの一方側（図中の左側）は、電荷が蓄積されることで、書込されたビットＰＢとなっている。

このビットの読出を行なうために、ビット線ＢＬ０およびＢＬ１のそれぞれが、ソース領域ＳＣおよびドレイン領域ＤＲとされ、ワード線ＷＬ１に半導体基板２０に反転層を形成するための電位が印加される。すなわちワード線ＷＬ１とビット線ＢＬ０とビット線ＢＬ１とのそれぞれに、たとえば＋４．５Ｖと０Ｖと＋１．２Ｖとが印加される。この場合、書込されたビットＰＢの存在により、ビット線ＢＬ０とビット線ＢＬ１との間に十分な反転層が形成されない。このためビット線ＢＬ１からビット線ＢＬ０への電流が流れないので、電流測定によって、一方側（図中の左側）のビットが書込されたビットＰＢであることが読出される。

またこの読出の際には、半導体基板２０に反転層を形成するための電位として、たとえば＋４．５Ｖが、アシスト接続配線ＭＡｏおよびＭＡｅ（図３）のうちアシスト接続配線ＭＡｏにのみ印加される。これによりコンタクトプラグＣＡ１（図３）を介してアシストゲートＡＧ１に電位が印加される。この電位印加による作用効果については後述する。

なお図８のＸ印は電流が阻害されていることを示している。また図８の破線部は空乏層ＤＬを表している。

図９は、本発明の一実施の形態の半導体記憶装置における消去されたビットの読出動作を説明する断面図である。図９を参照して、メモリセルの一方側（図中の左側）は、書込のための電荷が引き抜かれたことで、消去されたビットとなっている。また逆にメモリセルの他方側（図中の右側）は、電荷が蓄積されることで、書込されたビットＰＢとなっている。

一方側（図中の左側）のビットの読出を行なうために、図８と同様の電位が印加される。この場合、ビット線ＢＬ０側のビットに電荷が蓄積されていないために、反転層、すなわちチャネル領域ＣＲが形成される。これにより図中矢印で示すように電流が流れるので、電流測定によって、一方側（図中の左側）のビットが消去されたビットであることが読出される。

図１０および図１１のそれぞれは、本発明の一実施の形態の半導体記憶装置における過剰に書込されたビットに隣り合う消去されたビットの読出動作を説明する断面図および平面図である。

主に図１０を参照して、過剰に書込されたビットＥＢは、書込されたビットＰＢ（図９）と異なり、過剰に書込されている。すなわち過剰に書込されたビットＥＢには、書込されたビットＰＢよりも大きな量の電荷が蓄積されている。この過剰な電荷に起因して空乏
層ＤＬがより広がる結果、ビット線ＢＬ０およびＢＬ１の間のワード線ＷＬ１に沿った電流経路は阻害される。

主に図１１を参照して、読出動作において半導体基板２０に反転層を形成するための電位がアシストゲートＡＧ１（図４）に印加されるので、アシストゲートＡＧ１が絶縁膜３１（図２）を介して半導体基板２０に面する領域にチャネル反転が生じることで、チャネル反転領域ＣＩ（図１１）が形成される。よってビット線ＢＬ０およびＢＬ１の間に、電流経路として迂回領域ＰＲが付加される。この迂回領域ＰＲを流れる迂回電流ＰＣは過剰に書込されたビットＥＢの位置を迂回するので、過剰に書込されたビットＥＢにより阻害されない。このため、メモリセルの他方側（図中の右側）のビットに蓄積される電荷が過剰であっても、メモリセルの一方側（図中の左側）のビットが消去されていれば、ビット線ＢＬ０およびビット線ＢＬ１の間に読出電流ＣＣが流れる。すなわち他方側のビットが過剰に書込されていても、一方側のビットを誤りなく読出すことができる。

図１２は、比較例の半導体記憶装置における過剰に書込されたビットに隣り合う消去されたビットの読出動作を説明する平面図である。主に図１２を参照して、本比較例の半導体記憶装置は、本実施の形態の半導体記憶装置と異なり、アシストゲートＡＧ０〜ＡＧ２（図４）を有しない。このためビット線ＢＬ０およびＢＬ１の間のワード線ＷＬ１に沿った電流経路が過剰に書込されたビットＥＢによって阻害されると、ビット線ＢＬ０およびＢＬ１の間に読出電流ＣＣが流れない。すなわち他方側（図中の右側）のビットが過剰に書込されていると、一方側（図中の左側）のビットの読出しに誤りが生じることがある。

本実施の形態によれば、図１１を参照して、ビット線ＢＬ０およびＢＬ１を有する１つのメモリセルにおける２つのビットのうちビット線ＢＬ０側のビットが読出される際に、アシストゲートＡＧ１によって半導体基板２０に形成されるチャネル反転領域ＣＩは、平面視においてビット線ＢＬ１側のビットを迂回する迂回電流ＰＣを流すことができる迂回領域ＰＲを含む。よってビット線ＢＬ１側のビットが過剰に書込されたビットＥＢであっても、過剰に書込されたビットＥＢを平面視において迂回する読出電流ＣＣによって、ビット線ＢＬ０側のビットを正常に読出すことができる。すなわち各メモリセル内におけるビット間の干渉による読出の誤りの発生を抑制することができる。

なお上記実施の形態の説明においては半導体基板２０としてｐ型を有するシリコン基板とｎ型を有するビット線ＢＬ０〜ＢＬ２とを例示したが、本発明はこれに限定されるものではなくて、ｎ型を有するシリコン基板とｐ型を有するビット線ＢＬ０〜ＢＬ２とを用いることもできる。

また上記実施の形態の説明においては電荷蓄積層３０は絶縁層であったが、本発明はこれに限定されるものではなくて、メモリセル内において一方側および他方側に分割されることで互いに電気的に絶縁された１対の導電層が電荷蓄積層として用いられてもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、電荷蓄積層を有する半導体記憶装置およびその読出方法に特に有利に適用され得る。

本発明の一実施の形態における半導体記憶装置の構成を、絶縁膜を図示せずに、概略的に示す部分平面図である。 図１の線ＩＩ−ＩＩに沿った概略的な部分断面図である。 図１と同じ視野を示し、絶縁膜およびビット接続配線を図示しない図である。 図１と同じ視野を示し、絶縁膜とビット接続配線とアシスト接続配線とを図示しない図である。 図１と同じ視野を示し、絶縁膜とビット接続配線とアシスト接続配線とアシストゲートとを図示しない図である。 図４の一点鎖線部ＶＩの概略拡大図である。 図５の線ＶＩＩ−ＶＩＩに沿った概略的な部分断面図であり、電荷蓄積層およびワード線の各々のビット線上の部分を図示しない図である。 本発明の一実施の形態の半導体記憶装置における書込されたビットの読出動作を説明する断面図である。 本発明の一実施の形態の半導体記憶装置における消去されたビットの読出動作を説明する断面図である。 本発明の一実施の形態の半導体記憶装置における過剰に書込されたビットに隣り合う消去されたビットの読出動作を説明する断面図である。 本発明の一実施の形態の半導体記憶装置における過剰に書込されたビットに隣り合う消去されたビットの読出動作を説明する平面図である。 比較例の半導体記憶装置における過剰に書込されたビットに隣り合う消去されたビットの読出動作を説明する平面図である。

符号の説明

ＡＧ０〜ＡＧ２ アシストゲート、ＢＬ０〜ＢＬ２ ビット線、ＷＬ０〜ＷＬｎ ワード線、２０ 半導体基板、３０ 電荷蓄積層、ＭＡｏ，ＭＡｅ アシスト接続配線、ＭＢ０〜ＭＢ２ ビット接続配線。

Claims (8)

1. 第１の導電型を有する半導体基板と、
   前記半導体基板上に設けられ、前記第１の導電型と異なる第２の導電型を有し、第１の方向に延びる第１のビット線と、
   前記半導体基板上に設けられ、前記第２の導電型を有し、前記第１のビット線と間隔を空けつつ並んで延びる第２のビット線と、
   前記第１のビット線上に設けられ、前記第１の方向と交差する方向に延びるワード線と、
   前記ワード線と前記半導体基板との間に設けられ、平面視において前記第１および第２のビット線の間に配置された電荷蓄積層と、
   前記半導体基板上に絶縁膜を介して設けられ、前記第１のビット線と前記ワード線との各々と電気的に絶縁され、前記第１のビット線に沿って延び、前記第１のビット線の幅よりも大きな幅を有する第１のアシストゲートであって、平面視において、前記ワード線の前記第１および第２のビット線の間に位置する部分と、前記第１のビット線とを、当該ワード線の部分における前記第１のビット線側の端部を経由せずに繋ぐ迂回領域を有する、第１のアシストゲートと
   を備えた、半導体記憶装置。
2. 前記第１のアシストゲートは前記ワード線に跨る、請求項１に記載の半導体記憶装置。
3. 前記第１のアシストゲートと電気的に接続され、前記第１のアシストゲート上を前記第１のアシストゲートと交差して延びる第１のアシスト接続配線をさらに備えた、請求項１または２に記載の半導体記憶装置。
4. 前記半導体基板上に設けられ、前記半導体基板と電気的に絶縁される第２のアシストゲートであって、平面視において、前記ワード線の前記第１および第２のビット線の間に位置する部分と、前記第２のビット線とを、当該ワード線の部分における前記第２のビット線側の端部を経由せずに繋ぐ迂回領域を有する第２のアシストゲートと、
   前記第２のアシストゲート上を前記第２のアシストゲートと交差して延び、かつ前記第２のアシストゲートと電気的に接続され、かつ前記第１のアシストゲートと電気的に絶縁された第２のアシスト接続配線とをさらに備えた、請求項３に記載の半導体記憶装置。
5. 前記半導体基板上に設けられ、前記第２の導電型を有し、前記第１のビット線と間隔を空けつつ並んで延び、前記第２のビット線と前記第１のビット線によって隔てられた第３のビット線と、
   前記半導体基板上に設けられ、前記半導体基板と電気的に絶縁される第３のアシストゲートであって、平面視において、前記ワード線の前記第１および第３のビット線の間に位置する部分と、前記第３のビット線とを、当該ワード線の部分における前記第３のビット線側の端部を経由せずに繋ぐ迂回領域を有する第３のアシストゲートと
   をさらに備え、
   前記第２のアシスト接続配線は前記第３のアシストゲートと電気的に接続される、請求項４に記載の半導体記憶装置。
6. 前記第１のアシスト接続配線と電気的に絶縁され、前記第１のビット線と電気的に接続され、前記第１のアシスト接続配線上を前記第１のアシスト接続配線と交差して延びるビット接続配線をさらに備えた、請求項３〜５のいずれかに記載の半導体記憶装置。
7. 請求項１〜６いずれかに記載の半導体記憶装置の読み取り方法であって、
   前記第１および第２のビット線間に電圧を印加する工程と、
   前記ワード線に、前記半導体基板に反転層を形成するための第１の電位を印加する工程と、
   前記第１のアシストゲートに、前記半導体基板に反転層を形成するための第２の電位を印加する工程とを備えた、半導体記憶装置の読出方法。
8. 前記第１および第２の電位は同じである、請求項７に記載の半導体記憶装置の読出方法。

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