KR100221061B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR100221061B1
KR100221061B1 KR1019910020003A KR910020003A KR100221061B1 KR 100221061 B1 KR100221061 B1 KR 100221061B1 KR 1019910020003 A KR1019910020003 A KR 1019910020003A KR 910020003 A KR910020003 A KR 910020003A KR 100221061 B1 KR100221061 B1 KR 100221061B1
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히또시 아오기
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

서로 나란히 배열된 복수의 소오스/드레인 영역과 게이트 산화막을 통하여 상기 소오스/드레인 영역에 그리고 상부에 수직적으로 연장하는 복수의 게이트전극을 갖는 반도체기판을 포함하는 반도체 장치에 있어서, 적어도 하나의 상기 게이트전극에 대응하는 적어도 하나의 특정쌍의 소오스/드레인 영역에는 상기 기판의 깊이방향으로 연장하는 옵셋 계단부를 구비하고, 이 옵셋 계단부가 상기 계단부 충진용 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부가 구비된 상기 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대해 배치되는 것을 특징으로하는 반도체 장치.

Description

반도체 장치 및 그 제조방법
제1(a)(d)도는 본 발명의 일 실시예에 따른 형성공정을 나타낸 개략도.
제2도는 상기 실시예에서 주요부의 구조를 나타낸 개략도.
제3(a)도는 상기 실시예에서 주요부의 구조를 나타낸 개략도.
제3(b)도 및 제3(c)도는 제3(a)도에서의 선 C-C와 D-D을 따라 취한 단면도.
제4도는 상기 실시예에서의 기능을 나타낸 개략도.
제5(a)도,(b) 및 (c)도는 2비트 정보를 기억하는 마스크 ROM 메모리셀의 별개 기능을 나타낸 개략도.
제6(a)도는 종래 실시예의 주요구조를 나타낸 개략도.
제6(b)도와 (c)도는 제6(a)도에서 선 A-A와 B-B을 따라 취한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 소오스/드레인 영역
3 : 절연막 4 : 게이트전극
81 : 옵셋 계단부 90 : 채널영역
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 2비트 정보를 기억하는 메모리셀 기능이 구비된 NOR형 마스크 롬(mask ROM) 및 이를 제조하는 방법에 관한 것이다.
게이트 전극을 형성에 이어서 소오스/드레인영역을 형성하여 제공된 종래의 NOR형 마스크롬은 제6(a)(c)도 즉, 평면도 및 A-A, B-B선을 따라 각각 절단한 단면도에서 예시되어 있다.
제1도전형인 반도체 기판(51)의 상부표면 내측에는 제2도전형인 복수의 스트라이프(stripe)형상의 소오스/드레인 영역(52)들이 나란히 배치되어 있다.
복수의 스트라이프 형상의 게이트전극(54)은 상기 소오스/드레인 영역(52)위에 형성되어 있으며, 수직적으로 연장되어 있고 그리고 일정간격으로 서로 떨어져 있으며, 상기 게이트전극(54)과 상기 소오스/드레인영역(52) 사이에는 게이트산화막(53)이 게재되어 있다.
제1도전형의 불순물로 높게 도우프(dope)된 영역(55)을 채널영역으로 형성하기 위해 어떠한 불순물 이온이 메모리셀 트랜지스터의 채널영역으로 선택적으로 주입되는 방법으로 정보가 기입되어서, 문턱전압(threshold voltage)이 변화된다.
상기 메모리셀 메모리는 각 트랜지스터가 1비트의 정보만을 기억하게 된다.
2비트 정보를 기억하는 마스크롬용 메모리셀은 제5도에 도시된 바와 같이, 모스(MOS) 트랜지스터의 소오스/드레인영역과 게이트 전극이 서로 엇갈려 있는 것에 의해 얻어질 수 있고, 이로써 상기 트랜지스터가 도통 되게 된다.
제5(a)도에 도시된 바와 같이, 제1도전형인 반도체기판(61)의 표면상 에는 소오스/드레인 영역을 구성하는 제2도전형인 불순물 영역 62a(62c) 및 62b(62d)이 형성된다.
게이트전극(64)은 게이트산화막(64)을 통하여 상기 두 소오스/드레인영역 사이에 있는 기판상에 배치된다.
상기 게이트전극(64)은 하나의 소오스/드레인영역(62a)과 중첩되어 있고, 그리고 다른 소오스/드레인영역(62b)으로 부터 소정간격 로 떨어져 있다.
상기 영역(62a)을 소오스로 그리고 영역(62b)을 드레인으로 사용할 때, 제5(b)도에 도시된 바와 같이, 상기 게이트 전극(64)과 드레인영역(62b) 사이에 제공된 옵셋영역(offset region) F에는 공핍층(depletion layer)(66)을 만들기 위하여, 고전계가 인가되어 채널영역(67)과 드레인영역(62b)이 서로 전기적으로 접속하게 된다.
상기 영역(62c)을 드레인으로 하고 그리고 영역(62d)을 제6(c)도에 도시된 바와 같이, 소오스로 하는 경우에는, 상기 공핍층(66)이 상기 옵셋영역 F에 형성되지 않기 때문에 소오스 영역(62d)은 상기 채널영역(67)과는 전기적으로 접속되지 않는다.
이러한 기술은 MOS 트랜지스터를 도통되게 하는데 적합하고 아울러 다음 4 가지로 설명할 수 있다.
i) 트랜지스터의 각 소오스 및 드레인영역이 게이트전극과 중첩하므로서 정역방향(normal and reverse directions)으로 전기적으로 접속되게 한다.
ii) 소오스 영역만이 게이트전극과 중첩하여서 역방향으로는 전기적으로 접속되지 않고 정방향으로만 전기적으로 접속되게 한다.
iii) 소오스 영역만이 게이트전극과 중첩하여서 정방향으로는 전기적으로 접속되지 않고 역방향으로는 전기적으로 접속된다.
iv) 각 소오스 및 드레인영역이 게이트전극과 떨어져 있음으로서 어느 방향으로도 전기적으로 접속하지 않게 된다.
종래의 NOR형 마스크롬은, 제6(b)도에 도시된 바와 같이, 게이트전극(54)이 완전하게 소오스/드레인(52)과 중첩되도록 구성되었기 때문에 상기 마스크롬은 제5도에 도시된 바와 같이 2비트 정보를 기억하는 메모리셀 트랜지스터의 기능으로 적용될 수 없으므로, 대규모 소자를 개발하는데 저해요인이 된다.
본 발명에 따르면, 반도체 장치는 서로 나란히 배열된 복수의 소오스/드레인 영역과 게이트산화막을 통하여 상기 소오스/드레인 영역에 그리고 상부에 수직적으로 연장하는 복수의 게이트전극을 갖는 반도체기판을 포함하되, 적어도 하나의 상기 게이트전극에 대응하는 적어도 하나의 특정쌍의 소오스/드레인 영역에는 상기 기판의 깊이방향으로 연장하는 옵셋 계단부를 구비하고, 옵셋 계단부에는 상기 계단부 충진용 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부가 구비된 상기 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대하여 배치되는 반도체 장치의 제조방법에 있어서, () 상기 소오스/드레인 영역을 제공하기 위한 이온주입 마스크와 정보기입 영역을 제공하기 위한 레지스트 패턴을 차례로 상기 반도체기판상에 형성 하는 공정과, () 특정한 쌍의 소오스 및 드레인 영역이 설치될 반도체기판의 적어도 하나의 특정 표면 영역에 상기 레지스트 패턴을 마스크로 사용하여 상기 반도체기판의 깊이방향으로 홈을 형성하여 상기 옵셋 계단부를 형성하는 공정과, () 상기 레지스트 패턴을 제거한 다음 게이트 절연막용으로 사용되는 동일물질의 절연막으로 상기 옵셋 계단부의 내측벽을 덮기 위하여 상기 옵셋 계단부를 열산화하는 공정과, () 한쌍의 소오스/드레인 영역을 형성하기 위해 이온주입 마스크를 사용 하여 불순물을 상기 반도체 기판상에 주입하는 공정과, () 상기 이온주입 마스크를 제거한 다음 상기 절연막으로 상기 옵셋 계단부를 충진하는 공정과, () 상기 게이트 산화막을 통하여 반도체기판의 전표면상에 불순물 이온을 주입하는 공정, 및 () 게이트전극을 형성하는 공정을 포함하는 반도체 제조방법을 특징으로 한다.
이하, 본 발명의 실시예를 첨부도면에 따라 상세히 설명한다.
본 발명은 2비트 정보를 기억하는 메모리셀의 기능을 갖는 NOR형 마스크롬을 제공하기 위하여, 옵셋 계단부를 형성하기 위해 상기 반도체기판에 직접 홈을 형성하고 아울러 충진용 절연막으로 상기 옵셋 계단부를 충진하는 기술이다.
본 발명에 의하면, 옵셋영역은 제6(b)도에 도시된 바와같이 게이트전극(54)이 소오스/드레인 영역(52)을 완전히 덮어져 있는 종래예인 NOR형 마스크롬(메모리셀)에서도 제공될 수 있다.
또한, 정보를 기입하기 위한 상기 옵셋 계단부는 수직적으로 배치되어 있는 것이 아니기 때문에 메모리셀은 극소화될 수 있으며 아울러 2비트 정보 메모리셀의 특성을 충분히 이용하는 대규모 마스크롬을 제조할 수 있다.
본 발명을 위한 바람직한 이온주입 방법은 불순물이 수직적으로 연장하는 정방향으로 상기 기판표면에 가해지는 0° 에서 수행되는 것이다.
상기 옵셋 계단부를 제외하고 형성될 소오스/드레인 영역은 제1(d)도에 도시된 바와 같이, 상기 옵셋 계단부의 바로 아래에 설치된 저부(lower part)와 이 저부로부터 연장하는 상부를 포함하고 아울러 채널영역(7)이 한쌍의 소오스/드레인영역(2) 사이에 형성되는 측면과 대향하는 계단부(81)의 측면에 의해 설치된 부분을 포함한다.
상기 소오스/드레인 영역(2)을 형성하기 위한 확산깊이는 바람직하게 0.150.3이다.
상기 옵셋 계단부(81)의 높이는 0.10.25㎛ 일 수 있고 그리고 바람직하게는 0.2이다.
이 경우에, 상기 소오스/드레인 영역(2)에는 실리콘 기판의 측벽(1a)을 형성하는 것이 필수적이다.
상기 계단부를 충진하기 위한 절연막(11)의 두께는 바람직하게 0.150.35로 설정되어서, 상기 트랜지스터의 소오스/드레인 영역(2)에 전압이 인가될 때 채널이 상기 실리콘기판의 측벽(1b)에서 발생되는 것을 방지한다.
한쌍의 소오스/드레인 영역(2,2)사이에 형성되어 지는 채널영역(7)은 상부(또는 표면부)A와 하부 B(제2도)를 포함하되, 상기 하부 B에 있는 불순물 농도는 상부 A의 불순물 농도보다 높다.
상세하게는 상기 표면부 A보다 하부 B에서의 불순물 농도가 높게 만드는 것이 필요하다.
즉, 상기 측벽(1b)의 표면상에 불순물농도를 높게 만들어서 제4(b)도에서와 같이 측벽(1b)에서 발생된 트랜지스터의 임계전압이 충분히 높게, 예를들어 6V로 만들어져서 채널의 발생을 방지한다.
상기 채널영역(7)의 하부 B에 있는 불순물 농도가 극히 높을 때, 상기 표면부 A에 있는 불순물농도가 변화되어서 제4(c)도의 상태에서와 같이 트랜지스터의 임계값이 더 높아진다.
그러므로, 채널영역(7)의 하부 B에 있는 불순물 농도가 제4(b)도의 상태와 제4(d)도상태 사이의 임계값 차이가 가장 커지는 최적값으로 설정되어야 하는 것이 필요하다.
다음, 상기 반도체 장치의 제조방법이 첨부도면에 따라 설명한다.
본 발명은 상기 실시예로 제한되는 것이 아니다.
제1도는 도시는 본 발명의 일실시예이다.
소오스/드레인 영역을 형성하기 위한 SiO2막(8)과 이온주입 마스크(9)는 제1(a)도에 도시된 바와같이 P형 실리콘기판(1)상에 먼저 형성되고, 이어 정보기입을 위한 레지스트 패턴(10)이 형성된다.
상기 SiO2막(8)과 실리콘기판(1)은 이때 상기 이온주입 마스크(9)와 레지스트 패턴(9)을 마스크로 사용하여 0.15로 식각된다.
상기 레지스트패턴(10)이 제거되고 그리고 홈(옵셋 계단부)(81)에는 내벽에 SiO2(8)으로 사용하는 동일물질인 SiO2의 절연막(3)을 형성하기 위하여 열산화(thermal oxidation)되어 계단부(81)의 내벽이 덮인다.
이때, As와 같은 제2도전형의 불순물이 고농도로 주입 예를들어 상기 기판(1)내로 1015 -3로 주입되고 소오스/드레인영역(2)을 형성하는 열처리가 이어진다. (제1(b)도).
상기 이온주입은 0에서 수행되어 그 이온이 상기 실리콘기판 채널영역(90)을 제외한 계단부의 측벽(1b)으로 주입되는 것을 방지한다.
상기 이온 주입마스크(9)가 제거되고 그리고 상기 오목홈(81)에는 SiO2의 홈 충진용 절연막(11)을 0.15두께로 증착하는 공지의 기술로 충진되어서, 상부 표면의 피복이 얇다.
제1(c)도의 상태에서, 불순물은 예를들어 상기 계단부의 깊이 만큼 동일 지점에서 피크(peak)를 갖는 70keV로, 이온주입 공정에 따라 상기 SiO2막을 통하여 상기 채널영역(90)으로 가해져서, 제2도에 도시된 채널영역(90)이 미소한 하부 B는 상기 표면부 A의 보론(boron) 등의 불순물(약 1017 -3)의 농도보다 더 높은 불순물농도(약 1018 -3)를 갖는다.
결국, 게이트전극(4)은 메모리셀 트랜지스터를 얻기위하여 게이트산화막(13)을 통하여 형성된다.(제1(d)도참조).
상기 게이트산화막(13)은 상기 SiO2막(8)을 제거한 다음에 다시 형성된다.
제3(a)(c)도는 상기 방법에 의해 제조된 반도체 장치의 메모리셀 구조를 예시하고 있다.
제3(a)도는 평면도이고, 제3(b)도와 (c)도는 제3(a)도의 C-C선 및 D-D선을 따라 취한 단면도이다.
상기 반도체 장치는 서로 병렬로 배열된 복수의 소오스/드레인영역(2)과 상기 소오스/드레인 영역에 수직하고 연장하는 복수의 게이트전극(4)을 상기 실리콘 기판의 전표면상에 형성한 구조를 갖는다.
적어도 하나의 게이트전극에 대응하는 적어도 한쌍의 특정 소오스/드레인영역은 상기 기판의 깊이방향으로 연장하는 옵셋 계단부(81)를 구비하고, 그리고 상기 옵셋 계단부(81)는 상기 계단부 충진용 절연막(11)으로 채워져 있어서, 상기 옵셋 계단부를 갖는 상기 특정 소오스/드레인영역(2)은 상기 옵셋 계단부의 계단을 거쳐서 대응하는 게이트전극에 대하여 배치된다.
그러므로, 상기 계단은 정보 기입패턴(12)이 상기 특정 소오스/드레인 영역(2)과 중첩하는 지점에서 상기 실리콘기판(1)상에 제공되어서, 상기 정보기입패턴(12)이 제6도에 도시된 종래기술의 정보기입 영역(55)과 비교하여 체적의 1/2 가지므로 정보가 두배 기입될 수 있다.
본 발명은 트랜지스터는 도전성을 갖는, 제5도에서 도시된 종래의 옵셋 트랜지스터의 기능과 동일한 기능을 갖는다.
상기 소오스/드레인(2,2)과 게이트전극(4)이 제4(a)도에 도시된 바와 같이 서로 편향되는 측(영역 S)을 소오스(2a)로 사용할 때, 상기 트랜지스터는 제4(b)도 에서와 같이 도통되지 않는다.
상기 영역 S가 제4(c)도에 도시된 바와 같이 드레인(2b)으로 사용될 때, 상기 트랜지스터에는 전기적 도통이 일어난다.
이 실시예에서, 상기 특정 소오스/드레인 영역(2,2)과 상기 게이트전극(4) 사이에 옵셋 계단부(81)를 설치하기 위하여, 상기 실리콘 기판에는 상기 소오스/드레인 영역에 대한 상기 옵셋 계단부(81)에서 오목홈으로 형성되고 이어서 상기 계단부를 형성하기 위하여 이온을 주입한다.
상기 이온주입과 활성화를 수행한 다음, 상기 기판의 깊이 방향으로 연장하는 상기 옵셋영역을 제공하기 위하여 상기 기판의 오목홈은 절연막으로 충진된다.
또한, 상기 이온주입이 상기 소오스/드레인 영역을 형성하기 위해 0에서 수행된다.
그래서 2비트 정보를 기억하는 메모리셀 트랜지스터가 실현될 수 있고, 아울러 대규모 메모리장치가 개발될 수 있다.
구체적으로 본 발명의 NOR형 마스크롬용 메모리셀은 제6도에 예시된 종래예와 비교하여 볼 때 메모리 크기가 두배로 될 수 있다.
상기 예는 옵셋 계단부가 상기 실리콘기판상에 형성된 다수의 트랜지스터 사이에 하나의 트랜지스터에 있는 특정 게이트 전극에 대응하는 한쌍의 소오스/드레인 영역에 제공되는 경우를 설명하고 있다.
상기 각 옵셋 계단부는 복수의 트랜지스터의 게이트전극에 대응하는 어느 한쌍의 소오스/드레인 영역에, 하나의 트랜지스터에 있는 하나의 게이트 전극에 대응하는 특정쌍의 소오스/드레인영역 모드에 또는 복수 트랜지스터의 게이트전극에 대응하는 특정쌍의 소오스/드레인 영역 모두에 제공될 수 있다.
또한, 하나의 실리콘기판상에 형성된 다수의 트랜지스터에 대하여 상기 옵셋 계단부는 게이트전극에 대응하는 소오스/드레인 영역중 어느 하나에서 또는 게이트전극에 대응하는 소오스/드레인영역 모두에 형성될 수 있다.
상기 설명으로 부터 알수 있는 바와 같이, 본 발명에 따르면 소오스/드레인 영역의 옵셋을 사용하는 2비트 정보기억용 마스크롬의 메모리셀 트랜지스터 기능이 상기 반도체기판에서 수직적으로 옵셋을 설치하므로서 상기 NOR형 마스크롬에 응용될 수 있어서 상기 NOR형 마스크롬 메모리를 더욱 극소화되게 할 수 있다.

Claims (14)

  1. 서로 나란히 배열된 복수의 소오스/드레인 영역과 게이트 산화막을 통하여 상기 소오스/드레인 영역에 그리고 상부에 수직적으로 연장하는 복수의 게이트전극을 가지는 반도체기판을 포함하는 반도체 장치에 있어서, 적어도 하나의 상기 게이트전극에 대응하는 적어도 하나의 특정쌍의 소오스/드레인 영역에 상기 기판의 깊이방향으로 연장하는 옵셋 계단부를 구비하고, 이 옵셋 계단부가 상기 계단부를 충진하기 위한 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부가 구비된 상기 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대해 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 다수의 게이트전극중 소망하는 어느것에 대응하는 특정쌍의 소오스/드레인 영역 양측에는 상기 기판의 깊이방향으로 연장하는 각 옵셋 계단부를 구비하고, 이 옵셋 계단부가 계단부를 충진하기 위한 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부를 구비한 상기 특정 소오스/드레인영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대하여 배치 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 다수의 게이트전극중 소망하는 어느것에 대응하는 특정쌍의 소오스/드레인 영역중 에는 상기 기판의 깊이방향으로 연장하는 각 옵셋 계단부를 구비 하고, 상기 옵셋 계단부가 충진용 절연막으로 채워져 있는 것에 의해 상기 옵셋 계단부를 구비한 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대하여 배치되고, 다수의 게이트전극중 소망하는 다른것에 대응하는 특정쌍의 소오스/드레인 에는 상기 기판의 깊이방향으로 연장하는 각 옵셋 계단부를 구비하고, 상기 옵셋 계단부가 충진용 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부를 구비한 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대하여 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 다수의 게이트전극중 상기 소망하는 것을 대응쌍의 소오스/드레인 영역과 중첩되도록한 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 옵셋 계단부를 제외하고 형성될 소오스/드레인 영역은 상기 옵셋 계단부의 바로 밑에 위치하는 하부영역과 이 하부영역으로 부터 연장하는 상부영역을 포함하며, 채널영역이 한쌍의 소오스/드레인 영역사이에 설치되는 측면과 대향하는 옵셋 계단부의 측면에 의한 일부를 포함하는 것을 특징 으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 옵셋 계단부의 깊이는 상기 소오스/드레인 영역을 형성하기 위한 불순물 확산층의 확산깊이 보다 짧게 설정되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 계단부 충진용 절연막은 상기 옵셋 계단부에서의 채널발생을 방지 하기에 충분한 두께로 도포되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 특정쌍의 소오스/드레인 영역사이에 설치된 채널영역은 상기 표면부 에서 보다 상기 채널영역의 하부에 있는 불순물 농도가 높은 것을 특징으로 하는 반도체 장치.
  9. 서로 나란히 배열된 복수의 소오스/드레인 영역과 게이트산화막을 통하여 상기 소오스/드레인 영역에 그리고 상부에 수직적으로 연장하는 복수의 게이트전극을 갖는 반도체기판을 포함하되, 적어도 하나의 상기 게이트전극에 대응하는 적어도 하나의 특정쌍의 소오스/드레인 영역에는 상기 기판의 깊이방향으로 연장하는 옵셋 계단부를 구비하고, 옵셋 계단부에는 상기 계단부 충진용 절연막으로 채워지는 것에 의해, 상기 옵셋 계단부가 구비된 상기 특정의 소오스/드레인 영역이 상기 옵셋 계단부의 계단을 통하여 대응하는 게이트전극에 대하여 배치되는 반도체 장치의 제조방법에 있어서, () 상기 소오스/드레인 영역을 제공하기 위한 이온주입 마스크와 정보기입 영역을 제공하기 위한 레지스트 패턴을 차례로 상기 반도체기판상에 형성 하는 공정과, () 특정한 쌍의 소오스 및 드레인 영역이 설치될 반도체기판의 적어도 하나의 특정 표면 영역에 상기 레지스트 패턴을 마스크로 사용하여 상기 반도체기판의 깊이방향으로 홈을 형성하여 상기 옵셋 계단부를 형성하는 공정과, () 상기 레지스트 패턴을 제거한 다음 게이트 절연막용으로 사용되는 동일물질의 절연막으로 상기 옵셋 계단부의 내측벽을 덮기 위하여 상기 옵셋 계단부를 열산화하는 공정과, () 한쌍의 소오스/드레인 영역을 형성하기 위해 이온주입 마스크를 사용 하여 불순물을 상기 반도체 기판상에 주입하는 공정과, () 상기 이온주입 마스크를 제거한 다음 상기 절연막으로 상기 옵셋 계단부를 충진하는 공정과, () 상기 게이트 산화막을 통하여 반도체기판의 전표면상에 불순물 이온을 주입하는 공정, 및 () 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제9항에 있어서, 이온주입은 불순물 이온이 상기 기판표면에 수직하여 연장하는 방향으로 상기 기판 표면에 가해지는 방법으로 0에서 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제9항에 있어서, 상기 옵셋 계단부를 제외하여 형성될 상기 소오스/드레인 영역은 상기 옵셋계단부의 바로 하부에 설치된 하부영역과 이 하부로 부터 연장하는 상부영역을 포함하고, 아울러 채널영역이 상기 쌍의 소오스/드레인 영역사이에 설치되는 상기 옵셋 계단부의 측면과 대향하는 측면까지의 일부를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제9항에 있어서, 상기 옵셋 계단부에의 깊이는 상기 소오스/드레인 영역을 형성하기 위한 불순물 확산층의 확산깊이 보다 더 짧게 설정되어 있는 것을 특징으로하는 반도체 장치의 제조방법.
  13. 제9항에 있어서, 상기 계단부 충진용 절연막은 상기 옵셋 계단부에서 채널의 발생을 방지 하기에 충분한 두께로 도포되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서, 상기 특정쌍의 소오스/드레인 영역 사이에 설치된 채널영역은 상기 표면부에서 보다 상기 채널의 저부에서의 불순물 농도가 높은 것을 특징으로하는 반도체 장치의 제조방법.
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