KR920010673B1 - 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000012535 impurity Substances 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 28
- 239000010408 film Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
내용 없음.
Description
제1a도는 본 발명의 1실시예에 따른 반도체장치의 평면패턴을 나타낸 도면.
제1b도는 제1a도의 B-B선에 따른 단면도.
제2a도는 본 발명의 다른 실시예에 따른 반도체장치의 평면패턴을 나타낸 도면.
제2b도는 제2a도에 도시된 MOS트랜지스터의 등가회로를 나타낸 회로도.
제3a도 내지 제3d도는 종래에 제안되어 있는 MOS트랜지스터의 형성공정을 나타낸 단면도.
제4도는 제3d도에 대응되는 평면패턴도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 凸부
3 : 게이트산화막 4 : 게이트전극
5 : 제1불순물확산영역 6a,6b : 제2불순물확산영역
7,8 : 배선접속부
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 MOS형 FET(절연게이트형 전계효과트랜지스터)에 관한 것이다.
[종래의 기술 및 그 문제점]
반도체기판의 표면에 선택적으로 형성된 凸부를 이용해서 예컨대 대용량 dRAM(dynamic Random Access Memory)의 메모리셀용 MOS트랜지스터를 형성하는 기술이 이미 본 출원인에 의해 출원된 일본국 특허출원 소62-190884호에 제안되어 있는 바, 그 출원에 관한 MOS트랜지스터의 형성방법이 제3a도 내지 제3d도에 도시되어 있다.
즉, 먼저 제3a도에 도시된 바와 같이 P형 실리콘기판(30)의 표면에 마스크패턴(32)을 형성하여 이 마스크패턴(32)을 마스크로 사용해서 RIE(반응성이온엣칭)법 등에 의해 실리콘기판(30)의 표면을 선택적으로 엣칭시킴으로써 그 실리콘기판(30)의 표면에 凸부(31)를 형성하고, 이후 상기 RIE용 마스크패턴(32)을 제거시키고서 제3b도에 도시된 바와 같이 실리콘기판(30)의 상부전체면에 열산화법에 의해 200Å정도 두께의 열산화막(33)을 형성하며, 이어 실리콘기판(30)의 상부전체면에 CVD(화학적기상성장)법에 의해 4000Å정도 두께의 다결정실리콘막(34)을 퇴적형성한 다음 이 다결정실리콘막(34)에 인(P)확산을 수행해서 N+도우핑을 수행하게 된다. 그리고 나서, 다결정실리콘막(34)상에 도시되지 않은 소정의 마스크패턴을 형성한 다음 이 패턴을 마스크로 사용해서 RIE(반응성이온엣칭)법 등에 의해 다결정실리콘막(34)을 이방성으로 엣칭시키게 되는데, 이 경우 제3c도에 도시된 바와 같이 상기 凸부(31)의 측면증 대향되는 1쌍의 측면부에 게이트전극(35a,35b)으로 되는 다결정실리콘막이 잔존됨과 더불어, 제4도에 도시된 바와 같이 그 게이트전극(35a,35b)의 하단부에 잇닿는 기판상부면의 소정영역에 게이트전극인출부(35c)로 되는 다결정실리콘막이 잔존된다.
이후, 상기 RIE용 마스크패턴을 제거시키고 실리콘기판(30)의 상부면에 도시되지 않은 이온주입용 마스크패턴을 형성하여 이 패턴을 마스크로 해서 상기 凸부(31)의 선단표면과, 凸부(31)의 저면부주변에 해당되면서 상기 게이트전극(35a,35b)의 하단근방에 위치하는 기판표면의 소정영역에 실리콘기판(30)과는 역도전형의 불순물이온(예컨대 As+)을 주입시키고, 이어 어닐링(annealing)처리를 하면 제3d도에 도시된 바와 같이 상기 게이트전극(35a,35b)의 상단부근방의 기판표면(凸부(31)의 선단부)에 소오스 또는 드레인영역으로 되는 제1불순물확산영역(36)이 형성됨과 더불어, 상기 게이트전극(35a,35b)의 하단부근방의 기판표면(凸부(31)의 저면주변부)에 드레인 또는 소오스영역으로 되는 제2불순물확산영역(37a,37b)이 형성된다.
또, 실리콘기판(30)의 상부면에 도시되지 않은 층간절연막을 형성함에 이어 그 층간절연막에 접속구멍을 형성한 다음 도시되지 않은 금속배선을 형성하여 상기 제2불순물확산영역(37a,37b)을 상호 전기적으로 접속시키게 된다.
한편, 제4도는 상기 제3d도에 대응되는 패턴평면도로서, 도면의 참조부호 38a,38b는 상기 제2불순물확산영역(37a,37b)상의 접속부, 39는 상기 게이트전극인출부(35c)상의 접속부, 40은 상기 제1불순물확산영역(36)상의 접속부를 나타낸다.
상기와 같이 형성된 구조에 의해 상기 凸부(31)의 대향되는 1쌍의 측면부 각각에 수직방향으로 凸형(縱型) MOS트랜지스터를 형성할 수 있게 된다.
그러나, 상기한 凸형 MOS트랜지스터는 평면패턴이 2개의 스트라이프(stripe)형상으로 형성되어 있으므로 챈널폭(W)을 크게해서 전류구동능력이 큰 트랜지스터를 형성하려고 하면, 칩상에서의 점유면적이 증대되기 때문에 집적도의 향상이 곤란하게 되어 전류구동능력이 큰 트랜지스터를 형성하는 경우의 제한이 증대되고, 특히 凸부(31)의 면적에 대해 게이트전극인출부(35c) 및 凸부(31)의 저면주변부에 위치하는 제2불순물확산영역(37a,37b)의 면적비가 크게 된다는 결점이 있었다.
[발명의 목적]
본 발명은 상기한 바와 같이 종래의 凸형 MOS트랜지스터에 있어서는 평면패턴이 2개의 스트라이프형상으로 형성되어 있음에 기인해서 챈널폭(W)을 크게하여 전류구동능력이 큰 트랜지스터를 형성하려고 하면, 칩상에서의 점유면적이 커지게 되므로 집적도의 향상이 어려워지게 되어 전류구동능력이 큰 트랜지스터를 형성하는 경우의 제한이 증대 된다는 결점을 해결하기 위한 것으로, 작은 면적이면서도 凸형 MOS트랜지스터의 챈널폭을 크게 할 수 있어 단위면적당 전류구동능력이 큰 MOS트랜지스터를 고집적도로 실현할 수 있는 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발명의 1실시예에 따른 반도체장치는 반도체기판의 표면에 선택적으로 형성된 凸부의 측면중 최소한 대향되는 2개의 측면에 각각 게이트산화막을 매개해서 게이트전극이 형성되고, 상기 凸부의 선단표면에 소오스 또는 드레인영역으로 되는 제1불순물확산영역이 형성되며, 상기 凸부의 저면부주변에 해당되면서 상기 게이트전극의 하단근방에 위치되는 기판표면의 소정영역에 드레인 또는 소오스영역으로 되는 제2불순물확산영역이 형성되어 있는 반도체장치에 있어서, 상기 凸부의 측면전체에 게이트전극이 형성된 것을 특징으로 한다.
또, 본 발명의 다른 실시예에 따른 반도체장치는 상기 凸부가 소정영역의 기판표면주위를 겅의 에워싸는 평면패턴을 갖춘 것을 특징으로 한다.
[작용]
본 발명의 반도체장치는 凸부의 측면전체에 게이트전극이 형성되어 있어 凸부의 각 측면부에 각각 수직방향으로 凸형(縱型) MOS트랜지스터를 형성할 수 있으므로, 작은 면적이면서 凸형 MOS트랜지스터의 챈널폭을 크게 할 수 있어 단위면적당 전류구동능력이 큰 MOS트랜지스터를 고집적도로 실현할 수 있게 되고, 또한 凸부의 측면전체에 게이트전극이 형성되어 있으므로 凸부의 측면중 임의의 부분으로 부터 작은 면적의 게이트전극인출부를 인출해낼 수 있어 凸부의 면적에 대해 게이트전극인출부의 면적비가 작아지게 되므로 이점에서도 고집적화시 유리하게 된다.
또, 상기 凸부가 소정영역의 기판표면주위를 거의 에워싸는 평면패턴을 갖추게 되면, 이 평면패턴의 절단부를 매개해서 패턴내측의 상기 제2불순물확산영역과 상기 패턴외측의 상기 제2불순물확산영역이 연속적으로 형성됨에 따라 제2불순물확산영역에 대한 배선의 접속이 1개장소로 완료되므로 배선의 형성이 간단해지게 되고, 더욱이 凸부의 면적에 대해 그 저면부주변에 위치하는 제2불순물확산영역의 면적비가 작아지게 된다.
상기 평면패턴내측의 상기 제2불순물확산영역과 패턴외측의 상기 제2불순물확산영역이 연속적으로 형성되지 않도록 하면 2개의 MOS트랜지스터(상기 패턴내측의 제2불순물확산영역이 일단으로 되는 MOS트랜지스터와 상기 패턴외측의 제2불순물확산영역이 일단으로 되는 MOS트랜지스터)가 직렬로 접속되어 있는 상태의 반도체장치를 형성할 수 있어, 이 2개의 MOS트랜지스터의 각 일단에 각각 독립적으로 전압을 인가해서 사용할 수 있게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
제1a도는 본 발명의 1실시예에 따른 대용량 dRAM의 메모리셀용 MOS트랜지스터의 평면패턴을 나타낸 도면이고, 제1b도는 제1a도의 B-B선에 따른 단면을 나타낸 도면으로, 이 제1a도와 제1b도에 도시된 MOS트랜지스터는 제3a도 내지 제3d도를 참조해서 설명한 공정에 준해서 형성된다. 여기서, 도면의 참조부호 1은 반도체기판, 2는 상기 반도체기판(1)의 표면에 선택적으로 형성되어 소정영역의 기판표면주위를 거의 에워싸는 평면패턴을 갖춘 凸부, 4는 이 凸부(2)의 측면전체에 각각 게이트산화막(3)을 매개해서 대향되게 형성되어지면서 불순물이 도우프된 다결정실리콘막으로 이루어진 게이트전극, 5는 상기 凸부(2)의 선단표면에 형성되어 있는 소오스 또는 드레인영역용 제1불순물확산영역, 6a와 6b는 상기 凸부(2)의 주변부에 해당되면서 상기 게이트전극(4)의 하단부근방에 위치하는 기판표면의 소정영역에 형성되어 있는 드레인 또는 소오스영역용의 제2불순물영역을 나타낸다. 이 경우 상기 제2불순물확산영역(6a)은 상기 평면패턴의 내측에 형성되어 있는 반면 상기 제2불순물확산영역(6b)은 상기 평면내의 외측에 형성되어 있으면서 평면패턴의 절단부분을 매개해서 패턴내측의 제2불순물확산영역(6a)과 패턴외측의 제2불순물확산영역(6b)이 연속적으로 형성되어 있다. 또, 상기 게이트전극(4)의 하단부에 잇닿는 기판상면부의 소정영역에 게이트전극(4)의 인출부(도시되지 않음)가 게이트전극(4)의 형성공정과 동시에 형성되고, 더욱이 기판상부면에 층간절연막(도시되지 않음)이 형성됨에 이어, 그 층간절연막에 접속구멍이 형성되는 한편 그 층간절연막상에 알루미늄과 같은 금속배선(도시되지 않음)이 형성되어 상기 제1불순물영역(6a)과 제2불순물영역(6b)에 접속되게 된다.
그리고, 도면의 참조부호 7은 상기 제2불순물영역(6a)상의 배선접속부, 8은 상기 제1불순물확산영역(5)상의 배선접속부를 각각 나타낸다.
이러한 구조의 MOS트랜지스터에 의하면 凸부(2)의 측면전체에 게이트전극(4)이 형성되어 있으므로 凸부(2)의 각 측면부에 각각 수직방향으로 凸형(縱型) MOS트랜지스터를 형성할 수 있게 되고, 이에 따라 작은 면적이면서 凸형 MOS트랜지스터의 챈널폭을 크게 할 수 있어 단위면적당 전류구동능력이 큰 MOS트랜지스터를 고집적도로 실현할 수 있게 된다. 또 凸부(2)의 측면전체에 게이트전극(4)이 형성되어 있으므로 凸부(2)의 측면중 임의의 부분(통상은 전극인출이 용이한 凸부(2)의 패턴외면측)으로 부터 작은 면적의 게이트전극인출부를 인출해낼 수 있게 되어 凸부(2)의 면적에 대해 게이트전극인출부의 면적비가 작아지게 된다.
제2a도는 본 발명의 다른 실시예에 따른 MOS트랜지스터의 평면패턴을 나타낸 것으로, 상기 제1a도의 MOS트랜지스터에 비해 凸부(2)의 절단부의 간격이 좁게 되어 있거나 또는 점선으로 도시된 것처럼 절단부의 간격이 없음과 더불어 패턴내측의 제2불순물확산영역(6a)과 패턴외측의 제2불순물확산영역(6b)이 연속적으로 형성되어 있지 않은 점이 다르게 되어 있다.
이러한 구성에 의하면 제2b도에 도시된 바와 같이 상기 패턴내측의 제2불순물확산영역(6a)이 일단으로 되는 MOS트랜지스터(Ta)와 상기 패턴외측의 제2불순물확산영역(6b)이 일단으로 되는 MOS트랜지스터(Tb)의 2개의 MOS트랜지스터가 직렬로 접속되어 있는 상태의 반도체장치를 형성할 수 있고, 이 2개의 MOS트랜지스터(Ta,Tb)의 각 일단에 각각 독립적으로 전압을 인가해서 사용할 수 있게 된다.
[발명의 효과]
상기한 바와 같이 본 발명의 반도체장치에 의하면, 작은 면적이면서 凸형 MOS트랜지스터의 챈널을 크게 취할 수 있어 단위면적당 전류구동능력이 큰 MOS트랜지스터를 고집적도로 실현할 수 있게 된다. 따라서, 본 발명의 반도체장치는 대용량 dRAM의 메모리셀용 MOS트랜지스터 등에 효과적으로 적용시킬 수 있다.
Claims (3)
- 반도체기판(1)의 표면에 선택적으로 형성된 凸부(2)의 측면중 최소한 대향되는 2개의 측면에 게이트산화막(3)을 매개해서 대향되도록 게이트전극(4)이 형성되고, 상기 凸부(2)의 선단표면에 소오스 또는 드레인 영역으로 되는 제1불순물확산영역(5)이 형성되며, 상기 凸부(2)의 저면주변부에 해당되면서 상기 게이트전극(4)의 하단부근방에 위치하는 기판표면의 소정영역에 드레인 또는 소오스영역으로 되는 제2불순물확산영역(6a,6b)이 형성되어 있는 반도체장치에 있어서, 상기 凸부(2)의 측면전체에 게이트전극(4)이 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 凸부(2)는 소정영역의 기판표면주위를 거의 에워싸는 평면패턴을 갖추게 되고, 이 평면패턴의 내측에 형성되어 있는 상기 제2불순물확산영역(6a)과 그 평면패턴외측에 형성되어 있는 상기 제2불순물확산영역(6b)이 평면패턴의 절단부분을 매개해서 연속적으로 형성된 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 凸부(2)는 소정영역의 기판표면주변을 거의 에워싸는 평면패턴을 갖추게 되고, 이 평면패턴의 내측에 형성되어 있는 상기 제2불순물확산영역(6a)과 평면패턴의 외측에 형성되어 있는 상기 제2불순물확산영역(6b)이 연속적으로 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP88-168018 | 1988-07-06 | ||
| JP63168018A JPH0770721B2 (ja) | 1988-07-06 | 1988-07-06 | 半導体装置 |
| JP63-168018 | 1988-07-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900002462A KR900002462A (ko) | 1990-02-28 |
| KR920010673B1 true KR920010673B1 (ko) | 1992-12-12 |
Family
ID=15860283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890009587A KR920010673B1 (ko) | 1988-07-06 | 1989-07-06 | 반도체장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4975754A (ko) |
| JP (1) | JPH0770721B2 (ko) |
| KR (1) | KR920010673B1 (ko) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03187272A (ja) * | 1989-12-15 | 1991-08-15 | Mitsubishi Electric Corp | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
| JPH0831569B2 (ja) * | 1990-01-20 | 1996-03-27 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH07112067B2 (ja) * | 1990-01-24 | 1995-11-29 | 株式会社東芝 | 半導体装置 |
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1988
- 1988-07-06 JP JP63168018A patent/JPH0770721B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-29 US US07/373,059 patent/US4975754A/en not_active Expired - Lifetime
- 1989-07-06 KR KR1019890009587A patent/KR920010673B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0217675A (ja) | 1990-01-22 |
| US4975754A (en) | 1990-12-04 |
| JPH0770721B2 (ja) | 1995-07-31 |
| KR900002462A (ko) | 1990-02-28 |
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