DE10157179C1 - Verfahren zur Herstellung einer Speicherzelle eines Speicherzellenfeldes in einem Halbleiterspeicher - Google Patents

Abstract

Der Erfindung, bei der in einem Halbleitersubstrat ein Kondensator mit einer Elektrode als Speicherzellenknoten und einer zweiten Elektrode als gemeinsame Gegenelektrode des Speicherzellenfeldes gebildet und anschließend oberhalb des Kondensators ein Feldeffektransistor (FET) erzeugt wird, liegt die Aufgabe zugrunde, eine Speicherzelle mit einem vertikalen Aufbau des Kondensators und einem darüber angeordneten vertikalen FET zu schaffen, die mit geringem Aufwand und technologisch sicherer zu fertigen ist. Dies wird dadurch gelöst, dass in dem Halbleitersubstrat zwei parallel verlaufende erste Gräben mit einer ersten Tiefe geätzt werden, zwischen denen ein Steg gebildet wird, der an seinen Schmalseiten mit dem Halbleitersubstrat verbunden ist und der an seiner Unterseite durchtrennt und von dem Halbleitersubstrat getrennt wird. Der freihängende Steg wird nun mit einem geschlossenen Dielektrikum versehen. Nach einer Füllung wird der FET aufgebracht und mit dem Steg als Speicherknoten verbunden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Speicherzelle eines Speicherzellenfeldes in einem Halblei­ terspeicher, bei dem in einem Halbleitersubstrat ein Konden­ sator mit einer Elektrode als Speicherzellenknoten und einer zweiten Elektrode als gemeinsame Gegenelektrode des Spei­ cherzellenfeldes gebildet und anschließend oberhalb des Kon­ densators ein Feldeffekttransistor (FET) erzeugt wird. Der FET wird anschließend mit dem Speicherzellenknoten des Kon­ densators, mit einer Wort- und mit einer Bitleitung verbun­ den.

Speicherzellen der eingangs genannten Art, die beispielswei­ se in sogenannten DRAMs (Dynamischen Schreib-/Lesespeichern) eingesetzt werden, weisen einen Kondensator auf, der durch seine Ladung ein Bit speichern kann. Zum Lesen und Schreiben der Information in dem Speicher, das heißt zum Einbringen oder Abfragen einer Ladung in dem Kondensator wird ein Feld­ effekttransistor (FET) eingesetzt, der mit dem Gate Conduc­ tor (GC) an eine Wortleitung und mit einer zweiten Source- Drain-Junction mit einer Bitleitung verbunden ist. Der Halb­ leiterspeicher besteht sodann aus einer Vielzahl dieser Speicherzellen, die dann über Wort- und Bitleitung adres­ sierbar sind.

Bei dem ständigen Bestreben nach einer Verringerung der Strukturbreiten, um zu einer Erhöhung der Packungsdichte in den Halbleiterscheiben zu gelangen, sollen auch die geomet­ rischen Ausdehnungen von Speicherzellen verringert werden. Aus diesem Grunde können derartige Speicherzellen vertikal in einem Halbleitersubstrat aufgebaut werden, d. h. insbeson­ dere der Kondensator in die Tiefe des Substrates eingebracht und der FET vertikal aufgebaut und über dem Kondensator an­ geordnet.

In der DE 101 11 760 A1 ist ein Ver­ fahren zur Herstellung einer Speicherzelle eines Halbleiter­ speichers beschrieben, bei dem in einem eine Halbleiter­ schicht aufweisenden Substrat ein Graben eingeätzt wird. Dies geschieht in der Art, dass ein Steg stehen bleibt, der von dem Graben umgeben wird. Auf der Seitenwand des Steges wird dann das Dielektrikum des Kondensators aufgebracht. Der Graben wird anschließend mit einer Grabenfüllung versehen, die dann als gemeinsame Kondensatorelektrode benachbarter Speicherzellen dient. Auf der Oberseite des Steges wird dann die Struktur des FETs realisiert.

Bei diesem Verfahren müssen bei der Lithographie gekreuzte Linien verwendet werden, um die Stege zu erzeugen. Dies stellt einen kritischen Prozessschritt dar, der bei dem ge­ genwärtigen Stand der Technik nur schwer zu realisieren ist.

Die Tiefe der Grabenätzung wird bei Verwendung von einem SOI-Substrat (Silizium auf Isolatormaterial) durch die Iso­ lationsschicht gestoppt. Die Isolation ist erforderlich, um den Speicherknoten an seiner Unterseite abzuschließen. Ein derartiges Substrat verwendet vordotierte Scheiben (n+ dotiert), die üblicherweise durch epitaktisches Wachstum von undotiertem auf dotiertem Silizium erzeugt werden. Dabei wird eine Verschleppung von Dotierstoff in die oberen als undotiertes Gebiet intendierten Schichten verursacht. Dies wird das Profil der unteren Source-Drain-Junction verfla­ chen, was zu schlechter Stromergiebigkeit des FETs führt. Auch wenn die Verschleppung des Dotierstoffs nicht berück­ sichtigt würde, so wird diese Source-Drain-Junction doch al­ len Temperschritten des Prozessflusses unterworfen, was zu einer Verflachung des Profils und weiteren Leistungsverlus­ ten führen wird. In diesem bekannten Verfahren werden frei stehende Siliziumstege erzeugt, die in praxi ein Aspektver­ hältnis von ca. 90 haben müssen, um einen Kondensator mit ausreichender Kapazität zu erhalten. Eine solche Struktur ist mechanisch bei Nassreinigungen und Temperprozessen in­ stabil, wie z. B. bei einem Reinigen der Seitenflächen nach der Ätzung und Ausheilen von möglichen Ätzschäden.

Da bei diesem Verfahren einzelne von dem Graben umgebene Stege gebildet werden, hat eine derartig realisierte Spei­ cherzelle zunächst auch keine direkte Verbindung zu einer durchgehende Wortleitung des Speichers. Die Verbindung zwi­ schen dem Gate und einer Wortleitung erfolgt selbstjustiert mit der Bitline. Bei lithographischen Überlagerungstoleran­ zen von typischerweise 0,4 F, wobei F die minimale Struktur­ grösse ist, die auf lithographischem Wege erzeugt werden kann, wie sie in funktionstüchtigen Konzepten angenommen werden müssen, kann dies jedoch zu Kurzschlüssen zwischen der Wortleitung und der oberen Source-Drain-Junction führen.

Die Aufgabe der Erfindung besteht nun darin, eine Speicher­ zelle mit einem vertikalen Aufbau des Kondensators und einem darüber angeordneten vertikalen FET zu schaffen die mit ge­ ringerem Aufwand und technologisch sicherer zu fertigen ist.

Die Aufgabe wird erfindungsgemäß dadurch gelöst, dass in dem Halbleitersubstrat zwei parallel verlaufende erste Gräben mit einer ersten Tiefe geätzt werden, zwischen denen ein Steg aus dem Material des Halbleitersubstrats mit zwei senk­ recht zur Substratoberfläche verlaufenden Längsseiten gebil­ det wird. Der Steg ist an seinen zwischen den Längsseiten liegenden Schmalseiten mit dem Halbleitersubstrat zumindest mittelbar verbunden. Mittelbar bedeutet dabei, dass das Halbleitersubstrat über ein Mittel, z. B. über isolierende Zwischenlagen oder unmittelbar (ohne Zwischenschichten) mit dem Halbleitersubstrat verbunden ist. Danach wird der Steg an seiner Unterseite durchtrennt und von dem Halbleitersub­ strat getrennt. Damit liegt der Steg mit den Schmalseiten am Halbleitersubstrat hängend frei. Somit wird es möglich, dass der Steg an seinen beiden Längsseiten und an seiner nunmehr freien Unterseite mit einem geschlossenen Dielektrikum ver­ sehen wird. Danach werden die Gräben mit Halbleitermaterial gefüllt. Anschließend wird an der Oberseite des Steges oder über dem Steg der FET aufgebracht und mit dem Steg als Spei­ cherknoten verbunden. Die Wort- und Bitleitungen werden un­ ter Kontaktierung des FET danach aufgebracht. Für die weite­ re Funktion des Speicherelementes ist es wichtig, dass von dem Speicherknoten keine Ladung in das Halbleitersubstrat abfließen kann. Hierzu wird der Steg an seinen Schmalseiten von dem Halbleitersubstrat elektrisch isoliert. Dies erfolgt vor einem der vorstehend genannten Prozessschritte, d. h. mindestens vor dem Aufbringen der Wort- und/oder Bitleitun­ gen.

Durch dieses Verfahren wird es möglich, in Umkehrung aller bisher üblichen Verfahren, einen Steg zu verwenden, aus dem der Speicherknoten hergestellt wird, wobei der Steg im Ge­ gensatz zu der bekannten Verwendung eines Steges während des Herstellungsprozesses mechanisch stabil ist und der Einsatz von SOI-Substraten vermieden werden kann, da der Steg durch das Freiliegen der Unterseite auch dort mit einem elektrisch isolierenden Dielektrikum versehen werden kann. Durch die erste Tiefe und die Breite des Steges zwischen seinen Schmalseiten kann eine für das Speicherverhalten der Spei­ cherzelle ausreichende Kapazität zur Verfügung gestellt wer­ den.

In einer günstigen Ausgestaltung des erfindungsgemäßen Ver­ fahrens ist vorgesehen, dass der FET als vertikaler FET auf den Steg aufgebracht wird. Damit wird ein konsequent verti­ kaler Aufbau realisiert, bei dem die benötigte Fläche auf der Oberfläche des Halbleitersubstrates minimiert werden kann, wodurch eine höhere Packungsdichte erreicht werden kann.

Eine weitere Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass die elektrische Isolierung des Steges an den Schmalseiten dadurch hergestellt wird, dass quer zu den ers­ ten Gräben zweite Gräben, die die Schmalseiten des Steges bilden, mit einer zweiten Tiefe geätzt werden, die zumindest an der Schmalseite des Steges mit einer elektrisch isolie­ renden Schicht versehen und anschließend gefüllt werden, wo­ bei die zweite Tiefe mindestens gleich der ersten Tiefe ist. Durch die Isolierschicht, die zumindest auf die Stirnseiten aufgebracht wird, wird verhindert, dass aus dem Speicherkno­ ten Ladungen über die Stirnseiten in das Halbleitersubstrat abfließen können. Durch diese Isolation wird der Kondensator mit dem Steg als die den Speicherknoten bildendende Elektro­ de vervollständigt.

Zweckmäßigerweise ist die zweite Tiefe tiefer als die erste Tiefe. Damit wird die Sicherheit der "Dichtheit" des Die­ lektrikums um den Speicherknoten erhöht, da die Isolier­ schicht an den Schmalseiten sicher bis zur Unterseite des Steges eingebracht werden kann.

Grundsätzlich ist es möglich, die zweiten Gräben dann einzu­ bringen, wenn die Unterseite des Steges noch nicht durch­ trennt ist oder der Steg durch eine Füllung in den ersten Gräben gehalten wird, er also an irgendeiner Seite noch ei­ nen Halt hat. Technologisch ist allerdings günstig, die zweiten Gräben vor dem Ätzen der ersten Gräben einzubringen.

Besonders ist es in einer bevorzugten Ausführungsform des Verfahrens, dass das Halbleitersubstrat aus Silizium be­ steht, da dieses das derzeit am häufigsten verwendete Halb­ leitermaterial ist.

Eine weitere Ausführungsform des erfindungsgemäßen Verfah­ rens ist dadurch gekennzeichnet, dass nach dem Ätzen der zweiten Gräben die Flächen des Grabens mit einer relativ zu der Breite der zweiten Gräben dünnen Siliziumoxidschicht versehen werden und die zweiten Gräben anschließend mit ei­ nem dotierten Poly-Silizium gefüllt werden. Siliziumoxid stellt einerseits die Isolierschicht dar, die mit Sicherheit auch an den Stirnseiten des Steges anliegt, wenn die gesam­ ten zweiten Gräben mit der Schicht aus Siliziumoxid versehen werden. Andererseits stellt das Siliziumoxid eine Schutzschicht, einen sogenannten Liner, für die Grabenfüllung in nachfolgenden Prozessen dar und wirkt gegebenenfalls als Ätzstoppschicht.

Es ist in einer weiteren Ausführungsform des erfindungsgemä­ ßen Verfahrens zweckmäßig, dass nach dem Ätzen der ersten Gräben auf deren Innenseiten Siliziumoxid abgeschieden wird, das anschließend im unteren Bereich der ersten Gräben wieder entfernt wird und anschließend ein Ätzvorgang vorgenommen wird, der die ersten Gräben im Bereich der entfernten Sili­ ziumoxidschicht unterätzt und die ersten Gräben unter dem Steg miteinander verbindet. Auch hier wirkt das Siliziumoxid wiederum als Liner, mit dem es möglich wird, durch seine Öffnung an der Unterseite der ersten Gräben gerade dort ge­ zielt eine Ätzung vorzunehmen und somit den Steg zu unterät­ zen.

Die Erfindung soll nachfolgend anhand eines Ausführungsbei­ spieles näher erläutert werden. In den zugehörigen Zeichnun­ gen zeigen in den Fig. 1 bis 8 die

Fig. 1a bis 8a
Draufsichten auf einen Ausschnitt eines Speicherzellen­ feldes mit erfindungsgemäß hergestellten Speicherzellen in einander folgenden Prozessschritten und

Fig. 1b, 2b, 3b, 3c, 4b, 4c, 5b, 5c, 6b, 6c, 7b, 7c, 8b und 8c
Schnittdarstellungen durch den Ausschnitt des Speicher­ zellenfeldes entlang der jeweils in den zughörigen Fi­ guren a dargestellten Schnittlinien.

Für das erfindungsgemäße Verfahren wird auf ein Halbleiter­ substrat 1 aus Silizium ein übliches Pad-Oxid 2 ein Pad- Nitrid 3 und eine erste Hartmaske 4 aus BSG (Bor-Silikat- Glas) aufgebracht.

Bei dem in diesen Ausführungsbeispiel beschriebenen Verfah­ ren werden die in den Ansprüchen als zweite Gräben 5 be­ zeichneten zuerst geätzt, so dass aus Gründen der Einheit­ lichkeit der Begriffe diese zweiten Gräben 5 zuerst genannt werden.

Wie in Fig. 1 dargestellt, werden in das Halbleitersubstrat 1 zweite Gräben 5 eingebracht, indem über einen ersten Streifenlithographieschritt die erste Hartmaske 4 im Bereich der zu erzeugenden zweiten Gräben 5 entfernt und anschlie­ ßend anistropisch geätzt wird.

Wie in Fig. 2 dargestellt, wird die erste Hartmaske 4 ent­ fernt und anschließend werden die zweiten Gräben 5 auf ihren Flächen mit einem ersten Liner 6 aus Siliziumoxid versehen und anschließend mit dotiertem Poly-Silizium 7 gefüllt. Nach einem Zurückätzen des Poly-Silizium 7 werden die zweiten Gräben 5 oben mit einem Siliziumoxid 8 gefüllt. Anschließend wird eine zweite Hartmaske 9 aufgebracht.

Wie in Fig. 3 dargestellt, werden nun in das Halbleitersub­ strat 1 erste Gräben 10 quer zu den jetzt verschlossenen zweiten Gräben 5 eingebracht, indem über einen zweiten Streifenlithographieschritt die zweite Hartmaske 9 orthogo­ nal quer zur dem ersten Streifenlithographieschritt im Be­ reich der zu erzeugenden zweiten Gräben 5 entfernt und an­ schließend anistropisch geätzt wird. Somit werden Stege 11 erzeugt. Das Siliziumoxid 8 auf dem zweiten Graben 5 und der erste Liner 6 verhindern dabei ein Angreifen des dotierten Poly-Silizium 7 in den zweiten Gräben 5.

In Fig. 3c ist die zweite Tiefe 12 der zweiten Gräben 5 dar­ gestellt, woraus ersichtlich wird, dass die erste Tiefe 13 der ersten Gräben 10 geringer ist, diese also nicht so tief eingeätzt werden, wie die zweiten Gräben 5.

Anschließend wird in die ersten Gräben 10 ein zweiter Liner 14 aus Siliziumoxid auf die Flächen der ersten Gräben 10 aufgebracht, wie dies in Fig. 3c dargestellt ist.

Dieser zweite Liner 14 wird an der Unterseite der ersten Gräben 10 durch ein Trockenätzen oder ein durch eine vorhe­ rige Arsendotierung geführtes selektives Siliziumoxid-Ätzen geöffnet, d. h. dort partiell entfernt.

Wie in Fig. 4 dargestellt, werden anschließend über einen isotropen oder anisotropen Ätzschritt alle erste Gräben 10 an ihrer Unterseite zu ihren jeweils benachbarten ersten Gräben 10 durchgeätzt. Der zweite Liner 14 hat nun seine Aufgabe erfüllt und wird entfernt, wie dies in Fig. 4c dar­ gestellt ist.

Wie in Fig. 5 gezeigt, wird jetzt auf Flächen der Stege 11, die ja nun eine freiliegende Unterseite 15 aufweisen, dritte Liner 16 aus Siliziumnitrid aufgebracht, die als Ätzstopp für spätere Ätzschritte dienen. Zum Zwecke der Herstellung einer Diffusionsbarriere, um den Kanalbereich der FET auf der Oberseite der Stege 11 zu schützen, ist es nun erforder­ lich, die Siliziumnitridschicht des dritten Liners 16 im Bereich der Oberseite der Stege 11 zu verstärken. Hierzu wer­ den die ersten Gräben 10 mit Poly-Silizium 17 gefüllt und zurückgeätzt, die Verstärkung 18 der Siliziumnitridschicht wird aufgebracht und das Poly-Silizium 17 wieder aus den ersten Gräben 10 entfernt, wie dies in Fig. 6b dargestellt ist.

Anschließend wird der dritte Liner 16 entfernt, wobei die Siliziumnitridschicht im oberen Bereich der Stege zwar ge­ schwächt, durch die Verstärkung 18 aber erhalten bleibt.

Anschließend wird das Silizium der Stege 11, mit Ausnahme der von der Verstärkung 18 geschützten oberen Bereiche, mit Arsen oder Phosphor in einer Gasphasendotierung hoch do­ tiert. Nun kann das Material jeden Steges 11 als Elektrode für den Speicherknoten dienen.

Anschließend wird auf den hoch dotierten Steg 11 eine Sili­ ziumnitridschicht 19 abgeschieden, die als späteres Die­ lektrikum für den Kondensator dient. Die ersten Gräben 10 werden nun in einem LPCVD-Prozess mit hochdotiertem Poly- Silizium 20 gefüllt, das später die gemeinsame Gegenelektro­ de darstellt. Der Kondensator ist somit hergestellt, wie dies in Fig. 6c dargestellt ist.

Gemäß Fig. 7 wird nun das Poly-Silizium 20 bis zur Unterkan­ te 21 der Verstärkung 18 zurückgeätzt, um die Verstärkung 18 zu entfernen. Nun kann der Aufbau eines vertikalen FET auf der Oberseite der Stege 11 vorgenommen werden. Hierzu wird nach Abscheiden eines Grabenoberseitenoxids 22 auf der Fül­ lung des Poly-Silizium 20 ein Abscheiden oder Aufwachsen ei­ nes Gate-Oxids 23 aus Siliziumoxid für den zu erzeugenden FET an den oberen Teilen Seitenwänden der Stege 11 vorgenom­ men. Nach einer Dotierung der Oberseite eines jeweiligen Steges 11 wird das obere Source/Drain-Gebiet 24 realisiert. Ein unteres Source/Drain-Gebiet 25 besteht zwischen dem un­ dotierten und dem dotierten unteren Teil des Steges 11.

Auf das Gate-Oxid 23 wird ein Gate-Verbinder 26 aus elekt­ risch leitfähigem Material, wie hochdotiertem Silizium oder Metall aufgebracht. Anschließend wird der obere Bereich mit Siliziumoxid aufgefüllt, die Oberseite 27 poliert, wie dies in Fig. 8b dargestellt ist. Die Gate-Verbinder 26 dienen nunmehr als Wortleitungen, wobei eine besondere Kontaktie­ rung mit externen Wortleitungen entfallen kann, da durch die zweite Streifenlithographie die Gate-Verbinder 26 als durch­ gehende Wortleitungen ausgeführt werden können.

Die unteren Source/Drain-Gebiete 25 der FETs sind nun mit dem jeweiligen als Speicherknoten dienenden Steg 11 verbun­ den. Die oberen Source/Drain-Gebiete 24 werden, wie dies in Fig. 8c dargestellt ist, in üblicher Art und Weise mit Bit­ leitungen 28, die auf die polierte Oberseite 27 aufgebracht werden, kontaktiert.

Bezugzeichenliste

1

Halbleitersubstrat

2

Pad-Oxid

3

Pad-Nitrid

4

erste Hartmaske

5

zweiter Graben

6

erster Liner

7

dotiertes Poly-Silizium

8

Siliziumoxid

9

zweite Hartmaske

10

erster Graben

11

Steg

12

zweite Tiefe

13

erste Tiefe

14

zweiter Liner

15

Unterseite des Steges

16

dritter Liner

17

Poly-Silizium

18

Verstärkung

19

Siliziumnitridschicht

20

Poly-Silizium

21

Unterkante der Verstärkung

22

Grabenoberseitenoxid

23

Gate-Oxid

24

oberes Source/Drain-Gebiet

25

unteres Source/Drain-Gebiet

26

Gate-Verbinder

27

Oberseite

28

Bitleitung

Claims (8)

1. Verfahren zur Herstellung einer Speicherzelle eines Speicherzellenfeldes in einem Halbleiterspeicher, bei dem in einem Halbleitersubstrat ein Kondensator mit ei­ ner Elektrode als Speicherzellenknoten und einer zwei­ ten Elektrode als gemeinsame Gegenelektrode des Spei­ cherzellenfeldes gebildet und anschließend oberhalb des Kondensators ein Feldeffekttransistor (FET) erzeugt wird, der mit dem Speicherzellenknoten des Konden­ sators, mit einer Wort- und mit einer Bitleitung ver­ bunden wird, dadurch gekennzeichnet,
dass in dem Halbleitersubstrat (1) zwei parallel ver­ laufende erste Gräben (10) mit einer ersten Tiefe (13) geätzt werden, zwischen denen ein Steg (11) aus dem Material des Halbleitersubstrats mit zwei senk­ recht zur Substratoberfläche verlaufenden Längsseiten gebildet wird, der an seinen zwischen den Längsseiten liegenden Schmalseiten mit dem Halbleitersubstrat (1) zumindest mittelbar verbunden ist,
dass danach der Steg (11) an seiner Unterseite (15) durchtrennt und von dem Halbleitersubstrat (1) ge­ trennt wird,
dass danach der Steg (11) an seinen beiden Längssei­ ten und an seiner nunmehr freien Unterseite (15) mit einem geschlossenen Dielektrikum (19) versehen wird,
dass danach die ersten Gräben (10) mit Halbleiterma­ terial (20) gefüllt werden,
dass danach an der Oberseite des Steges (11) oder ü­ ber dem Steg (11) der FET aufgebracht und mit dem Steg (11) als Speicherknoten verbunden wird,
dass danach die Wort- (26) und Bitleitungen (28) un­ ter Kontaktierung des FET aufgebracht werden und
dass vor einem der vorstehend genannten Prozess­ schritte der Steg (11) an seinen Schmalseiten von dem Halbleitersubstrat (1) elektrisch isoliert wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der FET als vertikaler FET auf den Steg (11) aufge­ bracht wird.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, dass die elektrische Isolierung des Steges (11) an den Schmalseiten dadurch hergestellt wird, dass quer zu den ersten Gräben (10) zweite Gräben (5), die die Schmalseiten des Steges (11) bilden, mit einer zweiten Tiefe (12) geätzt werden, die zumindest an der Schmal­ seite des Steges (11) mit einer elektrisch isolierenden Schicht versehen und anschließend gefüllt werden, wobei die zweite Tiefe (12) mindestens gleich der ersten Tie­ fe (13) ist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die zweite Tiefe (12) tiefer als die erste Tiefe (13) ist.

5. Verfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die zweiten Gräben (5) vor dem Ätzen der ers­ ten Gräben (10) eingebracht werden.

6. Verfahren nach einem der vorstehenden Ansprüche, da­ durch gekennzeichnet, dass das Halbleitersubstrat aus Silizium besteht.

7. Verfahren nach Anspruch 6 und einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, dass nach dem Ätzen der zweiten Gräben (5) die Flächen der zweiten Gräben (5) mit einer relativ zu der Breite der zweiten Gräben (5) dünnen Siliziumoxidschicht (6) versehen werden und die zweiten Gräben (5) anschließend mit einem dotierten Po­ ly-Silizium (7) gefüllt werden.

8. Verfahren nach Anspruch 6 und einem der Ansprüche 1 bis 5 oder 7, dadurch gekennzeichnet, dass nach dem Ätzen der ersten Gräben (10) auf deren Innenseiten Silizium­ oxid (14) abgeschieden wird, das anschließend im unte­ ren Bereich der ersten Gräben (10) wieder entfernt wird und anschließend ein Ätzvorgang vorgenommen wird, der die ersten Gräben (10) im Bereich der entfernten Sili­ ziumoxidschicht (14) unterätzt und die ersten Gräben unter dem Steg (11) miteinander verbindet.