DE10111760A1 - Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers - Google Patents

Abstract

Bei herkömmlichen Grabenkondensatoren wird der Speicherknoten in einem Graben gebildet, der üblicherweise als Bohrloch ausgebildet ist. Im Gegensatz dazu wird in der vorliegenden Anmeldung der Speicherknoten in dem einkristallinen Silizium des Substrates gebildet, der bei einer Ätzung als Steg (17) stehen bleibt, wohingegen ein Graben (30) mit der gemeinsamen Gegenelektrode des Speicherzellenfeldes gefüllt wird. Hierbei ist vorteilhaft, daß der Auswahltransistor als vertikaler Transistor oberhalb des Speicherknotens in dem freistehenden Steg 17 gebildet wird.

Description

Die vorliegende Anmeldung betrifft ein Verfahren zur Herstel­ lung einer Speicherzelle eines Halbleiterspeichers.

Halbleiterspeicher, wie zum Beispiel DRAMs (Dynamic Random Access Memories) bestehen aus einem Zellenfeld und einer An­ steuerungsperipherie, wobei in dem Zellenfeld einzelne Spei­ cherzellen angeordnet sind.

Ein DRAM-Chip enthält eine Matrix von Speicherzellen, welche in Form von Zeilen und Spalten angeordnet sind und von Wort­ leitungen und Bitleitungen angesteuert werden. Das Auslesen von Daten aus den Speicherzellen und das Schreiben von Daten in die Speicherzellen wird durch die Aktivierung geeigneter Wortleitungen und Bitleitungen bewerkstelligt.

Üblicherweise enthält eine Speicherzelle eines DRAMs einen mit einem Kondensator verbundenen Transistor. Der Transistor besteht unter anderem aus zwei Diffusionsgebieten, welche durch einen Kanal voneinander getrennt sind, der von einem Gate gesteuert wird. Abhängig von der Richtung des Stromflus­ ses wird ein Diffusionsgebiet als Drain-Gebiet und das andere Diffusionsgebiet als Source-Gebiet bezeichnet.

Eines der Diffusionsgebiete ist mit einer Bitleitung, das an­ dere Diffusionsgebiet mit dem Kondensator und das Gate mit einer Wortleitung verbunden. Durch Anlegen geeigneter Span­ nungen an das Gate wird der Transistor so gesteuert, daß ein Stromfluß zwischen dem Diffusionsgebieten durch den Kanal ein- und ausgeschaltet wird.

Durch die fortschreitende Miniaturisierung von Speicherbau­ elementen wird die Integrationsdichte kontinuierlich erhöht.

Die kontinuierliche Erhöhung der Integrationsdichte bedeutet, daß die pro Speicherzelle zur Verfügung stehende Fläche immer weiter abnimmt. Um die zu Verfügung stehende Fläche effektiv auszunutzen, kann der Auswahltransistor als vertikaler Tran­ sistor in einem Graben oberhalb eines Grabenkondensators ge­ bildet werden. Eine Speicherzelle mit einem Grabenkondensator und einem vertikalen Auswahltransistor ist beispielsweise aus der Druckschrift US 5,744,386 bekannt. Weitere Ausführungen zu Grabenkondensatoren und Transistoren sind in dem Patent US 5,208,657 beschrieben.

Nachteilig an den aus dem Stand der Technik bekannten Spei­ cherzelle eines Halbleiterspeichers ist, daß sie eine Zell­ fläche von mindestens 5F² benötigen, wobei F die kleinste li­ thographisch abbildbare Längeneinheit ist.

Es ist die Aufgabe der Erfindung, ein weiteres Verfahren zur Herstellung einer Halbleiterspeicherzelle anzugeben, das Speicherzellen mit nur 4F² Zellfläche ermöglicht.

Erfindungsgemäß wird die Aufgabe gelöst durch ein Verfahren zur Herstellung einer Speicherzelle eines Halbleiterspeichers umfassend einen Transistor und einen Kondensator, wobei der Transistor ein erstes und ein zweites Dotiergebiet aufweist und der Kondensator eine erste Kondensatorelektrode, eine zweite Kondensatorelektrode und ein Kondensatordielektrikum aufweist, mit den Schritten:

• - Bereitstellen eines Substrates mit einer Halbleiterschicht;
• - Ätzen eines Grabens (in die Halbleiterschicht, wobei ein von dem Graben umgebener Steg gebildet wird, der in dem Graben eine Seitenwand aufweist;
• - Bilden einer dielektrischen Schicht als Kondensatordielek­ trikum, auf der Seitenwand des Steges, den Steg umgebend;
• - Füllen des Grabens mit einer leitenden Grabenfüllung als erste Kondensatorelektrode, die als gemeinsame Kondensato­ relektrode benachbarter Speicherzellen dient;
• - Bilden einer Isolationsschicht in dem Graben auf der lei­ tenden Grabenfüllung;
• - Bilden seitlicher Randstege an dem Steg, als Gate-Elektrode des Transistors;
• - Einbringen von Dotierstoff in den Steg, wobei eine dotierte Schicht als ein Dotiergebiet des Transistors gebildet wird;
• - Bilden einer Bitleitung auf dem Steg, auf der dotierten Schicht;
• - Bilden einer Wortleitung oberhalb der Bitleitung;
• - Bilden eines Wortleitungskontaktes, der die Wortleitung mit dem Gate verbindet.

Das erfindungsgemäße Verfahren weist den Vorteil auf, daß ei­ ne Substratoberfläche von lediglich 4F² pro Speicherzelle be­ nötigt wird. Weiterhin ist vorteilhaft, daß zur Bildung der erfindungsgemäßen Speicherzelle eine wesentlich geringere An­ zahl von Prozessierungsschritten benötigt wird, als aus dem Stand der Technik bekannt ist.

Die Ätzung des Grabens erfolgt in dem Muster, das durch zwei gekreuzte Liniengitters gebildet wird, wodurch einzelne, freistehende Stege gebildet werden, die in ihrem unteren Be­ reich die innere Kondensatorelektrode mit dem Speicherknoten bilden und in ihrem oberen Bereich, an der Substratoberflä­ che, einen vertikalen Transistor beinhalten. Nach der Ab­ scheidung des Kondensatordielektrikums und dem Auffüllen des Grabens mit einer leitfähigen Grabenfüllung entsteht die Zellplatte als Gegenelektrode in Form einer Art Lochplatte, in deren Löchern die Stege mit den jeweiligen Zellknoten und den vertikalen Auswahltransistoren angeordnet sind. Ein wei­ terer Vorteil besteht darin, daß für das Zellenfeld keine STI-Isolation (Shallow Trench Isolation) benötigt wird. Ein weiterer Vorteil besteht darin, daß für das Zellenfeld keine zusätzliche Isolationsstruktur benötigt wird, die bei her­ kömmlichen Speicherzellen zu einem vergrößerten Platzbedarf der einzelnen Speicherzellen führt. Ein weiterer Vorteil be­ steht darin, daß ein selbstjustierter Kontakt zu dem Speicherknoten und dem vertikalen Auswahltransistor hergestellt wird. Dieser Vorteil resultiert daher, das der Steg in einem Ätzschritt strukturiert wird, der sowohl die innere Kondensa­ torelektrode mit dem Speicherknoten als auch dem Auswahltran­ sistor strukturiert. Weiterhin ist vorteilhaft, daß eine zu­ sätzliche Isolation für die Auswahltransistor vermieden wer­ den kann. Ein weiterer Vorteil besteht darin, daß auf einen Isolationskragen in dem Graben verzichtet werden kann. Dies liegt daran, daß der bei üblichen Speicherzellen an der Gra­ benaußenwand angeordnete parasitäre Transistor aufgrund der vorteilhaften geometrischen Anordnung vermieden werden kann.

Ein Verfahrensschritt sieht vor, daß das Substrat als Sili­ con-On-Insulator-Substrat bereitgestellt wird. Ein Silicon- On-Insulator-Substrat (SOI) weist den Vorteil auf, daß bei­ spielsweise die Ätzung des Grabens selbstjustiert auf der Isolationsschicht des SOI-Substrates stoppen kann.

Ein weiterer Verfahrensschritt sieht vor, daß oberhalb der Isolationsschicht, auf der Seitenwand des Stegs, ein Gate- Oxid gebildet wird. Das Gate-Oxid kann beispielsweise mittels einer thermischen Oxidierung gebildet werden und isoliert beispielsweise die nachfolgend gebildete Gate-Elektrode von dem Kanalgebiet.

Ein weiterer Verfahrensschritt sieht vor, daß eine konforme Schicht mit einer Schichtdicke zwischen einem Sechstel und der Hälfte der Breite des Grabens abgeschieden wird und ani­ sotrop zurückgeätzt wird, wobei das Gate als seitlicher Rand­ steg an dem Steg aus der konformen Schicht gebildet wird. Das Gate wird dabei als Spacer gebildet und kann beispielsweise rund um den Steg beispielsweise an vier Seiten des Steges an­ geordnet werden. Dies weist den Vorteil auf, das die Kanal­ weite des vertikalen Auswahltransistors viermal so groß ist und die Speicherzelle somit sehr schnell beladen und entladen werden kann.

Ein weiterer Verfahrensschritt sieht vor, daß zwischen der dotierten Schicht und der Bitleitung eine Barrierenschicht gebildet wird. Die Barrierenschicht dient beispielsweise da­ zu, die dotierte Schicht vor Materialien zu schützen, die in der Bitleitung angeordnet sind. Dies ist zweckmäßig, falls Metalle in der Bitleitung angeordnet werden. Die Metalle ge­ stalten die Bitleitung niederohmig.

Ein weiterer Verfahrensschritt sieht vor, daß auf der Bitlei­ tung eine weitere Isolationsschicht gebildet wird, in der ein Graben gebildet wird, in dem die Wortleitung gebildet wird. Die weitere Isolationsschicht beabstandet die Bitleitung und die Wortleitung voneinander und die Wortleitung kann bei­ spielsweise mittels eines Damascene- oder Dual-Damascene- Prozesses gebildet werden.

Eine weitere Verfahrensvariante sieht vor, daß eine Bitlei­ tungsisolation neben und auf der Bitleitung gebildet wird.

Eine weitere vorteilhafte Variante des erfindungsgemäßen Ver­ fahrens sieht vor, daß die Bitleitungsisolation als selbstju­ stierende Ätzmaske bei der Ätzung eines Kontaktloches für den Wortleitungskontakt verwendet wird. Dies weist den Vorteil auf, daß das Kontaktloch für die Kontaktierung des Gates mit der Wortleitung mit einer groben Justierung belichtet und ge­ ätzt werden kann, wobei durch die Bitleitungsisolation die Ätzung selbstjustiert zu der Gate-Elektrode vorangetrieben wird.

Eine weitere vorteilhafte Variante des erfindungsgemäßen Ver­ fahrens sieht vor, daß auf der Isolationsschicht des Silicon- On-Insulator-Substrats eine hoch dotierte Schicht eines er­ sten Leitungstyps angeordnet ist und auf der hoch dotierten Schicht eine schwach dotierte Schicht eines zweiten Lei­ tungstyps angeordnet ist, wobei die hoch dotierte Schicht die zweite Kondensatorelektrode und das zweite Dotiergebiet des Transistors bildet und die schwach dotierte Schicht das Kanalgebiet des Transistors bildet.

Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens sind Gegenstand der jeweiligen Unteransprüche.

Nachfolgend wird die Erfindung anhand von Ausführungsbeispie­ len und Figuren näher erläutert.

In den Figuren zeigen:

Fig. 1 die Draufsicht auf ein Zellenfeld mit einem frei­ stehenden Steg, der von einem Graben umgeben ist;

Fig. 2 bis 7 Schnittbilder entlang der Schnittlinie AA aus Fig. 1, die ein Herstellungsverfahren zur Bildung einer erfindungsgemäßen Speicherzelle darstellen.

In Fig. 1 ist ein Substrat 5 dargestellt, auf dem ein frei­ stehender Steg 17 angeordnet ist, der von einem Graben 30 um­ geben ist. Der freistehende Steg 17 umfaßt eine erste dotiert Schicht 15, in der ein Speicherknoten als innere Kondensato­ relektrode 16 angeordnet ist.

In Fig. 2 ist ein Schnittbild entlang der Schnittlinie AA durch das in Fig. 1 dargestellte Substrat 5 gezeigt. Bei dem Substrat 5 handelt es sich um ein SOI-Substrat (Silicon On Isolator), wobei auf dem Substrat 5 eine erste Isolations­ schicht 10 angeordnet ist, auf der eine erste dotierte Schicht 15 und darauf eine zweite undotierte Schicht 20 ange­ ordnet sind. Bei dem Substrat 5 handelt es sich beispielswei­ se um ein Siliziumsubstrat. Die erste dotierte Schicht 15 ist beispielsweise aus hoch dotiertem Silizium gebildet und die undotierte Schicht weist eine Dotierstoffkonzentration von weniger als 1016 Dotieratome pro Kubikzentimeter auf.

Mit Bezug auf Fig. 3 wird eine Maskenschicht 25 auf der un­ dotierten Schicht 20 abgeschieden. Auf der Maskenschicht 25 wird beispielsweise nachfolgend eine Hartmaske aus einem do­ tierten Silikatglas wie beispielsweise Bor- oder Phosphorsi­ likatglas gebildet. Nachfolgend wird ein Photolack auf der Hartmaske abgeschieden und mit einem oder auch zwei fototech­ nischen Schritten - zum Beispiel mit zwei gekreuzten Linien­ gittern - belichtet und anschließend entwickelt. Anschließend wird die Hartmaske geätzt, wobei die Lackmaske als Ätzmaske verwendet wird. Nachfolgend wird die Lackmaske von der Hart­ maske entfernt. Nachfolgend wird die Maske 25, die undotierte Schicht 20 und die erste dotierte Schicht 15 geätzt, wobei die Hartmaske als Ätzmaske verwendet wird. Beispielsweise kann dabei die erste Isolationsschicht 10 als Ätzstopp für die Ätzung verwendet werden. Bei der Ätzung entsteht ein Gra­ ben 30, der einen freistehenden Steg 17 umgibt. Der freiste­ hende Steg 17 weist in seinem unteren Bereich die erste do­ tierte Schicht 15 und in seinem oberen Bereich die undotierte Schicht 20 auf. Nachfolgend wird die Hartmaske von der Maske 25 entfernt.

Mit Bezug auf Fig. 4 wird eine dielektrische Schicht 35 in dem unteren Bereich des Grabens 30 gebildet. Dies kann bei­ spielsweise mittels einer thermischen Oxidierung beziehungs­ weise einer thermischen Nitridierung sowie einer CVD (Chemi­ cal Vapour Deposition) Abscheidung durchgeführt werden. Die dielektrische Schicht 35 wird beispielsweise aus Siliziumni­ trid, Siliziumoxid oder Siliziumoxinitrid gebildet. Nachfol­ gend wird eine leitende Grabenfüllung 40 in den Graben 30 eingefüllt und bedeckt die dielektrische Schicht 35. Dies kann beispielsweise mittels der Abscheidung einer polykri­ stallinen Siliziumschicht durchgeführt werden, die hoch n­ dotiert ist. Falls es sich um eine konforme Abscheidung han­ delt, so wird die leitende Grabenfüllung ebenfalls auf der Maske 25 gebildet, so daß in einem nachfolgenden Rückätz­ schritt die leitende Grabenfüllung 40 in den Graben 30 einge­ senkt wird. Nachfolgend wird eine Oxidschicht 45 in den Graben 30 abgeschieden. Auch hierbei wird die Oxidschicht kon­ form abgeschieden, so daß sie ebenfalls auf der Maske 25 an­ geordnet wird. Nachfolgend wird die zweite Isolationsschicht 45 in den Graben 30 eingesenkt. Der oberhalb der zweiten Iso­ lationsschicht 45 angeordnete Teil des Stegs 17 wird von der dielektrischen Schicht 35 befreit, so daß die Seitenwand des Stegs 17 in dem Bereich oberhalb der zweiten Isolations­ schicht 45 freiliegt.

Mit Bezug auf Fig. 5 wird ein Gate-Oxid 50 mittels eines Temperaturschrittes mit einer Dicke von ca. 5 Nanometern ge­ bildet. Nachfolgend wird eine konforme Abscheidung des Gates 55 durchgeführt, wobei das Gate 55 aus einem n-dotierten Po­ lysilizium gebildet wird. Das Gate 55 wird dabei mit einer Dicke von etwa einem Drittel der Breite des Grabens 30 gebil­ det. Nachfolgend wird eine anisotrope Ätzung durchgeführt, wobei das Gate 55 als seitlicher Randsteg auf dem Gate-Oxid 50 an der Seitenwand des Stegs 17 gebildet wird. Die Spacer- Ätzung zur Bildung des Gates 55 wird dabei so durchgeführt, daß oberhalb des Gates 55 ein Teil der undotierten Schicht 20 angeordnet ist. Nachfolgend wird eine dritte Isolations­ schicht 60 in den Graben 30 abgeschieden und mittels eines CMP (Chemical Mechanical Polishing) Schrittes planarisiert.

Mit Bezug auf Fig. 6 wird die Maske 25 von dem Steg 17 ent­ fernt. Nachfolgend wird eine Dotierung des oberen Bereiches des Steges 17 durchgeführt. Dies kann beispielsweise mittels einer Implantation durchgeführt werden. Als Dotierstoff sind n+ und p+ Dotierungen mittels Arsen, Phosphor oder Bor geeig­ net. Dabei wird eine zweite dotierte Schicht 65 in dem Steg 17 gebildet. Auf die zweite dotierte Schicht 65 wird optional eine Barriere abgeschieden.

Auf die Barriere wird nachfolgend eine leitfähige Schicht ab­ geschieden, aus der eine Bitleitung 70 strukturiert wird. Die leitfähige Schicht der Bitleitung 70 wird beispielsweise aus Wolframsilizid gebildet. Nachfolgend wird auf die leitfähige Schicht eine Bitleitungsisolation 75 abgeschieden. Auf die Bitleitungsisolation 75 wird eine Lackmaske abgeschieden, die mittels einer Fototechnik strukturiert wird und anschließend entwickelt wird. Nachfolgend wird die Bitleitungsisolation 75 und die leitfähige Schicht 70 strukturiert, wobei die Bitlei­ tung 70 auf der zweiten dotierten Schicht 65 gebildet wird. Nachfolgend wird eine Isolationsschicht konform abgeschieden, aus der die Bitleitungsisolation 75 mittels Spacer-Technik strukturiert wird. Die Bitleitungsisolation 75 ist beispiels­ weise aus Siliziumnitrid gebildet.

Mit Bezug auf Fig. 7 wird eine vierte Isolationsschicht 80 abgeschieden. Die vierte Isolationsschicht 80 besteht bei­ spielsweise aus Siliziumoxid. Die vierte Isolationsschicht 80 wird nachfolgend mittels eines CMP Schrittes planarisiert. In die vierte Isolationsschicht 80 werden mittels einer struktu­ rierten Lackmaske Gräben geätzt, in denen nachfolgend eine Wortleitung 85 angeordnet werden kann. Mittels einer zweiten Lackmaske werden in die vierte Isolationsschicht 80 und die dritte Isolationsschicht 60 Kontaktlöcher geätzt, in denen nachfolgend ein Wortleitungskontakt 90 gebildet werden kann. Nach der Ätzung des Wortleitungsgrabens und des Kontaktlochs für den Wortleitungskontakt wird zunächst optional eine Bar­ rierenschicht abgeschieden. Nachfolgend wird der Wortlei­ tungskontakt 90 und die Wortleitung 85 abgeschieden. Die Wortleitung 85 und der Wortleitungskontakt 90 werden bei­ spielsweise aus Wolfram gebildet. Nachfolgend wird ein CMP- Schritt zur Planarisierung der Wolframschicht durchgeführt. Die Technik zur Bildung der Wortleitung 85 und des Wortleitungskontaktes 90 wird beispielsweise Damascene- beziehungsweise Dual-Damascene Technik genannt.

Bezugszeichenliste

5

Substrat

10

erste Isolationsschicht

15

erste dotierte Schicht

16

Speicherknoten, innere Kondensatorelektrode

17

freistehender Steg

20

undotierte Schicht

25

Maske

30

Graben

35

dielektrische Schicht

40

leitende Grabenfüllung

45

zweite Isolationsschicht

50

Gate-Oxid

55

Gate

60

dritte Isolationsschicht

65

zweite dotierte Schicht

70

Bitleitung

75

Bitleitungsisolation

80

vierte Isolationsschicht

85

Wortleitung

90

Wortleitungskontakt

Claims (9)

1. Verfahren zur Herstellung einer Speicherzelle eines Halb­ leiterspeichers umfassend einen Transistor und einen Konden­ sator, wobei der Transistor ein erstes und ein zweites Do­ tiergebiet aufweist und der Kondensator eine erste Kondensa­ torelektrode, eine zweite Kondensatorelektrode und ein Kon­ densatordielektrikum aufweist, mit den Schritten:

• - Bereitstellen eines Substrates (5) mit einer Halbleiter­ schicht (15, 20);
• - Ätzen eines Grabens (30) in die Halbleiterschicht (15, 20), wobei ein von dem Graben (30) umgebener Steg (17) gebildet wird, der in dem Graben eine Seitenwand aufweist;
• - Bilden einer dielektrischen Schicht (35) als Kondensator­ dielektrikum, auf der Seitenwand des Steges (17), den Steg (17) umgebend;
• - Füllen des Grabens (30) mit einer leitenden Grabenfüllung (40) als erste Kondensatorelektrode, die als gemeinsame Kondensatorelektrode benachbarter Speicherzellen dient;
• - Bilden einer Isolationsschicht (45) in dem Graben (30) auf der leitenden Grabenfüllung (40);
• - Bilden seitlicher Randstege an dem Steg (17), als Gate- Elektrode (55) des Transistors;
• - Einbringen von Dotierstoff in den Steg (17), wobei eine do­ tierte Schicht (65) als ein Dotiergebiet des Transistors gebildet wird;
• - Bilden einer Bitleitung (70) auf dem Steg (17), auf der do­ tierten Schicht (65);
• - Bilden einer Wortleitung (85) oberhalb der Bitleitung (70);
• - Bilden eines Wortleitungskontaktes (90), der die Wortlei­ tung (85) mit dem Gate (55) verbindet.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (5) als Silicon-On-Insulator-Substrat bereitge­ stellt wird.

3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß oberhalb der Isolationsschicht (45), auf der Seitenwand des Stegs (17), ein Gate-Oxid (50) gebildet wird.

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine konforme Schicht mit einer Schichtdicke zwischen einem Sechstel und der Hälfte der Breite des Grabens (30) abge­ schieden wird und anisotrop zurückgeätzt wird, wobei das Gate (55) als seitlicher Randsteg an dem Steg (17) aus der konfor­ men Schicht gebildet wird.

5. Verfahren nach einem der Ansprüche. 1 bis 4, dadurch gekennzeichnet, daß zwischen der dotierten Schicht (65) und der Bitleitung (70) eine Barrierenschicht gebildet wird.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß auf der Bitleitung (70) eine weitere Isolationsschicht (80) gebildet wird, in der ein Graben gebildet wird, in dem die Wortleitung (85) gebildet wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß eine Bitleitungsisolation (75) neben und auf der Bitleitung (70) gebildet wird.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Bitleitungsisolation (75) als selbstjustierende Ätzmaske bei der Ätzung eines Kontaktloches für den Wortleitungskon­ takt (90) verwendet wird.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß auf der Isolationsschicht des Silicon-On-Insulator-Substrats eine hoch dotierte Schicht (15) eines ersten Leitungstyps an­ geordnet ist und auf der hoch dotierten Schicht (15) eine schwach dotierte Schicht (20) eines zweiten Leitungstyps an­ geordnet ist, wobei die hoch dotierte Schicht (15) die zweite Kondensatorelektrode und das zweite Dotiergebiet des Transi­ stors bildet und die schwach dotierte Schicht das Kanalgebiet des Transistors bildet.