TW569399B - Method for fabricating a memory cell of a memory cell array in a semiconductor memory - Google Patents

Description

569399

玖、發明說明 (發明說明應敘明：發明所屬之技術領域、杏命 幻μ 议π丁'糾“技術、内容、實施方式及圖式簡單說明) 技術領域 。。本發明係關於半導體記憶體中記憶體單元陣列之記憶體 早兀之製造方法中-具有_當作記憶體單元節點的電 極及-當作記憶體單元陣列的共用反電極之第二電極的電 容器形成於-半導體基材中1後—場效電晶體（fet)產生

於電容器上方，該電晶體連接至電容器的記憶體單元接點 ’連接至一字線及一位元線。 先前技術 引言中所述型式的記憶體單元一其用於例如所謂⑽她 ⑽態隨機存取記憶體)—具有—電容器，其可藉由它的電 何姑存一位元。為了讀取及穹咨 ”、.. 叹呙入貝汛於記憶體中，即，為 引才或。fl問％合中之-€祷’利用場效電晶體（旧） ，其由閑極導體（GC)連接至-字線，及由 極接面連接至一位元線。狄德，主 此3卜 …便 +辱體記憶體包括複數這

二圮憶體單元，其則經由字與位元線定址。 父=努力以減小結構寬度以便增加半導體晶圓中的包 =度日…企圖減小記憶體單元的幾何極限。為了此理 記憶體單元可以垂直構建於_半導體基材中，即， 兒合為中，特別地，可以引入基 何的/衣處，且場效電晶體 °以垂直構建及配置於電容器上方。 ，國專利巾Mm n 76〇.4描述—種半導體記憶體之 以體單元製造方法…一溝渠敍刻於—具有一半導體 層的基材中。此之執行方式係俾使保留一捲筒，其由溝渠 569399

環繞。然後，電容器的介電質施加於捲筒的惻壁上。溝渠 接著進行溝渠充填，其則當作相鄰記憶體單元的共用電容 為電極。然後，在捲筒的頂側上實現場效電晶體的結構。 在此方法中，需要於微影術期間使用交叉線，以產生捲 筒。此構成一臨界過程步驟’其在今日的先前技術之狀況 ’於實現時有困難。 當使用s〇1基材（絕緣體材料上的矽）時，溝渠蝕刻的深产 停止於絕緣層。絕緣係需要的，以在記憶體節點的下側使 圮憶體節點終止。此基材使用預摻雜的晶圓（n +摻雜），其 通¥藉由在摻雜的矽上磊晶生長未摻雜的矽而產生。在 程中導致將摻雜物夾帶進入企圖當作未摻雜區域的上層 此將下源極-汲極接面的輪廓平坦化，其導致严带曰 Λ 7双笔日曰 之不良電流產能。即使不考慮摻雜物的夾帶，此源極— 極接面仍然承受過程流的所有熱處理步驟，其將導致鈐 :坦化士其他功率損失。在此習知方法中產生獨立的：: 同’其貫際上必須具有約90的展弦比，以獲得具有足夠 容的電容器。在清潔與熱處理過程期間，諸如在敍刻^ 可能的I娜'傷退火以後清理側區域時，此結構的機: 質不穩定。 < 〜n μ4垃问，尸^以— 初以此方式實現的記憶體單元 ^ ^ , 也不直接連接至記憶體之一 連縯字線。閘極|字線之間的鱼 ^ 1的連接係以自對準於位元線的 方式進灯。然而，在典型上為〇 ~ 之彳放景彡術重登公差的妝 況，其中Π系微影術玎產生之最 〗h〖主尺寸，係在功能觀念 569399

⑺ :須具備者，此可能導致字線與上源極-沒極接面之間 發明内容 然後’本發明的目的係提供一種記憶體單元， 容器的垂直構造及一配置於後者上方的垂直場致電二： 其能夠以較低的費用及以技術上更可靠的方式產生曰曰-依據本發明，目的之達成在於二平行且 一、、： 第一溝渠蝕刻於半導體美姑φ ’衣艾的 、千♦版基材中，在溝渠之間形成一 體基材之材料製成的捲筒，其具有二垂直於 ： 進的長側，該捲筒之位於長例 ^、、面而仃 半導^ ㈣之間的讀至少間接連接至 +守-基材。在此狀況，間接意指捲筒經 ’經由！緣中間層-或是直嫌中間層跑半： 材、,f: ’捲同的下側切開’且與半導體基材分離。於： ’捲同錯由窄側而自由懸承離開半導體基材。结果： 可以在它的二長側及在它的目前自由的下閉同 介電質。然後，溝渠由半導體材料充填。場效電晶 施加在捲筒的頂側 < 捲μ 』妾著 貝側次捲同的上方，且連接至捲筒成 體節點。然後’施加字與位元線，而場效電晶體係接= 接。對於記憶μ件的其它功能而言，重要的是無 ⑽開記憶體節點而進入半導體基材。為此目 筒的窄側與半導，其好+/ 捲 、土电把、，豪。此係在上述過程步，驟$ 以前執行：即，至少在字及/或位元線施加以前。— 法導致可以一興所有先前慣用的方法不同—使— 製造記憶體節點的捲筒’對比於捲筒的習知用法，該捲： (4)569399

在製造過程期間的機械性質穩定，且可以避免使用s 〇 I基材 ，此係因為下側未遮蓋的結果，該捲筒也能夠在該處具有 一電絕緣介電質。捲筒的窄側之間的第一深度與寬度導致 可以為了記憶體單元的記憶行為而提供足夠的電容。

在依據本發明的方法之一有利修正中，使場效電晶體施 加至捲筒而成為垂直場效電晶體。於是實現一致的垂直構 造，其中可以使半導體基材表面上所需要的面積減至最小 ，結果，可以達成較高的包裝密度。 依據本發明之方法之又— 刻第一溝渠，在捲筒的窄侧 筒的窄側，具有第二深度， 絕緣層且接著充填，第二深 加於端側的絕緣層防止電荷 節點而進入半導體基材。此 形成記憶體節點的電極。 修正藉由橫交於第一溝渠而蝕 製造電絕緣，第二溝渠形成捲 具備一至少在捲筒的窄側之電 度至少等於第一深度。至少施 能夠經由端側流動離開記憶體 絕緣完成電容器，而捲筒當作 此增加記憶體節點周圍 因為能夠在窄側可靠地

第二深度有利地比第一深度深。 之介電質的「稠密度」之可靠度， 弓丨導絕緣層直至捲筒的下側。 :久’當捲筒的下側尚未切斷或捲筒由第一溝努 、’-、物支持時，即，它仍去 ' 匕仍支持在某側或其他側，可r -溝渠。然而，從技術的觀點，較 ’ 以前弓丨導第二溝渠。 相““一 在本方法之一較佳實施例中，特 由矽紐Λ η & 、狀况b半導體基材 、、、成，因為矽係目前最常用的半導體 569399 ♦ ^---------- 發明擊明繽頁 ^一_ :據本發明之方法的又一實施例之特徵為在敍刻 :::’第二溝渠的區域具有氧切層，其相對於第二溝 :的見度而言係薄，且第二溝渠接著由摻雜的聚發充埴。 方面，氧化矽構成絕緣層，如果所有第二溝渠具由？ 2製成的層’則該絕緣層也可靠地存在於捲筒的端側乳 —方面’氧切構成用於後續過程中之溝渠充填的_ s，所謂视墊’且如果適當的話’當作蝕刻停止層。又 /依據本方法之又—實施例中，有利的是於_第 =以後’氧切沈積於其内㈣，接著再移除第—溝渠下區 知中的該氣化石夕’然後執行蝕刻操作 ::區域中將第-溝渠過切，且使第-溝渠在捲；= ,目接也在此狀況，氧化石夕再次當作襯墊，其導致可以 第一溝渠下側的開…對準目標的方式精密地 疒。λ處執仃蝕刻，結果，將捲筒過切。 實施方式 二：錢本發明的方法而言，-常用的塾座氧化物2、一 广鼠化物3及一由bsg(硼矽酸鹽玻螭）製成的第一硬罩篡 4虼加至由矽製成的半導體基材1。 在此不粑性實施例所述的方法中，於申喑*利^ π 士 4 定為第二溝準5的、备，巨 Mo利祀圍中指 、勺/冓朱百先蝕刻，所以為了術語的一致性， 先k到這些第二溝渠5。 如圖1所示，篦— 術步驟，移二:引，材1，此係藉由第-條微影 '、 弗一溝如5的區域中之第一硬罩幕4， 一進仃各向異性蝕刻。 (6) (6)569399 發明說明繽頁 如圖2所示，移除第一硬罩幕4,第二溝渠^ 區域上具有-由氡化砍製成的第一襯墊6，接著：：們： 石夕7充填。在回飯聚石夕7以後，第二溝準多雜的聚 充填。接著，施加第二硬罩幕9。 、 J由氧化石夕8 ^如圖3所示，然後，第一溝渠1〇橫交於目前封 ^而引入半導體基材1，此係藉由第二條微影術 向正交於在待產生第二溝渠5之區域中的第一停二= 生捲筒1 1。在此妝，，兄，茧-、巷：巨… 疋 產 门在此狀况，弟一溝渠）與第一概塾6上 防止侵跌第二溝渠5中之摻雜的聚矽7。 8 圖3c繪示第二溝渠5的第二深度丨2，其顯示 第-深度Π較小十後者未敍刻至如第二溝渠；―；丨:的 一由氧化矽製成的第二襯墊14接著施加至第一溝:冰。 ，至第一溝渠1 〇的區域，如圖3 c所示。 π 1 0中 在第一溝渠10下側的該第二襯墊14係敞開，即，1 過先前的石申摻雜所進行的乾燥爸虫刻或選擇性氧:由通 部分移除。 4刻而 如圖4所示，藉由各向同性或各向異性I虫刻步驟， -溝渠1Q接續敍刻通過它們的下側，到達它們個 / 第一溝渠10。第二襯塾14現在完成它的任務且移除，相 4c所示。 、如圖 如圖5所示，由氮化矽製成的第三襯墊丨6現在施加至 1L域’其畢竟現在具有―未遮蓋的下側|5，該=二 作稱後的飯刻步驟之钮刻停止物。為了製造擴散屏障厂 以保 -10 - 569399 ⑺ 發明說钥續裒

護捲筒1 1頂你丨μ /A 、 的％效€晶體之通道區域，現在必須强介 捲闾1 1 丁員側區a 卜 ασ或中之第三襯墊1 6的氮化矽層。為此目的， 以聚石夕1 7充埴$ ，、弟一溝渠1且回蝕，進行氮化矽層的強化丨8 ，且再次自筮_ 弟 溝渠1 〇移除聚矽1 7，如圖6b所示。 接者移降定—、 '、弟二觀墊丨6，且雖然捲筒上區域中的氮化矽屛 弱"ί匕，但早—一丄 13 — 匕由於強化丨8而仍然保留。 然ί曼’搞L 1 〆 ^ 的石夕—除了強化1 8所保護的上區域以外— 在乳相摻雜中由砷或磷高度摻雜。現在，每-捲筒丨丨的材 料可以當作用於記憶體節點的電極。 /化石夕層1 9接著沈積於高度摻雜的捲筒1 1上，該層當作 電容：之稍後的介電質。然後，第-溝渠10在LPCVD過程 中由门度隹的聚石夕2〇充填，該聚石夕猶後構成共用的反電 極。於是已製造電容器，如圖6c所示。 依击豕圖7 “，聚石夕20回名虫至強化1 8的下邊緣2卜以移 Π 1 8 :然後’可以在捲筒Π的頂側上構成一垂直場效 私為此目的，在溝渠頂側氧化物22沈積於聚石夕的 充填物上以伖沈積或生長一由氧化矽製成的閘極氧化物％ /場效電晶體產生在捲W11之側壁的上部分。在個別捲 頂側的推雜以後，實現上源崎極區域24。下源極 / /及極區域2 5存在於捲筒丨丨十土 4么 … 、7 u 之未払雒與摻雜的下部分之間。 由導電材料-諸如高度摻彳|彳 & 又b嘁的矽或金屬-製成的閘極 接碩26施加至閘極氧化物23。夕 …、伎 上區域由氣化石夕充填 且頂側2 7抛光，如圖⑽所干 ^ 所不問極接頭26現在當作字線， 在該狀況，可以免除外部字線^ ^ ^ ^ ^ ^ J付緣接响連接，因為苐二 -11 - (8)569399

條微影術的結果，閘極接頭26可以由連續字線實施。 然後’場效電晶體的下源極/汲極區域25連接至當作記憶 體節點的個別捲筒1丨。如圖8c所示，上源極/汲極區域24以 ¥用的方式接觸連接至施加於拋光的頂側2 7之位元線2 8。 圖式簡單說明 將使用一示範性實施例，更詳細解釋本發明於下。在附 圖中，於圖1至8中， 圖1 a至8 a 顯示一記憶體單元陣列之細節的平視圖，記憶體單元陣 J /、有在相隧的過程步驟中依據本發明而製造之記憶體單 元，及 6b 、 6c 、 7b 、 7。

圖1b、2b、3b、3c、4b、4c、5b、5c 、8b與 8c 顯示個別沿著附圖a所示的剖面線而通過記憶體單元陣 列的剖面圖。

圖式代表符號說明 1 半導體基材 2 墊座氡化物 J 墊座氤化物 4 第一硬罩幕 5 第二溝渠 6 第一襯塾 7 摻雜的聚矽 8 氧化矽 9 第二硬罩幕 -12 - 569399 (9) 1 0 第一溝渠 11 捲筒 12 第二深度 13 第一深度 14 第二襯墊 15 捲筒的下側 16 第三襯墊 17, 20 聚矽 18 強化 19 氣化砍層 21 強化的下邊緣 22 溝渠頂側氧化物 23 閘極氧化物 24 上源極/汲極區域 25 下源極/汲極區域 26 閘極接頭 27 頂側 28 位元線 發明說明縝頁

Claims (1)

1. 569399 拾、申請專利範圍 1. 一種半导體記憶體中記憶體單元陣列之記憶體單元之 製造方法’一具有一當作記憶體單元節點的電極及一當 作α亥λ fe、體單元陣列的共用反電極之第二電極的電容 為形成於一半導體基材中，然後一場效電晶體（FET)產 生於該電容器上方，該電晶體連接至該電容器的記憶體 單元接點，連接至一字線及一位元線，其特徵為 一平行且具有第一深度（丨3)的第一溝渠（1 〇)蝕刻於該 半導體基材（1)中，在該溝渠之間形成一由該半導體基材 之材料製成的捲筒（H)，其具有二垂直於該基材表面而 行進的長側’該捲筒之位於該長側之間的窄側至少間接 連接至該半導體基材（丨）， -然後’該捲筒（1 1)的下侧（15)切開，且與該半導體基 材（1)分離， -該捲筒（11)在其二長側及在其目前自由的下側（丨5)具 備一封閉的介電質（19)， -然k，該第一溝渠（1〇)由半導體材料（2〇)充填， -4 %效電晶體接著施加在該捲筒㈠”的頂側或該捲 筒（Π )的上方，且連接至該捲筒（丨丨）而成為記憶體節點， -然後，施加該字（26)與位元線（28)，而該場效電晶體 接觸連接，及 在上述過程步驟之一以前，該捲筒（1 1)的窄側與該半 導體基材（])電絕緣。 2. 如申請專利範圍第丨項之方法，其特徵為該場效電晶體 申請專利範圍繽買 施加至該捲筒⑴）而成為垂直場效電晶體。 如申—凊專利範1]第：!或2項之方法，其特徵為藉由橫交於 該第-溝渠（1G)而㈣第二溝渠（5)，在該捲筒⑴）的窄 側製，電絕緣，該第二溝渠⑺形成該捲筒⑴）的窄側， 具有弟二深度(12)，該第二溝渠(5)具備一至少在該捲筒 (|丨）的乍側之電絕緣層且接著充填，該第二深度（12)至 少等於該第一深度（13)。 如申請專利範11第3項之方法，其特徵為該第二深度（12) 比該第一深度（13)深。 如申請專利範圍第3項之方法，其特徵為在餘刻該第— 溝渠（1 0)以前引導該第二溝渠（5)。 如申清專利乾圍第1或2項之方法’其特徵為該半導體基 材由砂組成。 如申請專利範圍第3項之方法，其特徵為在_該第二 /冓木（5)以後，该第二溝渠（5)的區域具有氡化矽層（6)， 其相對於該第二溝渠（5)的寬度而言係薄，且該第二溝渠 (5)接著由摻雜的聚矽（7)充填。 如申請專利範圍第！或2項之方法，其特徵為於触刻該第 一溝渠（丨〇)以後，氧化矽（丨4)沈積於其内側，接著再移 除該第-溝渠(丨0)下區域中的該氧化矽，然後執行蝕刻 操作’其在所移除的氧化矽層（1 4)區域中將該第一溝渠 (10)過切，且使該第一溝渠在該捲筒（11)下方互相連接。