JP2003521103A - Dramセル装置およびその製造方法 - Google Patents
Dramセル装置およびその製造方法Info
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Abstract
Description
程に高めようという努力がなされる。情報が蓄積コンデンサの電荷という形で格
納されるDRAMセル装置では、情報読出し時に、電荷信号が背景ノイズに埋没
しないように、蓄積コンデンサを小面積上に製造しながらも、それに充分大きい
静電容量を付与するという課題が生じる。
le und Schaltungen[VLSI設計:モデルおよび回路](
1996)、411頁から415頁に、いわゆる折返しビット線を有するDRA
Mセル装置が記載されている。バルク抵抗および結合静電容量が同等であるため
に、互いに近接して配設されたビット線の背景ノイズは同一である。折返しビッ
ト線を有するDRAMセル装置において、蓄積コンデンサに接続されて読込まれ
るビット線の信号は、背景ノイズでのみ構成される隣接するビット線の信号と比
較される。2つのビット線は互いに隣接しているために、背景ノイズの一部はこ
のようにして除去することができる。この結果、そのような差分読込み方法によ
って、小さい電圧変化をビット線上に生成する少量の電荷を読み出すことができ
る。情報の読出しに必要な蓄積コンデンサの最小静電容量は、いわゆる開放ビッ
ト線を有する、つまり折返しビット線を有しない、DRAMセル装置の場合より
も小さい。メモリセルをアドレス指定して読込むワード線は、隣接するビット線
の信号を背景ノイズでのみ構成するために、隣接するビット線に接続されるいか
なるメモリセルにも接続してはならない。記載されたDRAMセル装置の場合、
メモリセルは、トランジスタと蓄積コンデンサで構成され、これらは互いに隣接
して配設されている。第1ワード線および第2ワード線は、メモリセル上方に配
設される。ワード線に沿う互いに隣接するメモリセルは、交互に第1ワード線お
よび第2ワード線に接続される。このために、メモリセルのトランジスタおよび
蓄積コンデンサは、異なるメモリセルのトランジスタおよび蓄積コンデンサが、
交互に互いに隣接して、ワード線に沿って並ぶように配設される。ビット線は、
ワード線に対して交差して走っている。
ットDRAM用の0.228μm2 トレンチセル技術、IEDM(1995)6
61には、開放ビット線を有するDRAMセル装置が記載されている。メモリセ
ルは、平面トランジスタおよびそれに直列に接続される蓄積コンデンサで構成さ
れている。共通ソース/ドレイン領域を有する2つの平面トランジスタは、2つ
の各々の蓄積コンデンサ間に配設され、その蓄積ノードは基板の凹部に配設され
ている。蓄積コンデンサの静電容量を大きくするために、まず凹部の上部領域が
形成され、その領域の側壁は酸化物で形成される。その後、この酸化物は凹部底
面で除去され、凹部はさらに深くなり、それによって凹部の下部領域が形成され
る。凹部の下部領域は、湿式エッチング処理によって拡張され、その結果、凹部
の下部領域の断面は、上部の断面より大きくなる。凹部の下部領域を拡張するこ
とで、凹部面を覆うコンデンサ誘電体の表面面積が大きくなり、これに伴って蓄
積コンデンサの静電容量が大きくなる。
、集積密度を高めるために、メモリセルのトランジスタは、メモリセルの蓄積コ
ンデンサ上方に配設されている。メモリセルの活性領域は、各々、基板に配設さ
れた絶縁構造体で取り囲まれている。凹部は、基板において各メモリセルに形成
され、蓄積コンデンサの蓄積ノードは前記凹部の下部領域に配設され、トランジ
スタのゲート電極は前記凹部の上部領域に配設されている。トランジスタの上部
ソース/ドレイン領域、チャネル領域、および下部ソース/ドレイン領域は、基
板に積層配設されている。下部ソース/ドレイン領域は、凹部の第1側壁におい
て蓄積ノードに接続されている。絶縁構造体は、凹部の(第1側壁に対向する)
第2側壁に隣接しており、その結果、ここでは、蓄積ノードは基板に隣接しない
。蓄積コンデンサのコンデンサ電極は、ドーパントを基板内に添加拡散させるこ
とによって形成されている。T.オザキら(上記参照)による刊行物にあるよう
に、凹部の下部領域は、この場合にも拡張されている。ビット線は上部ソース/
ドレイン領域に隣接し、基板上方を走っている。ゲート電極は、ゲート誘電体お
よび絶縁構造体によって、基板およびビット線から絶縁されている。ゲート電極
は、ビット線上方を走っているワード線に隣接している。
性を有し、また同時に大きい集積密度を有するDRAMセル装置を規定する上で
の課題に基づいている。さらに本発明は、その製造方法を規定するものである。
平行に走っている行に配設されているDRAMセル装置によって解決されている
。列のメモリセルは、ビット線に接続され、このビット線は基板の主面上方を走
っている。行のメモリセルは、交互に第1ワード線および第2ワード線に接続さ
れている。さらに、メモリセルは、各々柱状の接続構造体で構成されている。第
1ワード線の第1部分は、各々y方向、すなわちy軸の正方向に、第1ワード線
が接続されているメモリセルの接続構造体の1つに対して、ずれた状態で配設さ
れており、その結果、この接続構造体は上方からは部分的に重ねられるが、覆わ
れることはない。第1ワード線の第2部分は、帯状であり、主面上方を走ってい
るが基本的にはx軸に平行に走っており、上方から第1ワード線の第1部分に隣
接している。第1ワード線の側壁には、絶縁スペーサが設けられる。第2ワード
線の第1部分は、互いに隣接するメモリセルの第1ワード線のスペーサ間に配設
されている。第2ワード線の第1部分は、各々、y方向とは逆方向に、つまりy
軸の負方向に、第2ワード線が接続されているメモリセルの接続構造体の1つに
対して、ずれた状態で配設されており、その結果、この接続構造体は上方からは
部分的に重ねられるが、覆われることはない。第2ワード線の第2部分は、帯状
であり、主面上方を走っているが基本的にはx軸に平行に走っており、上方から
第2ワード線の第1部分に隣接し、第1ワード線およびビット線上方に配設され
ている。第1ワード線および第2ワード線は行と部分的に重なっている。
に走っている行に形成されるDRAMセル装置の製造方法によって解決される。
柱状の接続構造体は、各々、メモリセルに形成される。各々列のメモリセルに接
続されるビット線が形成される。第1絶縁層は、メモリセルの接続構造体上に形
成される。第1コンタクトホールは、第1絶縁層に形成され、第1コンタクトホ
ールが接続構造体に対してy方向にずれた状態で配設されるように、行のメモリ
セルの各第2接続構造体の一部を剥き出しにする。導電性材料が成膜され、その
結果、第1コンタクトホールは、第1ワード線の第1部分で満たされる。第2絶
縁層が成膜される。導電性材料および第2絶縁層はパターン形成され、それによ
って、帯状の第1ワード線の第2部分が形成されるが、これは基本的にx軸に平
行に走っており、第1ワード線の第1部分に上方から隣接し、第2絶縁層によっ
て覆われている。第1ワード線の側壁には、絶縁スペーサが設けられる。第1絶
縁層は、第2絶縁層およびスペーサに対して選択的にエッチングされ、その結果
、接続構造体に対してy方向とは逆にずれた状態で配設される第2コンタクトホ
ールが形成されるように、残る接続構造体の一部が剥き出しにされる。導電性材
料が成膜され、その結果、第2コンタクトホールは、第2ワード線の第1部分で
満たされ、互いに隣接する第1ワード線のスペーサ間に配設される。導電性材料
がパターン形成され、それによって、帯状の第2ワード線の第2部分が形成され
るが、これは基本的にx軸に平行に走っており、第2ワード線の第1部分に上方
から隣接し、また第1ワード線およびビット線上方に配設される。
Siは、半導体基板上方に成膜するのが好ましいが、この理由は、一方ではこれ
らの材料が、例えば半導体基板内の凹部のために不完全な状態すなわち不均一に
形成された端部を覆うためであり、また他方では、半導体基板の汚染を避けるた
めに、これらの材料は半導体基板から離れて配設すべきであるためである。さら
に、これによって、(成膜によって生じる)基板表面の機械的な歪みあるいは損
傷が回避される。ビット線と、第1ワード線および第2ワード線の第2部分は、
両方共基板上方を走っているため、導電性の大きい材料を含むことができる。さ
らにまた、マスクを用いたエッチング処理により導電性材料から成る層あるいは
層列をパターン形成することによって、ビット線およびワード線は、DRAMセ
ル装置の周辺トランジスタのゲート電極として同時に形成してもよい。この場合
、ビット線およびワード線は、いわゆる平面構造を有する。
ト線は、各々、列のメモリセルを互いに接続するために、互いに隣接するビット
線に接続されると同時に同じワード線に接続されるような2つのメモリセルはな
い。このように、DRAMセル装置は、折返しビット線を有する。
面、つまり主面に平行な断面で形成できるスペーサのみによって、第1ワード線
を第2ワード線から横方向に分離できるためである。
の利点は、例えばDRAMセル装置の他の部分における汚染原因となり得る高温
処理工程の適用後に、金属製のビット線およびワード線の形成を可能にし、汚染
を回避できることである。例として、Ti、TiN、およびWで構成される層列
は、ワード線およびビット線を形成するためにパターン形成してもよい。
はない。ワード線で広範にセルフアライメントされた接続構造体のコンタクト接
続によって、DRAMセル装置は、高い集積密度を有することができる。第1ワ
ード線および第2ワード線を形成するためのフォトレジストマスクのアライメン
トによって保証される必要があるのは、接続構造体が部分的に重なることだけで
あるが、これは、エッチングが選択的に、スペーサおよび第2絶縁層に対して、
第2ワード線を形成中に行われるためであり、その結果、第2ワード線用のコン
タクトホールは、第1ワード線においてもまた隣接しても、形成することができ
ない。アライメント誤差は、接続構造体幅の3分の1までが好ましい。
形成できる。第1ワード線の幅は、DRAMセル装置製造技術で製造できる最小
形状寸法Fであるのが好ましい。同様のことが、第2ワード線、互いに隣接する
第1ワード線間の距離、互いに隣接する第2ワード線間の距離、および接続構造
体の幅に対して言える。同様に、ビット線の幅および互いの距離をFとすること
ができる。従って、DRAMセル装置の平面図において、第1ワード線および第
2ワード線は、間隔を空けず、他の線に直接隣接して、あるいは、部分的に重な
り合って、交互に配設される。メモリセルは面積が4F2 となるように形成する
ことができる。
壁には、さらに絶縁スペーサが設けられ、この絶縁スペーサ間には、ビット線の
第1部分が隣接する。ビット線の第2部分は、ビット線の第1部分間に配設され
、ビット線の第1部分よりもさらに大きい幅を有する。ビット線は主面に隣接し
、各々、x方向において互いに隣接する接続構造体間を走っている。このことに
よる利点は、ビット線が、接続構造体間において広範にセルフアライメントされ
た状態で形成できるということである。このために、さらにスペーサが設けられ
た接続構造体を取り囲む絶縁体が形成される。列に平行に走る形状を有し、また
各々列のメモリセルの接続構造体と部分的に重なる帯状のマスクを用いることで
、溝部が絶縁体に形成され、スペーサおよび第1絶縁層に対してエッチングが選
択的に行われる。その後、導電性材料が成膜され、絶縁体が剥き出しになるまで
除去され、その結果、ビット線が溝部に形成され、前記ビット線は接続構造体と
重なることはない。このことの利点は、もしこれ以外の方法であれば接続構造体
の有効断面が減少し、これによって、接続構造体とワード線との重なり部分が減
少する結果となることである。
れた蓄積コンデンサで構成されることが含まれる。 集積密度を高めるために、トランジスタが垂直トランジスタとして構成され、
その結果、上部ソース/ドレイン領域がチャネル領域上方に配設され、そのチャ
ネル領域はトランジスタの下部ソース/ドレイン領域上方に配設されると都合が
よい。
が他方の上方に配設されると都合がよい。 本発明の範囲内には、上部ソース/ドレイン領域がビット線に接続されること
が含まれる。接続構造体は、トランジスタのゲート電極に接続される。
積ノードは、前記凹部の下部領域に配設され、接続構造体は、前記凹部の上部領
域に配設される。凹部の下部領域面には、コンデンサ誘電体が設けられる。蓄積
ノードは、接続構造体から電気的に絶縁される。凹部の上部領域においては、少
なくとも凹部の第1側壁には、ゲート誘電体が設けられる。接続構造体の一部は
、少なくとも第1側壁に配設され、トランジスタのゲート誘電体として機能する
ことができる。上部ソース/ドレイン領域は、基板の主面上に配設され、x方向
において互いに隣接する2つの凹部に隣接する。
後、凹部は導電性材料で中位高さに達するまで満たされる。そのために、導電性
材料は、成膜され、化学機械的研磨によって平坦化され、そして高さが中位にな
るまでエッチバックすることができる。その後、コンデンサ誘電体の剥き出しに
された部分を除去し、その結果、凹部面には、中位高さを超えないようにコンデ
ンサ誘電体が設けられる。その後、凹部は、さらに導電性材料によって下部領域
に位置する上位高さに達するまで満たされ、その結果、導電性材料は、中位高さ
と上位高さの間の基板と隣接する。凹部内の導電性材料は、蓄積ノードを形成す
る。ゲート誘電体は、この蓄積ノードを覆うように形成される。またもう一つの
選択肢として、絶縁材料が、まず蓄積ノードに形成され、続いてゲート誘電体の
成長が行われる。そして、接続構造が、凹部の上部領域に形成される。ゲート誘
電体あるいは絶縁材料によって、接続構造が蓄積ノードから分離される。
ス/ドレイン領域、チャネル領域、および上部ソース/ドレイン領域は、層列の
層から形成される。
内に熱処理工程によって拡散するドーパントによって形成されるのが好ましい。
その結果、下部ソース/ドレイン領域は、凹部のみに隣接し、その結果、異なる
トランジスタのチャネル領域は、互いに電気的に接続される。このことの都合が
よい点は、浮体効果がこの方法で避けられることである。
ぶせると都合がよく、このマスクによって、凹部の(第1側壁と対向する)第2
側壁が覆われる。その結果、コンデンサ誘電体は第2側側壁上に残り、その結果
、蓄積ノードは、中位高さと上位高さ間の第1側壁でのみ基板と隣接する。この
場合、関連する蓄積ノード間で漏れ電流が発生することなく、互いに隣接する凹
部の第2側壁と第1側壁の間の距離が減少する。従って、DRAMセル装置の集
積密度が高められる。蓄積ノードを形成した後、上位高さを超えて第2側壁上に
配設されるコンデンサ誘電体の剥き出し部分が除去される。
ることによって形成することができ、前記層は主面に隣接する。一方では、パタ
ーン形成は、凹部を形成することによって行われる。他方、絶縁構造体は、y方
向において互いに隣接する上部ソース/ドレイン領域間に形成される。絶縁構造
体は、さらに溝部を基板に形成することによって形成してもよいが、この溝部は
行に平行に走り、また凹部間に配設されるものである。そして、さらに溝部は、
絶縁材料で満たされる。
体を形成した後、イオン注入処理を行うことによって形成することができる。 凹部は、セルフアライメントにより、絶縁構造体を形成し、次に帯状マスクを
用いて基板を絶縁構造体に対して選択的にエッチングすることによって絶縁構造
体間に形成してもよく、マスク帯は、絶縁構造体に対して交差する方向に走らせ
る。
めに、ゲート誘電体よりも厚い絶縁構造体が、凹部の第2側壁上に配設されると
都合がよい。集積密度を高めるために、ここで、絶縁構造体が基板内にではなく
、凹部の上部領域に配設されると都合がよい。絶縁構造体を形成するために、ま
ず接続構造は、ゲート誘電体を形成して、次に導電性材料を成膜して、それを凹
部の第2側壁を覆うマスクを用いて、パターン形成することによって形成しても
よい。接続構造は、凹部の第1側壁上に配設され、凹部を完全には満たさない。
絶縁構造体は、絶縁材料を成膜して、それをエッチバックすることによって形成
する。
いが、ここで第1部分は、凹部の下部領域面を中位高さ下方に位置する下位高さ
に達するまで覆い、また第2部分は、第1部分よりも厚く、下位高さと中位高さ
の間の凹部面を覆う。選択する導電性の種類によって、pnp接合あるいはnp
n接合が、下部ソース/ドレイン領域、基板およびコンデンサ電極によって形成
され、蓄積ノードによって駆動されるその接合部には漏れ電流が発生する可能性
がある。従って、コンデンサ誘電体が、特にコンデンサ電極と第2ソース/ドレ
イン領域の間で厚い場合は、蓄積ノードによってその接合が駆動されることがな
くなり、漏れ電流が回避される。そのために、凹部を形成した後、コンデンサ誘
電体の第1部分が全面に渡り形成される。凹部は導電性材料によって中位高さ下
方に位置する下位高さに達するまで満たされる。続いて、コンデンサ誘電体の第
1部分の剥き出しにされた部分が除去される。まず、コンデンサ誘電体の第2部
分が、全面にわたり形成され、異方性エッチングによって導電性材料表面から除
去される。さらに凹部は、導電性材料を成膜することによって、中位高さに達す
るまで満たされる。そして、上述したように手順を継続する。
る。コンデンサ電極は、全てのコンデンサに共通の不純物が添加された基板層と
して構成してもよい。不純物が添加された層は、例えば、エピタキシャル成長あ
るいはイオン注入処理を行った後にメモリセルを形成することによって形成して
もよい。また別の方法として、ドーパント源を凹部に導入して、そのドーパント
源からドーパントが基板内に拡散し、そこに不純物が添加された層が熱処理工程
で形成される。
が成膜され、その結果、凹部面が覆われる。砒素ガラスで形成された凹部の下部
領域は、例えば、フォトレジストで満たされる。続いて、剥き出しにされた砒素
ガラスが除去される。フォトレジストを除去した後、保護酸化物を成長すると都
合がよい。保護酸化物によって、砒素が後続の熱処理工程中に気化することを防
止し、この間、砒素は砒素ガラスから基板中に拡散する。コンデンサ電極は、基
板の砒素が添加された部分として形成され、これによって凹部の下部領域が取り
囲まれる。
よい。熱酸化によって行われるゲート誘電体の成長は、基板の結晶構造に対する
第1側壁の方位に依存する。第1側壁が平坦である場合は、ゲート誘電体は均質
に成長できるが、これは平坦面が、湾曲面とは異なり、結晶構造に対して決めら
れた方位を有するためである。ゲート誘電体が均質な厚さを有するトランジスタ
の制御特性は、従来の平面トランジスタ特性に相当し、特に高い閾値以下の相互
コンダクタンスを有する。コンデンサ誘電体の一部が、熱酸化によって、端部を
有する面上に成長される場合、酸化物は端部で特に薄くなってしまう。従って、
漏れ電流が端部領域で生じる可能性がある。従って、コンデンサ誘電体が、端部
のない面で形成されると都合がよい。コンデンサ誘電体が、材料を成膜すること
によって形成される場合であっても、電場歪みが端部で生じ、それによってコン
デンサの降伏電圧が減少する可能性があるため、この面における端部は好ましく
ない影響を及ぼす。
的に有し、基本的に円形あるいは楕円形であることが含まれる。そのために、凹
部の上部領域を形成した後、補助スペーサが、凹部上で、材料を成膜して、それ
を異方的にエッチバックすることによって形成される。補助スペーサは、等方性
エッチング処理によって丸みをつけられ、その結果、凹部底面の剥き出しにされ
た部分は角部のない周縁部を有する。続いて、凹部の下部領域は、補助スペーサ
に対して異方性エッチングによって選択的に形成される。
基板を等方的にエッチングすることによって拡張されると都合がよいが、これに
より、この断面が拡張される。このことによって、下部領域面が大きくなり、そ
の上にコンデンサ誘電体が配設され、その結果、蓄積コンデンサの静電容量が大
きくなる。
絶縁構造体の上面が主面下方に位置する状況を防ぐ方法について以下に述べる。
絶縁構造体が形成される前に、第1材料から成る下部層は主面に形成され、第2
材料から成る上部層は前記下部層上に形成される。続いて、絶縁構造体が形成さ
れ、第1材料がさらに溝部を満たすために用いられる。絶縁構造体の上面は、主
面上方に位置するが、下部層の上面より方に位置する。下部層が剥き出しにされ
るまで第2材料が成膜され、また平坦化されることによって、第2材料から成る
補助構造体が、絶縁構造体上方に形成される。その後、帯状マスクを用いて、ま
ず第1材料を第2材料に対して選択的にエッチングすることによって凹部が形成
され、その結果、補助構造によって絶縁構造体が保護されるために、絶縁構造体
の上面は、不変的に主面上方に位置する。続いて、凹部は、基板の剥き出し部分
をエッチングすることによって形成され、絶縁構造体および下部層はマスクとし
て機能する。この場合、エッチング処理の選択性に限界があることを考慮して、
凹部が形成された後の下部層の厚さが充分大きいためにその上面は主面下方には
位置しない絶縁構造体および下部層が除去される。
いはゲルマニウムが含まれてもよく、単結晶であるのが好ましい。 ビット線およびワード線は、複数層で形成してもよい。例として、各々、不純
物が添加されたポリシリコンから成る下部層を設け、その上方に、より導電性が
高い材料、例えば珪化物あるいは金属から成る層を設ける。
明する。 これらの図は、縮尺は正確でない。 例示の実施例において、珪素から成るp型不純物が添加された基板Sは、開始
材料として設けられるが、これには基板Sの主面Hに隣接する層において、濃度
約1018cm-3の不純物が添加されている。主面H上に、SiO2 から成り、厚
さ約20nmの第1層1が成膜され、その上面に、珪素窒化物から成り、厚さ約
100nmの第2層2が成膜され、その上面に、SiO2 から成り、厚さ約80
0nmの第3層3が成膜され、さらにその上面に、珪素窒化物から成り、厚さ約
100nmの第4層4が成膜される(図1aを参照)。
第2層2、第1層1、および基板Sは、異方的にエッチングされ、その結果、第
1溝部が基板Sに形成され、前記溝部は、深さ約300nm、幅約100nm、
および互いの距離約100nmである。好ましい腐食液は、例えば、CF4 、C
HF3 、C2 F6 、およびHBrであり、これらはエッチングされる材料に応じ
て組み合わせられる。
るように成膜され、第4層4の上面が剥き出しになるまで化学機械的研磨により
平坦化されることによって形成される。その後、SiO2 は、珪素窒化物に対し
て選択的にエッチバックされ、その結果、絶縁構造体Tの上面は、第3層3の上
面の下方に位置するようになる(図1aを参照)。
機械的研磨によって平坦化される。このようにして、珪素窒化物から成る補助構
造体Qは、絶縁構造体Tの上方に配設される(図1bを参照)。
フォトレジストマスクの帯に対して交差して走っているが、SiO2 は、第2層
2が部分的に剥き出しになるまで、例えば、C2 F8 やCOを用いて、珪素窒化
物に対して選択的にエッチングされる。続いて、珪素窒化物がエッチングされ、
その結果、補助構造体Qおよび第2層2の剥き出しにされた部分が除去される。
珪素をSiO2 に対して選択的にエッチングすることによって、エッチング処理
の選択性に限界があることを考慮して、まず、第1層1が部分的にエッチングで
取り除かれ、そして凹部Vの上部領域が形成される。この場合、絶縁構造体Tお
よび第3層3は厚膜マスクとして機能する。凹部Vの上部領域は、基板Sにおい
て深さ約300nmを有し、断面は主面Hに対して平行であり、形状は正方形で
あり、その寸法は約100nmである。互いに隣接する凹部V間の距離は、互い
の間で、約100nmである(図2aおよび2bを参照)。
成膜され、異方的にエッチバックされることによって形成される(図2aおよび
2bを参照)。凹部底面の剥き出しにされた部分は、基本的に正方形であり、側
面長は約40nmである。
食液としてCF4 を用いて行われる(図3を参照)。凹部V底面の剥き出しにさ
れた部分は、基本的に円形であり、直径は約100nmである。
にエッチングされ、それによって、凹部Vの下部領域が形成され、これは、補助
スペーサfがマスクとして機能するために、円形状の水平断面を有する。ここで
凹部Vの深さは約7μmである(図4参照)。絶縁構造体Tおよび第3層3は、
エッチング処理工程中、厚膜マスクとして機能する。
域は、湾曲した第2面F2を有する。凹部Vの下部領域の水平断面、すなわち主
面Hに対して平行な断面は、湾曲した周縁部を有する。基板Sの一部は、特に、
凹部Vの上部領域の角部に配設されが、これは補助スペーサfによって少なくと
も角部が覆われ、その結果、そこで、より深部までエッチングが行われないため
である。
mに成膜される。砒素ガラスを設けられた凹部Vはフォトレジストによって、主
面Hの下方で約1μmの高さhに達するまで満たされる(図4参照)。続いて、
剥き出しにされた砒素ガラスが除去される。フォトレジストが除去された後、保
護酸化物(図示せず)が成長される。この保護酸化物によって、引き続き約10
00℃で行う熱処理工程中に、砒素の気化が防止され、この間、砒素は砒素ガラ
スから基板S中に拡散する。その結果、コンデンサ電極Eは、基板Sの砒素不純
物が添加された部分として形成され、これによって凹部Vの下部領域が取り囲ま
れる(図4参照)。続いて、保護酸化物および補助スペーサfは、希釈フッ化水
素酸を用いて除去される。
物が設けられ、この珪素窒化物は引き続き部分的に酸化され、その結果、コンデ
ンサ誘電体の第1部分d1は、酸化物当量厚さ約3nmを有するいわゆるNO層
として形成される(図4参照)。
が、厚さ約100nmに成膜され、化学機械的研磨によって平坦化されて第2層
2が剥き出しにされる。この処理工程において、第3層3が除去され、絶縁構造
体Tがわずかに除去される。その後、ポリシリコンは、異方性エッチングによっ
て、深さが1.1μmに達するまで、主面H下方にエッチバックされ、その結果
、凹部Vは、ポリシリコンによって、下位高さuに達するまで満たされる(図4
参照)。コンデンサ誘電体の第1部分d1の剥き出しにされた部分は、例えば、
フッ化水素酸を用いて除去される。
iO2 が、厚さ約15nmに成膜され、異方的にエッチバックされる(図4参照
)。コンデンサ誘電体の第2部分d2は、第1部分d1よりも厚い。
して、続いてそれを深さ約250nmに達するまで、主面H下方にエッチバック
することによって拡張される。凹部Vは、ポリシリコンによって、中位高さmに
達するまで満たされる(図4参照)。
の第2部分d2の一部が除去される。凹部Vの第1側壁上において、コンデンサ
誘電体の第2部分d2は、下位高さuから中位高さmまで延在している。
学機械的研磨によって平坦化され、第2層2が剥き出しにされる。 第1層1の下方において、垂直トランジスタの上部ソース/ドレイン領域S/
D1は、n型不純物イオンを基板Sにイオン注入することによって形成されるが
、前記ソース/ドレイン領域の厚さは約30nmとなる。絶縁構造体Tおよび凹
部Vのために、上部ソース/ドレイン領域S/D1は、正方形の水平断面を有し
ており、側面長は約100nmである。互いに隣接する上部ソース/ドレイン領
域S/D1は、互いに、絶縁構造体Tあるいは凹部Vによって分離されている。
ッチバックされ、その結果、蓄積ノードKはさらに厚くなる。凹部Vは、ポリシ
リコンによって、上位高さHに達するまで満たされる(図5a参照)。蓄積ノー
ドKは、基板Sに、中位高さmと上位高さo間にある凹部Vの第1側壁において
隣接している。蓄積ノードKの上部は、凹部Vの上部領域に配設される。熱処理
工程によって、ドーパントが、蓄積ノードKから基板S中に拡散し、それによっ
て、トランジスタの下部ソース/ドレイン領域S/D2が形成され、この領域は
、中位高さmと上位高さoの間の領域において凹部Vの第1側壁に隣接する。
上、および蓄積ノードK上に形成される(図5a参照)。 続いて、原位置不純物添加ポリシリコンから成る第5層5は、厚さ約60nm
に成膜され、それによって、凹部Vの上部領域が満たされる。珪素窒化物から成
り、厚さ約100nmを有する第6層6は、その面上に成膜される。
び第5層5がパターン形成されるが、その結果、接続構造体Aは、第5層から、
凹部Vの上部領域において形成され、前記接続構造は、主面H上方に約200n
m突き出し、第6層6によって覆われる(図5aおよび5b参照)。接続構造体
Aは正方形の水平断面を有し、その側面長は約100nmである。
、厚さ約20nmに成膜され、またエッチバックされて主面H上のゲート誘電体
Gdが剥き出しにされる。SiO2 が厚さ約200nmに共形成膜され、化学機
械的研磨を行って、第6層6が剥き出しにされることによって、第1絶縁体I1
が形成され、これによって第1スペーサSp1が設けられた接続構造体Aが取り
囲まれる(図5a参照)。
に対して交差して走っており、約100nmの幅を有し、互いの距離は約100
nmであり、少なくとも部分的に接続構造と重なるが、SiO2 は珪素窒化物に
対して選択的にエッチングされ、その結果、帯状第2溝部は、主面Hの一部が剥
き出しにされるまで第1絶縁体I1において形成される。帯状第2溝部において
、ビット線は、不純物が添加されたポリシリコンから成り、厚さ約15nmのn
型不純物が添加された第7層7を成膜することによって形成される。その後、タ
ングステン珪化物から成る第8層8は、厚さ約60nmに成膜され、それによっ
て、帯状第2溝部が満たされ、第6層6が剥き出しにされるまで化学機械的研磨
によって平坦化される。ビット線は、第7層7および第8層8によって形成され
る(図6a参照)。エッチバック処理の結果、ビット線の上面は、第1絶縁体I
1の上面下方に位置する。続く約800℃での熱処理工程によって、ドーパント
が第7層7で活性化される。ビット線は第1部分を有し、この第1部分は、互い
に隣接する接続構造体Aの第1スペーサSp1間に隣接し、約60nmの幅を有
する。ビット線の第2部分は、ビット線の第1部分間に配設され、約100nm
の幅を有する(図6b参照)。ビット線が接続構造体A間に形成される際のアラ
イメント誤差に対する感度は低いが、これはエッチングが第1スペーサSp1に
対して、また第6層6に対して選択的に行われるためである。
的研磨によって平坦化される。この処理工程において、第1絶縁体I1は、それ
によってビット線が覆われるように延在する(図6a参照)。
用いて、第1コンタクトホールが第6層6に形成され、このコンタクトホールに
よって、行のメモリセルにおける各第2接続構造体Aの一部が、第1コンタクト
ホールが接続構造体Aに対してy方向にずれた状態で配設されるように剥き出し
にされる。この場合、エッチングは、第1絶縁体I1に対して、また例えばCH
F3 を腐食液として用いて珪素に対して選択的に行われる。
有する原位置不純物添加第9層9が成膜され、また、タングステン珪化物から成
り、約50nmの厚さを有する第10層10がその上面に成膜される。SiO2 から成り、約50nmの厚さを有する絶縁第11層11が、第10層10の上面
に成膜される。それによって、第1コンタクトホールは、導電性材料で満たされ
る。帯状第7フォトレジストマスクを用いて、その帯は絶縁構造体Tに対して平
行に走っており、幅は約100nm、互いの距離は約100nm、また少なくと
も部分的に第1コンタクトホールに重なるものであるが、第1絶縁体I1が剥き
出しになるまで、第11層11、第10層10、および第9層9がパターン形成
される。第1ワード線は、第9層9および第10層10によって形成される(図
7a参照)。
設され、帯状断面を有する第1ワード線の第2部分に隣接する。 第2スペーサSp2は、第1ワード線の第2部分の側壁上に、SiO2 を厚さ
約18nmに成膜して、引き続きそれをエッチバックすることによって形成され
る。
、平坦面が形成されるまで、化学機械的研磨によって平坦化される(図7a参照
)。
いの距離は約100nm、絶縁構造体Tに対して交差する方向に走っており、ま
た第1ワード線が接触する接続構造体Aの上方に配設されるものであるが、珪素
窒化物は、第1ワード線が接触しない接続構造体Aが部分的に剥き出しにされる
まで、SiO2 および例えばCHF3 を用いて珪素に対して選択的にエッチング
される(図8参照)。それによって、接続構造体Aに対してy方向とは逆にずれ
た状態で配設される第2コンタクトホールは、第2絶縁体I2に形成される。第
2コンタクトホールは、エッチングが、第2スペーサSp2に対して、また第1
1層11に対して選択的に行われるために、セルフアライメントにより第1ワー
ド線の第2部分間に形成される。
有する原位置不純物添加第12層12が成膜され、また、タングステン珪化物か
ら成り、約50nmの厚さを有する第13層13がその上面に成膜される(図9
a参照)。珪素窒化物から成り、約50nmの厚さを有する第14層14がその
上面に成膜される。それによって、第2コンタクトホールは、導電性材料で満た
され、その結果、第2ワード線の第1部分が形成される(図9b参照)。帯状第
9フォトレジストマスクを用いて、その帯は幅約100nm、互いの距離約10
0nm、絶縁構造体Tに対して平行に走っており、また第2コンタクトホールに
部分的に重ならないものであるが、第1絶縁体I2が剥き出しにされるまで、第
12層12、第13層13、および第14層14がエッチングされる。その結果
、帯状断面を有する第2ワード線の第2部分は、第12層12および第13層1
3から、第1ワード線上方に形成される(図9a、9b、9c参照)。
され、エッチバックされ、その結果、第2ワード線は、第3スペーサSp3およ
び第14層14によって封止される(図9a、9b参照)。
れる。メモリセルは、この垂直トランジスタの1つおよびコンデンサの1つで構
成され、トランジスタと直列に接続され、面積は4F2 である。ここで、Fは1
00nmである。各メモリセルは、このビット線の1つ、また第1あるいは第2
ワード線の1つに接続される。メモリセルは、y軸yに平行に走っている列、お
よびx軸xに平行に走っている行に配設され、この列はビット線に平行に走って
おり、その行はワード線に平行に走っている。
部分的に重なり、各々、対応する接続構造体Aに対してy方向にずれた状態で配
設される。第2ワード線の第1部分は、残る接続構造体Aと部分的に重なり、各
々、対応する接続構造体Aに対してy方向とは逆の方向にずれた状態で配設され
る。
スタのゲート電極として機能する。 トランジスタのチャネル領域は、基板Sの一部であり、上部ソース/ドレイン
領域S/D1と下部ソース/ドレイン領域S/D2の間に配設される。トランジ
スタのチャネル領域は、互いに接続され、その結果、浮体効果が回避される。
ある。従って、層、凹部、構造体、およびスペーサの寸法は、各々の要求に適応
させてよい。同様のことが、ドーパント濃度および材料の選定にも適用される。
従って、ワード線およびビット線にもまた、例示の実施例で言及したものとは異
なる導電性材料が含まれてもよい。
れた後の基板を通した断面図を示す。
示す。
板の図1bの平面図を示し、さらに、第2フォトレジストマスクの位置を示す。
面図を示す。
ォトレジストマスクが形成された後の図2bの断面図を示す。
領域および下部ソース/ドレイン領域、ゲート誘電体、接続構造体、第6層、第
1スペーサ、および第1絶縁体が形成された後の図4の断面図を示す。
絶縁構造体を示す図2aの平面図を示す。
aの断面図を示す。
縁体の一部、第8層下方に配設されない第7層の一部、および第8層を示す図2
aの平面図を示す。
よび第10層、また第11層、第2スペーサ、および第2絶縁体が形成された後
の図1の断面図を示す。
よって覆われない領域を示す図2aの平面図を示す。
ォトレジストマスクを示す図2aの平面図を示す。
層、および第3スペーサが形成された後の図7aの断面図を示す。
図を示す。
示す図2aの平面図を示す。
Claims (13)
- 【請求項1】 DRAMセル装置であって、 メモリセルが、基板(S )において、y軸(y)に平行に走っている列とx軸
(x)に平行に走っている行に配設されており、 列のメモリセルは、ビット線に接続され、このビット線は基板(S )の主面(
H )上方を走っており、 行のメモリセルは、交互に第1ワード線および第2ワード線に接続されており
、 メモリセルは、各々、柱状の接続構造体(A )で構成されており、 第1ワード線の第1部分は、各々、y方向において、第1ワード線が接続され
ているメモリセルの接続構造体(A )の1つに対して、ずれた状態で配設されて
おり、その結果、この接続構造体(A )は上方からは部分的に重ねられるが、覆
われることはなく、 第1ワード線の第2部分は、帯状であり、基板(S )の主面(H )上方を走っ
ているが基本的にはx軸(x)に平行に走っており、上方から第1ワード線の第
1部分に隣接しており、 第1ワード線の側壁には、絶縁スペーサ(Sp2 )が設けられ、 第2ワード線の第1部分は、互いに隣接する第1ワード線のスペーサ(Sp2 )
間に配設され、各々、y方向とは逆方向に、第2ワード線が接続されているメモ
リセルの接続構造体(A )の1つに対して、ずれた状態で配設されており、その
結果、この接続構造体(A )は上方からは部分的に重ねられるが、覆われること
はなく、 第2ワード線の第2部分は、帯状であり、基板(S )の主面(H )上方を走っ
ているが、基本的にはx軸(x)に平行に走っており、上方から第2ワード線の
第1部分に隣接し、第1ワード線およびビット線上方に配設されている、ことを
特徴とするDRAMセル装置。 - 【請求項2】 請求項1に記載のDRAMセル装置であって、 接続構造体(A )は、基板(S )の主面(H )上方から突き出しており、 接続構造体(A )の側壁には、さらに絶縁スペーサ(Sp1)設けられ、 ビット線の第1部分は、x方向において互いに隣接する接続構造体(A )のさ
らなるスペーサ(Sp1)に隣接し、また、ビット線の第1部分間に配設されるビ
ット線の第2 部分より小さい幅を有し、 ビット線は、主面(H )上に配設される、ことを特徴とするDRAMセル装置
。 - 【請求項3】 請求項1乃至2のいずれかに記載のDRAMセル装置であっ
て、 凹部(V )が、基板(S )においてメモリセルに設けられ、前記凹部は、上部
領域においてゲート誘電体(Gd)が設けられた第1側壁を有し、 少なくとも、接続構造体(A )の一部は、第1側壁上において凹部(V )に配
設され、また、メモリセルの垂直トランジスタのゲート電極として適しており、 凹部(V )の下部領域面には、トランジスタに直列に接続された蓄積コンデン
サのコンデンサ誘電体(d1、d2)が設けられており、 蓄積コンデンサの蓄積ノード(K)は、下部領域に配設され、また接続構造体
(A )から電気的に絶縁され、 ビット線は、トランジスタの上部ソース/ドレイン領域(S/D1)に接続さ
れ、上部ソース/ドレイン領域(S/D1)は、主面(H )上に配設され、また
x方向において互いに隣接する二つの凹部(V )に隣接し、 y方向において互いに隣接する上部ソース/ドレイン領域(S/D1)は、絶
縁体(T)を分離することによって互いに絶縁されている、ことを特徴とするD
RAMセル装置。 - 【請求項4】 請求項3に記載のDRAMセル装置であって、 トランジスタの下部ソース/ドレイン領域(S/D2)は、凹部(V )の第1
側壁に隣接し、 コンデンサ誘電体(d1、d2)は、凹部(V )の第1側壁上に単一の切り込
みを有し、その結果、蓄積ノード(K)は、下部ソース/ドレイン領域(S/D
2)に電気的に接続される、ことを特徴とするDRAMセル装置。 - 【請求項5】 DRAMセル装置を製造するための方法であって、 メモリセルが、y軸(y)に平行に走っている列とx軸(X)に平行に走って
いる行に形成され、 柱状の接続構造体(A)は、各々、メモリセルに形成され、 各々、列のメモリセルに接続されるビット線が形成され、 第1絶縁層(6)は、メモリセルの接続構造体(A)上に形成され、 第1コンタクトホールは、第1絶縁層(6)に形成され、これによって、第1
コンタクトホールが接続構造体(A)に対してy方向にずれた状態で配設される
ように、行のメモリセルの各第2接続構造体(A)の一部を剥き出しにし、 導電性材料が成膜され、その結果、第1コンタクトホールは、第1ワード線の
第1部分で満たされ、 第2絶縁層(I1)が成膜され、 導電性材料および第2絶縁層(I1)はパターン形成され、それによって、帯
状の第1ワード線の第2部分が形成されるが、これは基本的にx軸(x)に平行
に走っており、第1ワード線の第1部分に上方から隣接し、第2絶縁層(I1)
によって覆われており、 第1ワード線の側壁には、絶縁スペーサ(Sp2)が設けられ、 第1絶縁層(6)は、第2絶縁層(I1)およびスペーサ(Sp2)に対して
選択的にエッチングされ、その結果、接続構造体(A)に対してy方向とは逆に
ずれた状態で配設される第2コンタクトホールが形成されるように、残る接続構
造体(A)の一部が剥き出しにされ、 導電性材料が成膜され、その結果、第2コンタクトホールは、互いに隣接する
第1ワード線のスペーサ(Sp2)間に配設される第2ワード線の第1部分で満
たされ、 導電性材料がパターン形成され、それによって、帯状の第2ワード線の第2部
分が形成されるが、これは基本的にx軸(x)に平行に走っており、第2ワード
線の第1部分に上方から隣接し、また第1ワード線およびビット線上方に配設さ
れる、ことを特徴とする方法。 - 【請求項6】 請求項5に記載の方法であって、 接続構造体(A )は、メモリセルが配設される基板(S )の主面(H )上方か
ら突き出すように形成されており、 接続構造体(A )の側壁には、さらに絶縁スペーサ(Sp1)設けられ、 接続構造体(A )を取り囲む絶縁体(I1)が形成され、 マスキング処理を行うことによって、また、主面(H )の一部が剥き出しにな
るまで第1絶縁層(6)およびスペーサ(Sp2 )に対してエッチングを選択的に
行うことによって、帯状の溝部が絶縁体(I1)に形成され、 導電性材料が成膜され、その結果、ビット線が溝部に形成され、ビット線の第
1部分は、x方向において互いに隣接する接続構造体(A )のさらなるスペーサ
(Sp1)に隣接し、また、ビット線の第1部分間に配設されるビット線の第2部
分より小さい幅を有する、ことを特徴とする方法。 - 【請求項7】 請求項5または6に記載の方法であって、 凹部(V )が、各々、メモリセルに形成され、 凹部(V )の下部領域面には、蓄積コンデンサのコンデンサ誘電体(d1、d
2)が設けられ、 蓄積コンデンサの蓄積ノード(K)は、下部領域に形成され、 少なくとも凹部(V )の第1側壁には、凹部(V )の上部領域において、ゲー
ト誘電体(Gd)が設けられ、 少なくとも、接続構造体(A )の一部は、凹部(V )に形成され、その結果、
第1側壁上において、蓄積コンデンサと直列に接続されるメモリセルの垂直トラ
ンジスタのゲート電極として適し、また蓄積ノード(K)から電気的に絶縁され
、 トランジスタの上部ソース/ドレイン領域(S/D1)は、主面(H )上に形
成され、その結果、メモリセルの二つの凹部(V )に隣接し、前記凹部(V )は
x方向において互いに隣接する、ことを特徴とする方法。 - 【請求項8】 請求項7に記載の方法であって、 コンデンサ誘電体(d1、d2)の形成後、凹部(V )は、中位高さ(m)ま
で導電性材料で満たされ、 凹部(V )の第2側壁を覆う帯状のマスク(P3)を用いて、コンデンサ誘電
体(d1、d2)の剥き出しにされた部分が除去され、 さらに、 凹部(V )は、上位高さ(o)まで導電性材料で満たされ、その結
果、蓄積ノード(K)が導電性材料から形成され、前記蓄積ノードは、凹部(V
)の第1側壁において、基板(S)に隣接し、 トランジスタの下部ソース/ドレイン領域(S/D2)は、基板(S)におい
て形成され、前記ソース/ドレイン領域は、中位高さ(m)と上位高さ(o)の
間における蓄積ノード(K)に隣接し、 ゲート誘電体(Gd)は、蓄積ノード(K)を覆うように形成される、ことを特
徴とする方法。 - 【請求項9】 請求項8に記載の方法であって、 下部ソース/ドレイン領域(S/D2)を形成するために、ドーパントが蓄積
ノード(K)から基板(S)へ拡散される、ことを特徴とする方法。 - 【請求項10】 請求項8乃至9に記載の方法であって、 凹部(V )の形成後、コンデンサ誘電体の第1部分(d1)が形成され、 凹部(V )は、下位高さ(u)まで導電性材料で満たされ、 コンデンサ誘電体の第1部分(d1)の剥き出しにされた部分が除去され、 コンデンサ誘電体の第1部分(d1)より厚いコンデンサ誘電体の第2部分(
d2)が形成される、ことを特徴とする方法。 - 【請求項11】 請求項7乃至10に記載の方法であって、 基本的に互いに平行に走る溝部がさらに形成され、 このさらなる溝部は、絶縁構造体(T)によって満たされ、 さらに帯状マスク(P2)を用いてエッチングすることによって、その帯はさ
らなる溝部に対して交差して走っているが、基板(S) は、絶縁構造体(T)
に対して選択的にエッチングされ、その結果、凹部(V )が形成され、 第1ワード線および第2ワード線は、さらなるマスク(P2)の帯に基本的に
平行に走るように形成され、 ビット線は、さらなる溝部に基本的に平行に走るように形成される、ことを特
徴とする方法。 - 【請求項12】 請求項11に記載の方法であって、 凹部(V )の上部領域が、まず形成され、 材料を成膜して、またそれを異方性エッチバックによって、補助スペーサ(f
)が凹部(V )に形成され、 補助スペーサ(f)は、等方性エッチング処理によって、丸みをつけられ、そ
の結果、凹部(V )底面の剥き出しにされた部分は基本的に円形状の周縁部を有
し、 凹部(V )の下部領域は、補助スペーサ(f)に対して選択的に異方性エッチ
ングを行うことによって形成され、その結果、凹部(V )の下部領域の水平断面
は、基本的に円形状になる、ことを特徴とする方法。 - 【請求項13】 請求項11または12に記載の方法であって、 第1材料から成る下部層(3)が、主面(H)上に形成され、 第2材料から成る上部層(4)が、下部層(3)上に形成され、 絶縁構造体(T)は、第1材料から構成されるように、また、絶縁構造体(T
)の上面が、主面(H)の上方に位置し、また下部層(3)の上面の下方に位置
するように形成され、 第2材料から成る補助構造体(Q)が、絶縁構造体(T)の上方に形成され、 第2材料は、下部層(3)が剥き出しになるまでエッチングされ、その結果、
補助構造体(Q)の一部が保存され、 さらなるマスク(P2)を用いて、まず、第1材料が第2材料に対して選択的
に除去され、その結果、絶縁構造体(T)の上面が、不変的に主面(H)の上方
に位置し、 凹部(V )が形成され、絶縁構造体(T)の上面は、主面(H)の上方に残る
、ことを特徴とする方法。
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