TW411622B

TW411622B - DRAM cell arrangement and method for its production

Info

Publication number: TW411622B
Application number: TW087105435A
Authority: TW
Inventors: Wolfgang Dr Rosner; Lothar Dr Risch; Franz Dr Hofmann
Original assignee: Siemens Ag
Priority date: 1997-05-02
Filing date: 1998-04-10
Publication date: 2000-11-11
Also published as: JPH10313100A; US6255684B1; KR100509210B1; EP0875937A2; KR19980086702A; DE19718721C2; DE19718721A1; US6420228B1; EP0875937A3

Description

>! A7 B7 (附件i: 五、發明説明（經"部中"·標嗥扃負工消费合作社印^ 對於DRAM單胞裝置，也就是説具有動態随機存取之記億體單胞裝置，幾乎專門由所謂的單電晶體記億體單胞來製成，單轚晶體記億醍單胞包含一讀取電晶體和一鍺存電容器，儲存在儲存電容器中之資訊係以電Μ之形式表示0或1之邏輯值，藉由字元線來驅動此讀取電晶體，此資訊就可經由位元線黷取。因為由一次代至另一次代記憶體的儲存密度都會增加，所以由一次代至另一次代單電晶體記億體單胞所需求之面積都必須減少，既然搔限可使用個別技術製造之最小結構尺寸F減少結構尺寸，所以此也可以與單電晶體記憶體單胞的改變相關。因此，直到1 Mbit記億體次代-,謓取電晶體和儲存電容器都以平面型組件來製成，而從4 H b i t記億體次代開始，已根據讀取電晶體和儲存電容器的3維配置使面積進一步減少。 ^種可能係寧可以溝渠方式而不再以平面方式來製成儲存電容器（例如，參見 K. Yamada等人在1985年 P r 〇 c. Intern.Electronic Devices and Haterials IEDM論文集第 702頁所發表之"A deep trenched Capacitor technology for 4 Hbit DRAHs”論文）。另一種可能是如US-a5376575中所述之使用垂直式MOS 電晶體，在此處所述之製造方法中，每個垂直式H0S電晶體都含有沿箸位元線行進之溝渠的兩摘相對劁翼，當作 H0S電晶體波極區用之摻雜區設置在側翼的上區域之中，該側翼的表面有提供閘極氣化物，閘棰電棰偽提供用以 (請先閲讀背面之注意事項再填寫本頁) 訂本紙乐尺度適用中國國家標準（CNS ) Λ4规格（210X 297公釐） >! A7 B7 (附件i: 五、發明説明（經"部中"·標嗥扃負工消费合作社印^ 對於DRAM單胞裝置，也就是説具有動態随機存取之記億體單胞裝置，幾乎專門由所謂的單電晶體記億體單胞來製成，單轚晶體記億醍單胞包含一讀取電晶體和一鍺存電容器，儲存在儲存電容器中之資訊係以電Μ之形式表示0或1之邏輯值，藉由字元線來驅動此讀取電晶體，此資訊就可經由位元線黷取。因為由一次代至另一次代記憶體的儲存密度都會增加，所以由一次代至另一次代單電晶體記億體單胞所需求之面積都必須減少，既然搔限可使用個別技術製造之最小結構尺寸F減少結構尺寸，所以此也可以與單電晶體記憶體單胞的改變相關。因此，直到1 Mbit記億體次代-,謓取電晶體和儲存電容器都以平面型組件來製成，而從4 H b i t記億體次代開始，已根據讀取電晶體和儲存電容器的3維配置使面積進一步減少。 ^種可能係寧可以溝渠方式而不再以平面方式來製成儲存電容器（例如，參見 K. Yamada等人在1985年 P r 〇 c. Intern.Electronic Devices and Haterials IEDM論文集第 702頁所發表之"A deep trenched Capacitor technology for 4 Hbit DRAHs”論文）。另一種可能是如US-a5376575中所述之使用垂直式MOS 電晶體，在此處所述之製造方法中，每個垂直式H0S電晶體都含有沿箸位元線行進之溝渠的兩摘相對劁翼，當作 H0S電晶體波極區用之摻雜區設置在側翼的上區域之中，該側翼的表面有提供閘極氣化物，閘棰電棰偽提供用以 (請先閲讀背面之注意事項再填寫本頁) 訂本紙乐尺度適用中國國家標準（CNS ) Λ4规格（210X 297公釐） 411622 - #ί淖部屮决#苹局，-J!-T-消卟合竹.^CT來

---~ ' 1 Hi~ 五、發明説明（ ) 1 1 式 M0S電晶體之DRAM單胞裝置，其電晶體之第- -源極/汲 1 I 極區連接到儲存電容器的儲存節點 i 其電晶體之通道區 1 1 由閘 m 電極環繞 1 且其電晶體之第二源搔一汲搔區連接讀 1 先 1 到埋入位元線 9 儲存電容器為平面式電容器或堆叠式電閲讀 1 r 容器 1 DRAM單胞裝置可以用 4 F 2 之記憶體 tltf 早胞面稹來製背 1 I 之 1 造 0 在 1 G b i t S己億 fl 時代中1個DRAM記憶體單胞的面積只意 1 事 1 打算約 0 - 2 μ W 2 > 在此情形下 9 儲存電容器必須具有 20 項 1 到 3 0 f F的電容 J 此種電容只可以在大量耗用適用於 1Gbit 填寫 1 本記億體時代之 aa 早胞面積的情形下 t=is* 兀成 9 對於平面式電容頁 1 I 器和堆昼式電容器的情形對於平面式電容器的情形 1 1 其需要外加一由具有待问介電常數之材料製成的電容器 1 1 介電質 Ό 因為已知；此處適用之鐵電和順電性材料污 1 訂染通常用以製造 DRAMS之設備，所以要製造之dram必須放 I 置在用以應用介電質之額外的第二設備中 1 對於堆壘式 L ί 1 電 η 器的情形 ϊ 需要相田複雜的多晶矽結潘以延伸面 I 積 y 因此製造此結構之儲存電容器的電容器比製造較小 1 1 單胞面積的電容器更困難〇 Γ 本發明偽根據詳細說明之 D R A Μ單胞裝置的問題 J 其中 1 1 包含田作記憶體 Πϋ DCT 単胞之 £JD 早 m 晶體記億早胞且對於 1 Gbit I 1 記億體代 * 其可以用必要的組件密度製造 7 此外還打 1 | 算詳细説明此DRAM單胞裝置之製造方法〇 1 此問題偽根據申請專利範圍第 1 項之 DRAM單胞裝置和 1 1 根據申 IS 專利範圍第 8 項之製造方法解決 1 本發明其他 1 1 的細項則由其餘的申請專利範圍顯露出來〇 1 ! 1 在根據本發明之 DR AH -5 〇〇早胞裝置中 S 在其中有提供讀取 1 1 1 I 本紙張尺度通用中囷國家標準（CNS ) Λ4規格（210X297公釐） 411022 A7 B7 五、發明説明（> ) 覆蓋閘棰氣化物的另一表面，在各種情形下，閛掻電搔藉由绝緣層與下面的埋入位元線和上面的儲存節點絶緣，垂直於位元線行進且在其中配置垂直於位元線行進之字元線的淺溝渠係提供在基板的表面之中，字元線側面毗連閘棰電極，因此便連接在一起，可以使用此方法完成之最小記憶體單胞面積為6F2。 DE3844120A1掲示一種其溝渠僳設置在半導體基板之中的DRAH裝置，汲極區提供在溝渠的底部，源棰區提供在基板的表面，溝渠的倒壁有提供閘極氧化物和閘棰電棰且當作通道區用，該閘棰電極傜埋在絶緣層中，此絶線層之接觸孔洞降到溝渠底部和有提供電極之汲掻區的表面，與溝渠相關的電容器倒面提供在半導體基板的表面上，電容器和電晶體的横向配置意卽記億體單胞的面積需求增加。經¾-部中夾標準局貝Η消费合作社印^ ^^1 H *··ΐ— ^^^1 n z \ · l1' (請先閱讀背面之注意事項再填寫本頁) 贫其中之謓取電晶體設計成垂直式電晶體的B8AH單胞裝置說明在P.Chatterjee等人在1986年IEDM論文集第 128-131中頁中所發表之論文中，讀取電晶體具有環繞閑極電極之構成部分位元線之第一源權/汲極區，該讀取電晶體之第二源極/汲極區俗由儲存節點之摻雜物向外擴散産生，其中，該儲存節點葆製造在低窪處之中且排列在閘極電槿之下，部分由閘掻電極構成之字元線偽行進在位元線之上，該讀取電晶體至少含有平行於位元線之閘極電極的側翼，此記憶體單胞的面積為9F2。 DE19519160 C1提出一種包含每一記億體單胞有一垂直 -4 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐} 411622 A7 B7

五、發明説明（& 第一準位之後，及在移去部分第一绝緣結構之後的橫截面圖，因此為製造電容器介電質。第7圖為第6圖在製造第二源極/汲極區，閘極氣化物，字元線和閑極電極之後的橫截面圖》第8圖為第7圖在製造位元線之後的横截面圖。第9圖為第2圖沿第二溝渠在製造位元線之後的横截面圖。例如，起始材料為由第一導電型摻雜在B區之單晶矽製成之基板，例如，B區具有摻雜濃度約為3 X1U car3 之P型摻雜，具提供摻雜濃度約為之相對於第一導電型的第二導電型摻雜之第一層1 ，摻雜濃度約為 3 X 10 17 cm·3之第一導電型摻雜的第二層2 ，及摻雜濃度約為l〇2icnr3之第二導電型摻雜的第三層3 (參見第1圖），例如，第一層1 ,第二層2和第三層3都是藉由磊晶成Ϊ製造，該第三層3形成基板之表面4 ,第一層1之厚度約為第二層2之厚度約為1 #m，而第三層3之厚度約為200nni。經泸部中央標卑局，‘ji工消赀合竹杜印米 ---------,和__ (#先閲讀背面之注意事項再填寫本頁〕厚約150ntn之第一 Si02層（Π傜在TEOS製程時沉積在表面4上（參見第1圖），藉由第一光阻遮罩（未顯示）的幫肋，建構第一 Si02層01,為了能製造第一溝渠G1,會有部分的表面4没有覆蓋到。在移去第一光阻遮罩之後，在非等向性乾式蝕刻製程中，相對於Si02選擇性蝕刻第一溝渠Gl(參見第2圖），例如，Η B r , N F 3 , H e，0 2適用於相對S i 0 2選擇性侵蝕矽的蝕刻製程，製造之第一溝渠G1的深度約為8 fl Q n m且降 -8 - 本纸張尺度適/flt园國家標苹（CNS ) Λ4规格（210X297公釐） 411622 - #ί淖部屮决#苹局，-J!-T-消卟合竹.^CT來

---~ ' 1 Hi~ 五、發明説明（ ) 1 1 式 M0S電晶體之DRAM單胞裝置，其電晶體之第- -源極/汲 1 I 極區連接到儲存電容器的儲存節點 i 其電晶體之通道區 1 1 由閘 m 電極環繞 1 且其電晶體之第二源搔一汲搔區連接讀 1 先 1 到埋入位元線 9 儲存電容器為平面式電容器或堆叠式電閲讀 1 r 容器 1 DRAM單胞裝置可以用 4 F 2 之記憶體 tltf 早胞面稹來製背 1 I 之 1 造 0 在 1 G b i t S己億 fl 時代中1個DRAM記憶體單胞的面積只意 1 事 1 打算約 0 - 2 μ W 2 > 在此情形下 9 儲存電容器必須具有 20 項 1 到 3 0 f F的電容 J 此種電容只可以在大量耗用適用於 1Gbit 填寫 1 本記億體時代之 aa 早胞面積的情形下 t=is* 兀成 9 對於平面式電容頁 1 I 器和堆昼式電容器的情形對於平面式電容器的情形 1 1 其需要外加一由具有待问介電常數之材料製成的電容器 1 1 介電質 Ό 因為已知；此處適用之鐵電和順電性材料污 1 訂染通常用以製造 DRAMS之設備，所以要製造之dram必須放 I 置在用以應用介電質之額外的第二設備中 1 對於堆壘式 L ί 1 電 η 器的情形 ϊ 需要相田複雜的多晶矽結潘以延伸面 I 積 y 因此製造此結構之儲存電容器的電容器比製造較小 1 1 單胞面積的電容器更困難〇 Γ 本發明偽根據詳細說明之 D R A Μ單胞裝置的問題 J 其中 1 1 包含田作記憶體 Πϋ DCT 単胞之 £JD 早 m 晶體記億早胞且對於 1 Gbit I 1 記億體代 * 其可以用必要的組件密度製造 7 此外還打 1 | 算詳细説明此DRAM單胞裝置之製造方法〇 1 此問題偽根據申請專利範圍第 1 項之 DRAM單胞裝置和 1 1 根據申 IS 專利範圍第 8 項之製造方法解決 1 本發明其他 1 1 的細項則由其餘的申請專利範圍顯露出來〇 1 ! 1 在根據本發明之 DR AH -5 〇〇早胞裝置中 S 在其中有提供讀取 1 1 1 I 本紙張尺度通用中囷國家標準（CNS ) Λ4規格（210X297公釐） A7 B7 五、發明説明（4 ) 電晶體之單電晶體記憶體單胞俱設計成垂直式NO S霜晶體，各M0S電晶體都包含兩個平行宇元線行進且毗連閘棰氣化物之閘棰電極的相對倒翼，H0S電晶體»好具有兩個經由連接沿著位元線艏別排列的第一源極/汲棰區，毎一個第一源掻/汲棰區屬於兩個沿箸位元線之相鄰電晶鼸，其會導致一小的單胞面積。其優點為在溝渠中實現儲存電容器，對於1Gbit記億體代，用於製造此電容器之費用明顯地小於製造平面式電容器或堆叠式電容器之費用β (請先閲讀背面之注意事項再填寫本頁) -I兮經滴部中次標準局货工消资合竹社印11 對對式，開«I而極就路饗中和罩繳方外式S層源也隔影圍楱遮考準此方。^構二，分的範電用要對-準積 ^ 建第度小正之極使需行緣對面Ft的到深最有明閘不不自絶行胞lr當接面的，發在說其以點自軍 W 適連接槿透本成是因係節以之 B 入式，電穿在诰就，點存傜2 _ 進方小搔如傜也也少節儲點4F11散準很閘，分，，減存的接造®1擴對持和應部數供之儲鄰之製 Μ 外行保流效一次。提積，相線罩/¾往自然電道的之接式面例與元遮5/物以仍直通線要連方胞施且位道 b 雜點積垂短元需準準單實，到了摻節面間對字所對對成本下區用 t 之存胞之其為驟行行達據之極好 W 點儲單極，掻步自自能根線汲恰 ^節，且汲小電程的以可，元 \ 許Bi存果，和很搔製間件有度宇極允if儲結區極時閘少之組則許在源此S1自，極源保計減線若，容供 l-Tr，MO由生汲在也設其元準準提第口好産 \ 是徑，字 -丁本紙張尺度適用中國國家標隼（CNS ) Λ4現格（210X 297公釐） 411622 A7 B7 經"-部中夾椋準局员-τ-消贽合作社印？木五、發明説明 ( r ) 1 1 當使用實現成溝渠之電容器時 9 其優點為提供在其下 1 1 當作電容器平板之層另層則藉由導霄型相你| 對於電容 1 | 器平板之導電型摻雜 i 因此基板之電訊號與電容器平板請 1 I 絶緣 » 其中分別連接至電位 0 先閱 1 I 讀 1 I 根據本實施例 > 當開第一源極 / 汲棰區之接點到位元背 1 I 之 1 線時 > 為了不要蝕刻 S i 0 2太深，而導致在宇元線和位元意 1 1 線之間短路 I 所以在開始製造 DRAM 時 s 其有利於外加 —- 事項 1 I 再 1 I 層氮化矽到基板 9 在蝕刻 S i 〇 2 期間，例如，未覆蓋的氮寫本表化矽層供應 —· 用以蝕刻之終點訊號造成實際條件 9 如氣頁 ''w* 1 I 體 οϊε 紐成的改 m 1 為了避免基板表面受到氮化矽的傷害 9 1 ! 在製诰氮化矽之前 9 先外加一薄的 S i 〇2 層》 1 1 本發明使用圖元之實施例更詳細的說明於後〇圖式簡 I 1 no 単説明如下； 1T [ 第 1 圖為垂直於具有半導體材料之三層排型其上的摻 I 雜之第一基板表面的横截面團 Ο 1 1 第 Z 圖為第 1 圏在製造第溝渠之後的横截面圖〇 1 1 第 3 圖為垂直於 m 2 圖沿第一溝渠之橘截面在形成镇 1 滿第一溝渠之第二 S i 〇 2 層後和用以製造第二溝渠而蝕刻 1 1 S i 〇 2 之後的橫截面圖，即使在關於第5 V 6圖之製程步驟 1 I 後 ) 此横截面仍然明顯〇 1 1 第 4 圖為平行於第 3 圖之横截面圖〇 1 1 第 5 |〇| 圖為第 4 圖在蝕刻终止形成第二薄渠之半導體材 i [ 料後 9 及在製诰第一絶緣結構之後的横截面圖 0 [ 第 6 圖為第 5 圖在已 -7 用半導體材料填淇到第溝渠的 1 1 1 1 1 1 本紙ί長尺度適用中國國家標準（CNS ) A4規格（2!〇X 297公釐） 411622 A7 B7

五、發明説明（& 第一準位之後，及在移去部分第一绝緣結構之後的橫截面圖，因此為製造電容器介電質。第7圖為第6圖在製造第二源極/汲極區，閘極氣化物，字元線和閑極電極之後的橫截面圖》第8圖為第7圖在製造位元線之後的横截面圖。第9圖為第2圖沿第二溝渠在製造位元線之後的横截面圖。例如，起始材料為由第一導電型摻雜在B區之單晶矽製成之基板，例如，B區具有摻雜濃度約為3 X1U car3 之P型摻雜，具提供摻雜濃度約為之相對於第一導電型的第二導電型摻雜之第一層1 ，摻雜濃度約為 3 X 10 17 cm·3之第一導電型摻雜的第二層2 ，及摻雜濃度約為l〇2icnr3之第二導電型摻雜的第三層3 (參見第1圖），例如，第一層1 ,第二層2和第三層3都是藉由磊晶成Ϊ製造，該第三層3形成基板之表面4 ,第一層1之厚度約為第二層2之厚度約為1 #m，而第三層3之厚度約為200nni。經泸部中央標卑局，‘ji工消赀合竹杜印米 ---------,和__ (#先閲讀背面之注意事項再填寫本頁〕厚約150ntn之第一 Si02層（Π傜在TEOS製程時沉積在表面4上（參見第1圖），藉由第一光阻遮罩（未顯示）的幫肋，建構第一 Si02層01,為了能製造第一溝渠G1,會有部分的表面4没有覆蓋到。在移去第一光阻遮罩之後，在非等向性乾式蝕刻製程中，相對於Si02選擇性蝕刻第一溝渠Gl(參見第2圖），例如，Η B r , N F 3 , H e，0 2適用於相對S i 0 2選擇性侵蝕矽的蝕刻製程，製造之第一溝渠G1的深度約為8 fl Q n m且降 -8 - 本纸張尺度適/flt园國家標苹（CNS ) Λ4规格（210X297公釐） A7 B7 五、發明説明（？）到進入第二層2 ,第一溝渠G1具有平行表面4之帶狀横截面，且基本上平行行進在整値單胞陣列之上，第一溝渠G1之寬度約為2DQnm，而長度約為在相鄰的第一溝渠G1中心之間的距離約為ΑΟΟηιπ，其柑對於使用技術之最小结構尺寸F = 的兩倍。例如，在TE0S製程中，藉由沉積厚度為I50nm之第二Si〇2 層02填滿第一溝渠G1,表面4由部分的第一 Si02層01和部分的第二Si02層02,也就是説厚度為300nra之Si02覆蓋（參見第4圖）。為了形成第二溝渠G2,根據非等向性乾式蝕刻，相對於矽選擇性蝕刻S i 0 2 ，藉由第二光阻遮罩的幫助，蝕刻降到位在第一層1和第二層2之間的介面之上，及在第二層2和第三層3之間的介面之下，且與表面4柙距約 400ηιη(參見第3圖），在此情形下，没有因選擇性蝕刻而侵~&之表面4的部分並未覆蓋到（參見第4圖），例如， CHP3 ，CF4且/或Ar適用於相對Si02選擇性侵蝕矽的蝕刻製程，接箸，在第一層1之中，相對於Si02選擇性蝕刻砂降到第一深度T 1 ,例如，第一深度T 1偽位在表面 4之下l〇Am，已製造之第二溝渠G2,例如，垂直第一溝渠G1行進（參見第5圖），第二溝渠G2之寛度約為2G0nm, 而長度則約為5 0 n sn ,在相鄰第二溝渠G 2中心之間的距離約為400ηπι，部分由Si02填滿之第一溝渠G1和第二溝渠G2 橫越横跨區K ，在横跨區K之第二溝渠G2具有第二深度 T2(參見第3圖），在位於横跨區ft之間的區Ϊ之第二構渠 G 2具有第一深度T 1 (參見第5圖），在位於横跨區K之間 -9 - 本紙张尺度適用中國國家標準（CNS ) Λ4规格（210X297公釐） _________心______丁 1. 卟嗜 {請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明 ( ) 1 1 的區 K 中 i 第二溝渠 G2切穿過第三層 3 和第二層 2 » 第 1 1 二溝渠 G2 具有平行表面4且基本上平行行進之帶狀横截 1 1 而，其餘由第- -溝渠G 1和第二溝渠G2連接之部分第三層3 請 1 先 1 則適合田作第一源極 /汲極區 S / D 1 〇閱讀 1 I 第一絶緣結構 I 1 偽由那些毗連第二溝渠 G 2 之半導體材背 1 I 之 1 料區域的熱氣化産生 (参見第5圖）之後藉由沉積具有意 1 事 1 約 1 0 21 c m -3 濃度之第二導電型摻雜質摻雜的半 m 體材科項再 1 填滿第二溝渠 G 2 J 外加之半導體材料的厚度約為 2 0 On 4 寫 1 未 ] 接箸在位於横跨區 K 之間的區K ，以用半導體材料镇滿頁 1 i 第二溝渠 G2到第一準位Η 1之方式，相對於 S i 〇2 選擇性蝕 i 刻矽 j 第一準位 Η 1條位在第一層1 和第二層 2 之間的介 1 1 面之上和第二深度 T2之下，第一準位 Η 1 位在表面 4 之下 1 訂約 60 0 η 最後未覆蓋之第- -絶綠結構I 1的部分用Η F之顯 1 式蝕刻製程移除其餘第一絶緣結構 I 1的部分適合田作 1 電容器介電質 Rd (參見第6圖）。 1 之後 I 藉由 U 積具有約1 0 21 cm'3 i血濃度之第二導電型摻 1 1 雜質的半導體材料填谋第二溝渠G2 f 沉積之半導體材料 I 的厚度約為 2 0 0 η m , 接箸在位於横跨區K 之間的區Ϊ » 以 1 I 用半導 HWW 體材料填滿第二溝渠 G2到第二準位 H2之方式相 1 1 對於 Si 0 2 選擇性蝕刻矽，其中，第二準位Η 2傜位在第一 i i 準位 HI 之上且位在第二深度 T2之下 y 而第二準位 H2 則位 i ! 在第一準位 Hi 之上約 1 0 0 n m , 在位於横跨區K 之間的第二 f i 溝渠 G 2 之 ts I i 到逹第二準位H2之半導 amt 體材料適合當作 i 1 儲存節點 SP J 因此 1 儲存節點SP自第二層 1 到逹進入第 \ \ 一層 1 為止〇 \ \ -10- 1 1 本紙张尺度適用中國國家標準（CNS ) Λ4規格（210X297公釐） A7 B7 411622 五、發明説明（9 ) 使用RTP製程，摻雜質由儲存節黏擴散進入第二層2 , (請先閲讀背面之注意事項再填寫本頁) 由第二導電型摻雜的最後匾域適合當作第二源極/汲搔區 S/D2。例如，閘棰氣化物12偽藉由熱氣化産生在第二溝渠G2 之中，接箸沉積導電材料，如多晶矽和/或金屬矽化物，以填滿第二溝渠G2,所沉積之導電材料的厚度約為20Qna, 在位於横跨匾K之間的區ΐ ,以用導電材料填滿第二溝渠G2到第三準位Η3之方式，相對於Si02選擇性蝕刻該導電材料，其中，第三準位Η 3僳位在第二層2和第3層間的介而上，且位在表面4之下，（參見第7圈），第三準位Η3位在表面4之下約15Dnin,在位於橫跨匾Κ之間的區 Ϊ中，該沉積的導電材料形成適合當作閘棰電搐G之字元線W1，因此，閘極電搔G俗以自行對準方式産生在儲存節點SP之上。經漪部中次榡率局负-χ消贽合作社印狀氧二溝渠G2傺在TEOS製程由沉積的Si02填滿，所沉積的Sif)2之厚度約為2D0nra,接著相對於矽選擇性蝕刻，Si02 直到表面4未被覆蓋為止，第一Si02層01和第二Si02層 02藉此步驟完全移除，因為只有第一源棰/汲榷區S/D1 和絶緣材料（ft連沿箸表面4之區域，所以會連接到以自行對準方式開口之第一源極/汲極匾S/D1,藉由形成對應第一光阻遮罩之第三光阻遮罩的幫助，利用沉積和建構導電材料製造位元線B1，此位元線Μ以重叠第一源搐 /汲搔區S/D1之方式排列（參見第8、9圖），例如，該導電材料包含多晶矽，金屬矽化物和/或_ ^ -1 1 - 本紙張尺度適用中國國家標準（CNS ) Λ4現格（210X297公釐）經於部中次標!f/0:J,-x消卟合作.71印欠 * ΐ A 7 Β7 五、發明説明（β ) 每一個MOS電晶體都包含一其為宇元線W1—部分之閛極電極G ,兩個已由建構第三層3和重叠位元線B1産生之第一源極/汲極區S/D1,兩傾垂直位在第二層2中且各自毗連閘極氧化物之表面4行進的通道區，及兩個摻雜質已自儲存節點SP向外擴散進入第二層2且連接到儲存節點SP之第二源極/汲極區S/D2(參見第8 _),在第一溝渠G1中之Si〇2在字元線方向與相鄰的電晶體彼此相互絶緣，且字元線W1也與位元線B1彼此相互絶緣，儲存節點S P排列在閘極雷極G之下。有可能在表面4之上形成一層包含3痼部分層之層，代替第一 Si02層01，其中含有氮化矽之中間部分層的厚度約為80nm，企圖藉由氮化矽防止基板表面受到傷害之下部分層偽由Si02製成且厚度約為其偽根據熱氧化製造，例如由Si〇2製成且厚度約為50nm之上部分層傺在 TE&製程製造，在各値表面4未覆薛部分之蝕刻製程中，不僅需要蝕刻S i 0 2 ,也需要蝕刻氮化矽，在開第一源極 /汲極區S / D 1的接點期間，此二擇其一會減少蝕刻過深的效應發生，而導致字元線w 1和位元線B 1之間的短路（參見第9圖）。本實施範例的許多變化例可想而知也在本發明的範圍中，尤其，層和溝渠的尺寸可以任何想要的方式適應各裝置，此也同樣應用到摻雜濃度，由Si〇2製成之結構和層傜由熱氣化或TE0S製程産生。 -1 2 - 本紙張尺度適用中國國家榇準（CNS ) Λ4規格（210X297公t ) li I —Li n I 、1T (請先閲讀背面之注意事項再填寫本頁) 411622 A7 B7 五、發明説明（u ) 參考符號説明經濟部中决標準局Μ工消费合作社印製 1 ...............第一層 2 ...............第二層 3 ...............第三層 4 ...............表面 0 1..............第一 Si〇2 層 B...............Μ G1..............第一溝渠 R...............楱跨匾 G2..............第二溝渠 Τ 2..............第二深度 0 2..............第二 S i〇2 層 R...............m S/D 1............第一源極汲極區 it..............第一絶緣結構 Η 1..............第一準位 Kd.............電容器介電質 G ...............閘極電極 W 1..............字元線 5 P..............儲存節點 Η 2..............第二準位 Η 3..............第三準位 Τ 1..............第一深度 S/D2............第二源極/汲極匾 -1 3- ---------'衣-- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（（：奶）六4規格（210'/ 297公釐） 421622 at B7 五、發明説明（a ) 2 1 I β 物化氣線掻元閘位 (請先閱讀背面之注意事項再填寫本頁) .表 '-β 經漪部中央插準扃兵Jr.消費合作社印*')木本紙張尺度適用中國國家標隼{ CNS ) Λ4規格（210X297公釐）

Claims

4116S2 A8 BB C8 D8 年斗n>j ^修正補充 (附件1: 申請專利範圍經濟部智慧財產局員工消費合作社印製第871 0543S號「DRAM單胞配匱及其製造方法」專利案 (89年4月修正）六、申請專利範圍 1. 一種DRAM單胞配置，其特徵爲·· -記憶體單胞各自包含一讀取電晶體和一儲存電容器， -該讀取電晶體爲一整合在由半導髖材料製成之基板中的垂直式MOS電晶體， -該垂直式MOS電晶體具有兩個第一源極/汲極區 (S/D1)，其以一個接一個沿著位元線（B1)之絕緣方式，毗連位元線（ΒΠ配置1且各自於另一相鄰的垂直式MOS 電晶體， -兩通道區在各種情形下都毗鄰閘極氧化物（12)， -該閘極氧化物12精確地毗連兩個閘極電極（G>之相對側面， -該閘極電極（G)配置在該兩個通道區之間， -沿字元線（W1)之相鄰垂直式MOS電晶體的閘極電極（G) 彼此相互連接，〜該儲存電容器具有一連接到該垂直式MOS電晶體之第二源極/汲極區（S/D2)的儲存節點（SP) ’ -該閘極電極（G)和該儲存節點（SP>彼此相互重疊配置。 _2ι —種DRAM單胞配置，其特徵爲： -記憶體單胞各自包含一讀取電晶體和一儲存電容器， -該讀取電晶體爲一整合在由半導體材料製成之基板中的垂直式MOS電晶體， {請先閲讀背面之注意事項再填寫本頁) II---------K ^^ .tl· —l·---- 本紙張尺度遄用中國國家梯準（CNS ) A4規格（210X297公釐） 4116S2 A8 BB C8 D8 年斗n>j ^修正補充 (附件1: 申請專利範圍經濟部智慧財產局員工消費合作社印製第871 0543S號「DRAM單胞配匱及其製造方法」專利案 (89年4月修正）六、申請專利範圍 1. 一種DRAM單胞配置，其特徵爲·· -記憶體單胞各自包含一讀取電晶體和一儲存電容器， -該讀取電晶體爲一整合在由半導髖材料製成之基板中的垂直式MOS電晶體， -該垂直式MOS電晶體具有兩個第一源極/汲極區 (S/D1)，其以一個接一個沿著位元線（B1)之絕緣方式，毗連位元線（ΒΠ配置1且各自於另一相鄰的垂直式MOS 電晶體， -兩通道區在各種情形下都毗鄰閘極氧化物（12)， -該閘極氧化物12精確地毗連兩個閘極電極（G>之相對側面， -該閘極電極（G)配置在該兩個通道區之間， -沿字元線（W1)之相鄰垂直式MOS電晶體的閘極電極（G) 彼此相互連接，〜該儲存電容器具有一連接到該垂直式MOS電晶體之第二源極/汲極區（S/D2)的儲存節點（SP) ’ -該閘極電極（G)和該儲存節點（SP>彼此相互重疊配置。 _2ι —種DRAM單胞配置，其特徵爲： -記憶體單胞各自包含一讀取電晶體和一儲存電容器， -該讀取電晶體爲一整合在由半導體材料製成之基板中的垂直式MOS電晶體， {請先閲讀背面之注意事項再填寫本頁) II---------K ^^ .tl· —l·---- 本紙張尺度遄用中國國家梯準（CNS ) A4規格（210X297公釐）經濟部智慧財產局員工消費合作社印製 411622 it ' C8 D8六、申請專利範圍 -該垂直式MOS電晶體具有兩個第一源極/汲極區 (S/D1)，其以一個接一個沿著位元線（B1)之絕緣方式，毗連位元線（B1)配置，且各自於屬於另一相鄰的垂直式MOS電晶體， -兩通道區在各種情形下都毗鄰閘極氧化物（12)， -該閘極氧化物12精確地毗連兩個閘極電極（G)之相對側面， -該閘極電極（G)配置在該兩個通道區之間， -沿字元線（W1)之相鄰垂直式MOS電晶體的閘極電極（G) 彼此相互連接， -該儲存電容器具有一連接到該垂直式MOS電晶體之第二源極/汲極區（S/D2)的儲存節點（SP)， -其中該閘極電極（G)和該儲存節點（SP)彼此相互重疊配置， -其中相對於行進穿過閘極電極（G)之垂直軸，至少電容器介電質（Kd)的一部分徑向配置於外側之上’其較與其毗連之儲存節點（SP)之一部分更.位於外側。 3. —種DRAM單胞配置，其特徵爲： -其中記憶體單胞各自包含一讀取電晶體和一儲存電容器， -該讀取電晶體爲一整合在由半導體材料製成之基板中的垂直式MOS電晶體， -該垂直式MOS電晶體具有兩個第一源極/汲極區 (S/D1)，其以一個接一個沿著位元線（B1)之絕緣方式， (請先閲讀背面之注$項再填寫本頁) I .i 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐）經濟部智慧財產局員工消費合作社印製 A8«1622 I六、申請專利範圍毗連位元線（Bl)配置，且各自屬於另一相鄰的垂直式 MOS電晶體， -兩通道區在各種情形下都毗鄰閘極氧化物（12)， -該閘極氧化物12精確地毗連兩個閘極電極（G)之相對側面， -該閘極電極（G)配置在該兩個通道區之間， -沿字元線（W1)之相鄰垂直式MOS電晶體的閘極電極（G> 彼此相互連接， -該儲存電容器具有一連接到該垂直式MOS電晶體之第二源極/汲極區（S/D2)的儲存節點（SP)， -該閘極電極（G)和該儲存節點（SP)彼此相互重疊配置， -該閘極電極（G)和該儲存節點（SP)係配置在溝渠（G2)之中。 4. 如申請專利範圍第1項之DRAM單胞配置，其中其橫截面平行該基板表面（4)之閘極電極（G)的橫截面尺寸基本上對應其橫截面平行該表面（4)之儲存點（SP)的橫截面尺寸。 5. 如申請專利範圍第2項之DRAM單胞配置，其中其橫截面平行試基板表面（4)之閘極電極（G)的橫截面尺寸基本上對應其橫截面平行該表面（4)之儲存點（SP的橫截面尺寸。 6. 如申請專利範圍第3項之DRAM單胞配置，其中其橫截面平行試基板表面（4)之閘極電極（G)的橫截面尺寸基本上對應其橫截面平行該表面（4)之儲存點（SP)的橫截 -3- (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國囲家標準（CNS ) A4規格（210X297公釐）經濟部智慧財產局員工消费合作社印製 411622 ί! -----_—--— 六、申請專利範園面尺寸。 7-如申請專利範圍第4項之DRAM單胞配置，其中 -該儲存節點（SP)係位在閘極電極（G)之下， -在其平行字元線（W1)之側面上，該儲存節點（SP)提供中斷之電容器介電質（Kd)部分，以連接該儲存節點（SP) 到該第二源極/汲極區（S/D2)， -其中在平行位元線（B1)之側面上，該儲存節點（SP)提供包含不同的電容器介電質（Kd)部分之絕緣材料。 8如申請專利範圍第5項之DRAM單胞配置，其中 -該儲存節點（SP)係位在閘極電極（G)之下， -在其平行字元線（W1)之側面上，該儲存節點（SP)提供中斷之電容器介電質（Kd)部分，以連接該儲存節點（SP) 到該第二源極/汲極區（S/D2)， -其中在平行位元線（B1)之側面上，該儲存節點（SP)提供包含不同的電容器介電質（Kd)部分之絕緣材料。 9.如申請專利範圍第6項之DRAM單胞配置，其中 -該儲存節點（SP)係位在閘極電極（G)之下， -在其平行字元線（W1)之側面上，該儲存節點（SP)提供中斷之電容器介電質（Kd)部分，以連接該儲存節點（SP) 到該第二源極/汲極區（S/D2)， -其中在平行位元線（B1)之側面上，該儲存節點（SP>提供包含不同的電容器介電質（Kd)部分之絕緣材料。 10.如申請專利範圍第1 ，4，7項中任一項之DRAM單胞配置，其中 -4- 本紙張尺度適用中國國家揉车（CNS > A4规格（2丨0X297公釐） n In I 1 -=- i I I^ I- s -I- 1^1 (请先閲讀背面之泣意i項存填寫本貢) 經濟部智慧財產局員工消費合作社印製 411622 as B8 C8 D8六、申請專利範圍 -該位元線（81>行進在該字元線（wi)之上， -該位元線（W1)位在該閘極電極（G)之準位。 11·如申請專利範圍第2，5 ，8項中任一項之DRAM單胞配置，其中 -該位元線（B1)行進在該字元線（W1)之上， -該位元線（W1)位在該閘極電極（G)之準位。 12如申請專利範圍第3，6，9項中任一項之DRAM單胞配置，其中 -該位元線（B1)行進在該字元線（W1)之上， -該位元線（W1)位在該閘極電極（G)之準位。 η如申請專利範圍第1，4，7項中任一項之DRAM單胞配置，其中 ~該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基板中之摻雜區， -該位元線（B1)和該字元線（W1)含有多晶矽，金屬矽化物和/或鎢。 14. 如申請專利範圍第10項之DRAM單胞配置，其中 -該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基板中之摻雜區， -該位元線（B1)和該字元線（W1)含有多晶矽，金靥矽化物和/或鎢。 15. 如申請專利範圍第2 ，5，8項中任一項之dram單胞配置，其中 -該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基 -5- ---------^-- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國®家標率（CNS ) A4規格（210 X 297公釐） H1622 A8 B8 C8 D8 1申請專利範圍板中之摻雜區， -該位元線（B1)和該字元線（W1)含有多晶矽，金屬矽化物和/或鎢。 (請先聞讀背面之注^iHF再填寫本頁) 16·如申請專利範圍第11項之DRAM單胞配置，其中 -該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基板中之摻雜區， -該位元線（B1)和該字元線（W1)含有多晶矽，金屬矽化物和/或鎢。 17如申請專利範圍第3 ，6 ，9項中任一項之DRAM單胞配置，其中 -該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基板中之摻雜區， -該位元線（B1)和該字元線（W1)含有多晶矽，金屬矽化物和/或鎢。 Ιδ_如申請專利範圍第12項之DRAM單胞配置，其中 -該第一（S/D1)和第二源極/汲極區（S/D2)係設計成在基板中之摻雜區| 經濟部智慧財產局員工消費合作社印製 -該位元線（B1)和該字元線（W1)含有多晶矽，金屬矽化物和/或鎢。 19. 一種DRAM單胞配置之方法，其特徵爲： -製造各自具有一讀取電晶體和一儲存電容體之記憶體單胞， -製造位元線（B1)， -形成當作整合在由半導體材料製成之基板中的垂直式本紙張尺度逋用t圃國家標準（CNS ) A4说格（210X29?公釐）經濟部智慧財產局員工消費合作社印製 411^22 Λ8 B8 C8 _ D8六、申請專利範圍 MOS電晶體之該讀取電晶體 -該MOS電晶體具有兩個各自屬於相鄰垂直式MOS電晶體且以一個接著一個沿該位元線（B1)毗連之絕緣方式配置的第一源極/汲極區（S/D1>， -製造各自毗連閘極氧化物（12)之兩通道區， -以精確毗連兩閘極電極（G)之相對側面的方式製造該閘極氧化物（12)， -以配置在該兩通道區之間的方式製造該閘極電極（G)， -該MOS電晶體具有兩個各自連接到該儲存電容器之儲存節點（SP)的第二源極/汲極區（S/D2)， -以將其電性連接之方式，沿著字元線（W1)製造相鄰 MOS電晶體之該閘極電極（G)， -該閘極電極（G)和該儲存節點（SP)彼此相互重疊配置。 20.如申請專利範圍第19項之方法，其中 -形成由第一導電型摻雜之該基板的第一層⑴，由相對於該第一導電型之第二導電電型摻雜之該基板的第二層0，及由該第一導電型摻雜且毗連該基板表面⑷之該基板的第三層⑶， -藉由第一遮罩蝕刻各自具有帶狀形式且基本上平行行進和切過該第三層⑶之第一溝渠（G1)， -製造在各種情形下都以帶狀形式且基本上平行行進，切過該第三層，越過在橫跨區（K)中之該第一溝渠 (G1)，且在這些橫跨區（K)淺於在其間之區的第二溝渠（G2) | {請先閲讀背面之注項再填寫本育) 本紙張尺度逋用中國國家榡準（CNS ) A4規格（210X297公釐） mm | D8 *申請專利範圍 -製造該第一源極/汲極區（S/D1)成爲該第三層⑶的其餘部分， -該第一溝渠（G1)部分提供與沿著該字元線（W1)之相鄰 MOS電晶體的第一（S/D1)和第二源極/汲極區（S/D2) 彼此相互電性絕緣之絕緣材料| _ -該第二溝渠（G2)提供電容器介電質儲存節點 (SP)，閘極氧化物（12)和該閘極電極 -藉由遮罩之助，橫向該字元線（W1)將元線（B1)外加到該表面⑷*造成該第一源極/汲(S/D1)毗連該位元線（B1)。 21.如申請專利範圍第20項之方法|其中 -先形成該儲存節點（SP)，再形成該閘極電極（G)， -爲了形成該儲存節點（SP)，首先在該第二溝渠（G2)之上製造第一絕緣結構（II)，結果，該第二溝渠（G2)由絕緣材料圍繞在所有側面之上， -爲了形成該儲存節點（SP>，在製造該第一絕緣結構（IU 之後，該第二溝渠（G2)提供藉由該第一導電型摻雜之材料高_3^在該第一層⑴和第二層⑵之間的介面之上且 ¾.— (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製位在_

理位（H1) 爲了抱準（H1) 層0和第三層⑶之間的介面之下的第一準儲存節點^)，接著移除部分在該第一位表面⑷之閛激該第一絕緣結構（11)，因此形成電容器介電質ί 4 爲了形成該儲存節1^(^)，接著用由第一導電型摻雜 -8- 本紙浪尺度逋用中國國家揉準（CNS ) A4洗格（210X297公釐） 411622 Bd _ D8 六、申請專利範圍之材料提供該第二溝渠（G2)高到位在該第一位準（HI) 且位在該第二層⑵和第三層⑶之間的介面之下的第二準位（H2)， -在形成該閘極電極（G)之前，先製造閘極氧化物（12) > -爲了接著形成該閘極電極（G)，用導電材料塡滿該第二溝渠（G 2)到達位在該第二層⑵和該第三層⑶之間的介面之上的第三準位（H3)，結果製成該字元線（W1)， -在形成該閘極電極（G)之後，用絕緣材料塡滿該第二溝渠（G2)到該表面⑷， -藉由該儲存節點（SP)之摻雜物的向外擴散進入該第二層⑵形成該第二源極/汲極區（S/D2)。 22.如申請專利範圍第21項之方法，其中 -爲了形成第一溝渠（Gl>，產生第一 Si0 2層（01)，然後以不覆蓋半導體材料之方式，用微影製程的幫助建構， -在製造該位元線（B1)之前，移除該第一 Si02層（01)的其餘部分， -爲了形成該第二溝渠（G2)，先沈積Si02，使其最後能塡滿該第一溝渠（G1)，接著藉由微影製程的幫助，以不覆蓋半導體材料在位於該橫跨區（K)之間的區（E)之方式，相對於半導體材料選擇性蝕刻Si02， -爲了形成該第二溝渠（G2)在位於橫跨區（K>之間的區中之該半導體材料已經沒有被覆蓋之後，就蝕刻半導體材料， -在各種情形下，係藉由材料的沈積，完成用材料將該 -9- 本紙張尺度適用中國國家標準（CNS ) Α4洗格（2!0Χ297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 411622 il ^ C8 ★ _ D8 六、申請專利範圍第二溝渠（G2)塡滿到該第一準位（HI)，第二準位（Η2) 和第三準位（Η3)及到表面⑷，因此完全塡滿該第二溝渠（G2)，然後蝕刻材料分別降到該第一準位（Η1) ’第二準位（Η2)，第三準位（Η3)和表面⑷。 23.如申請專利範圍第19〜22項中任一項之方法，其中 -爲了形成該第一溝渠（G1)，在製造該Si 02層（01)之前’ 在整個區域之上沈積一氮化矽層<Ni)， -爲了形成該第一溝渠（G1) |以不覆蓋半導體材料之方式，藉由微影製程建構該Si02層（01)和該氮化矽層 (Ni)， -在製造該位元線（BU之前，先移除該氮化矽層（Ni>的其餘部分。 -10，本紙張尺度逋用中國囷家標準（CNS) A4規格（210X297公羡) l^i 11§ ϊ^— ^^^^1 ^^^^1 ^^^^1 ^^^^1 I* 、-" (請先閲讀背面之注f項再填寫本頁}