KR100580635B1 - 전자소자 및 그 제조방법 - Google Patents

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KR100580635B1
KR100580635B1 KR1020030100399A KR20030100399A KR100580635B1 KR 100580635 B1 KR100580635 B1 KR 100580635B1 KR 1020030100399 A KR1020030100399 A KR 1020030100399A KR 20030100399 A KR20030100399 A KR 20030100399A KR 100580635 B1 KR100580635 B1 KR 100580635B1
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Abstract

전자소자 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 제1 기판, 상기 제1 기판 상에 구비된 제1 하부 커패시터, 상기 제1 하부 커패시터 상에 구비된 제1 하부 스위칭 소자 및 상기 제1 하부 스위칭 소자 상에 구비된 제2 기판을 포함하는 것을 특징으로 하는 전자소자 및 그 제조 방법을 제공한다. 상기 전자소자는 제1 하부 커패시터와 연결되지 않은 제2 하부 스위칭 소자와 상기 제2 기판 상에 상기 제2 하부 스위치 소자와 연결되는 하부전극을 포함하는 상부 커패시터를 더 구비할 수 있다.

Description

전자소자 및 그 제조방법{Electronic device and method of manufacturing the same}
도 1 및 도 2는 본 발명의 제1 및 제2 실시예에 의한 전자소자의 하나인 FRAM의 단면도이다.
도 3은 도 2에 도시한 FRAM에서 박막 트랜지스터가 형성된 제2 기판, 제2 기판 형성된 비트라인 및 하부전극에 대한 사시도이다.
도 4는 본 발명의 제3 실시예에 의한 전자소자의 단면도이다.
도 5는 도 4에 도시한 전자소자의 "B" 부분에 대한 측면도이다.
도 6은 본 발명의 제4 실시예에 의한 전자소자의 단면도이다.
도 7은 도 6에 도시한 전자소자에서 박막 트랜지스터의 드레인 영역이 확장된 경우에 비트라인의 구비된 형태를 나타낸 평면도이다.
도 8은 도 6에 도시한 전자소자에서 박막 트랜지스터의 드레인 영역이 확장된 경우에 비트라인과 하부전극의 구비된 형태를 나타낸 평면도이다.
도 9는 도 6에 도시한 전자소자에서 박막 트랜지스터의 드레인 영역, 소오스 영역 및 채널영역이 통상적인 형태로 구비된 경우에 비트라인과 하부전극의 구비된 형태를 나타낸 평면도이다.
도 10은 도 6에 도시한 전자소자에서 박막 트랜지스터를 포함하는 제4 부분 과 상부 커패시터층사이에서 층간 절연층이 배제되어, 비트라인과 상부 커패시터층의 하부전극이 동일면에 형성된 경우를 나타낸 단면도이다.
도 11은 도 10에 도시한 전자소자에서 박막 트랜지스터의 드레인 영역이 확장된 경우에 비트라인과 상부 커패시터층의 하부전극이 동일면에 구비된 형태를 보여주는 평면도이다.
도 12 및 도 13은 도 10에 도시한 전자소자에서 박막 트랜지스터의 드레인 영역, 소오스 영역 및 채널영역이 통상적인 형태로 구비된 경우에 비트라인과 상부 커패시터층의 하부전극이 동일면에 구비된 형태를 나타낸 평면도이다.
도 14는 도 10에 도시한 전자소자의 "C"부분에 대한 측면도이다.
도 15 는 본 발명의 제5 실시예에 의한 전자소자의 단면도이다.
도 16 내지 도 24는 본 발명의 제1 실시예에 의한 전자소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 25는 본 발명의 제1 실시예에 의한 전자 소자의 제조 방법에서 커패시터부와 스위칭 소자부를 솔더범프로 매개로 하여 본딩된 경우를 보여주는 단면도이다.
도 26은 본 발명의 제1 실시예에 의한 전자소자 제조 방법에서 비트라인이 형성된 면에 대한 평면도이다.
도 27 내지 도 30은 본 발명의 제2 실시예에 의한 전자소자 제조 방법 중에서 제1 실시예에 의한 제조 방법과 다른 부분들을 단계별로 나타낸 단면도이다.
도 31은 본 발명의 제3 실시예에 의한 전자소자 제조 방법을 설명하기 위한 단면도이다.
도 32 내지 도 42는 제4 실시예에 의한 전자소자 제조 방법을 단계별로 나타낸 단면도들이다.
도 43은 본 발명의 제4 실시예에 의한 전자소자 제조 방법에서 박막 트랜지스터층과 상부 커패시터층사이에 층간 절연층을 더 형성한 경우를 나타낸 단면도이다.
도 44는 도 43에 도시한 전자소자 제조 방법에서 비트라인과 상부 커패시터층의 하부전극을 겹치게 형성하는 경우를 보여주는 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
10, 24, 68:제1 내지 제3 기판 12, 16:제1 및 제2 전극
18, 36, 54, 80:제1 내지 제4 본딩패드 20:폴리 실리콘막
S:소오스 영역 D:드레인 영역
Ch:채널영역 22, 60, 72, 84, 99, 108:층간 절연층
23:게이트 적층물 23a:게이트 절연막
23b:게이트 전극 26, 28, 82, 92, 102:도전성 플러그
30, 74:금속라인 40, 42:제1 및 제2 홀더
40a:수평 배기라인 40b, 42a:수직 배기라인
44:마스크 44a:차광영역
44b:투광영역 48, 86, 96, 97, 112:하부전극
50, 88, 98, 101, 114:강유전막 52, 90, 100, 116:상부전극
60:솔더범프 A, C:적층물
A1:제1 정렬키 형성영역 A2:제2 정렬키 형성영역
A3:제2 전극과 금속라인의 접촉부분 B/L, B/L1, B/L2:비트라인
CL, CL1, CL2, CL3, CL4:커패시터층 FM1, FM2:제1 및 제2 FRAM층
G1, G2:홈 h1, h3, h4, h5, h6, h7 :비어홀
P1:커패시터부 P2, P3, P4:스위칭 소자부
P11, P22:돌기 SFM1, SFM2:제1 및 제2 적층 FRAM층
T:커패시터부에 연결된 스위칭 소자
T1:상부 커패시터층에 연결된 스위칭 소자
T100, T200, T300, T400:제1 내지 제4 FRAM
1. 발명의 분야
본 발명은 전자 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 기능소자와 스위칭 소자가 수직으로 본딩된 전자소자 및 그 제조 방법에 관한 것이다.
2. 관련 기술의 설명
전자 소자 중에서도, 특히 메모리 소자는 거의 모든 전자 장비에 사용되고 있다. 이에 따라 메모리 소자 중에서도 불휘발성을 갖는 메모리 소자에 대한 관심이 높아지고 있다.
현재 널리 알려진 불휘발성 메모리 소자, 예컨대 FRAM(Ferroelectric Random Access Memory)(이하, 종래의 FRAM이라 함)은 한 개의 금속 산화물 반도체 트랜지스터(MOS Transistor)와 한 개의 강유전막 커패시터로 구성된다. 상기 강유전막 커패시터는 하부전극, 강유전막 및 상부전극이 순차적으로 적층된 것이다. 상기 강유전막은 비정질 상태로 상기 하부전극 상에 적층된다. 따라서 상기 강유전막이 형성된 후, 상기 강유전막의 결정화를 위한 어닐 공정이 진행된다. 상기 결정화를 위한 어닐 공정은 사용된 강유전막에 따라 다르기는 하지만, 대개 산소 분위기하에서 진행되고, 어닐 온도도 600℃ 이상으로 고온이다.
한편, 종래의 FRAM에서 강유전막 커패시터와 상기 금속 산화막 반도체 트랜지스터는 도전성 플러그로 연결되어 있다. 그리고 상기 도전성 플러그와 상기 강유전막 커패시터의 하부전극사이에 도전성 플러그로부터 불순물이 위쪽으로 확산되는 것을 차단하기 위한 확산 방지막, 예를 들면 TiN막이 존재한다.
그런데, 상기 확산 방지막은 상기 강유전막의 결정화를 위한 어닐 공정 동안에 산화된다. 이에 따라 도전성 플러그와 하부전극사이가 벌어질 수 있다.
또한, 종래의 FRAM은 CMOS공정으로 형성되기 때문에, 투명성을 확보하기 어려운 관계로 그 적용성이 제한된다. 예컨대 종래의 FRAM이 내재된 스마트 카드는 단순한 데이터 저장 기능외에 다른 기능이 없다. 아울러, 종래의 FRAM은 고온 공정에서 진행되기 때문에, 이미 형성된 소자가 상기 고온 공정에서 손상될 우려가 높 다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서 고품질이면서 종래에 비해 적용 가능성이 높고, 제조 공정이 단순하며, 높은 집적도를 갖는 전자소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이와 같은 전자소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 기판, 상기 제1 기판 상에 구비된 제1 하부 커패시터, 상기 제1 하부 커패시터 상에 구비된 제1 하부 스위칭 소자 및 상기 제1 하부 스위칭 소자 상에 구비된 제2 기판을 포함하는 것을 특징으로 하는 전자소자를 제공한다.
여기서, 상기 제1 하부 커패시터는 상기 제1 기판 상에 순차적으로 적층된 제1 전극, 강유전막 및 제1 전극에 수직한 제2 전극으로 구성될 수 있다. 그리고 상기 제2 기판 상에 상기 제1 하부 스위칭 소자에 연결된 비트라인이 구비될 수 있다. 또한, 상기 제1 하부 커패시터와 상기 제1 하부 스위칭 소자사이에 양자의 본딩을 위한 금속라인이 구비될 수 있다. 상기 금속라인과 상기 제1 하부 스위칭 소자는 도전성 플러그로 연결될 수 있다. 상기 제1 하부 스위칭 소자는 층간 절연층에 내재되어 있고, 상기 층간 절연층과 상기 제1 하부 커패시터에 각각 양자의 본딩을 위한 본딩패드가 구비될 수 있다.
상기 금속라인과 상기 제1 하부 커패시터사이에 솔더범프가 구비될 수 있다.
상기 제1 기판과 상기 제2 기판사이에 제2 하부 스위칭 소자가 더 구비될 수 있다. 이때, 상기 제1 하부 커패시터는 상기 제2 하부 스위칭 소자와 비접촉되게 상기 제1 기판과 상기 제2 하부 스위칭 소자사이로 확장된 것일 수 있다.
상기 제2 기판 상에 상기 비트라인과 이격된 하부전극을 포함하는 제1 상부 커패시터 및 상기 제1 상부 커패시터 상에 적층된 제1 상부 스위칭 소자를 포함하는 상부 FRAM층이 구비될 수 있다. 여기서, 상기 제1 상부 커패시터는 상기 제1 하부 커패시터와 동일할 수 있고, 상기 제1 상부 스위칭 소자는 상기 제1 하부 스위칭 소자와 동일할 수 있다. 상기 제1 상부 커패시터의 하부전극은 상기 비트라인사이의 상기 제2 기판 상에 구비될 수 있다. 또는 상기 제1 상부 커패시터의 하부전극과 상기 제2 기판사이에 상기 비트라인을 덮는 층간 절연층이 구비될 수 있다.
상기 제1 상부 커패시터와 상기 제1 상부 스위칭 소자사이에 양자의 본딩을 위한 금속라인이 구비될 수 있는데, 상기 금속라인과 상기 상부 스위칭 소자는 도전성 플러그로 연결될 수 있다.
상기 제1 상부 스위칭 소자는 층간 절연층에 내재되어 있을 수 있고, 상기 층간 절연층과 상기 제1 상부 커패시터에 각각 본딩패드가 구비될 수 있다.
상기 제1 상부 스위칭 소자 상에 제3 기판이 구비될 수 있고, 상기 제3 기판 상에 상기 제1 상부 스위칭 소자와 연결된 비트라인이 구비될 수 있다.
상기 제2 기판 상에 상기 제1 및 제2 하부 스위칭 소자에 연결된 비트라인이 구비될 수 있다.
상기 제1 및 제2 하부 스위칭 소자는 동일한 것일 수 있다.
상기 제2 기판 상에 상기 비트라인과 비접촉된 하부전극을 포함하고 상기 제2 하부 스위칭 소자와 연결된 상부 커패시터가 구비될 수 있다. 이 경우, 상기 상부 커패시터의 하부전극은 상기 비트라인사이의 상기 제2 기판 상에 구비될 수 있고, 상기 상부 커패시터의 하부전극과 상기 제2 기판사이에 상기 비트라인을 덮는 층간 절연층이 구비될 수 있다.
또한, 상기 제1 및 제2 하부 스위칭 소자의 상기 비트라인과 연결된 영역은 확장된 부분을 갖고 있고, 상기 비트라인은 상기 확장된 부분 위를 지나도록 구비될 수 있다.
또한, 상기 상부 커패시터와 연결되는 상기 제2 하부 스위칭 소자의 해당 영역은 확장된 부분을 갖고 있고, 상기 하부전극은 상기 확장된 부분 위를 지나도록 구비될 수 있다.
상기 비트라인에 돌기가 형성되어 있고, 상기 비트라인은 상기 돌기를 통해서 상기 제1 및 제2 하부 스위칭 소자에 연결될 수 있다.
상기 상부 커패시터의 하부전극에 돌기가 형성되어 있고, 상기 하부전극은 상기 돌기를 통해서 상기 제2 하부 스위칭 소자에 연결될 수 있다.
상기 비트라인은 상기 제1 및 제2 스위칭 소자 위를 지나도록 구비되어 있되, 상기 하부전극과 상기 제2 스위칭 소자의 연결부분은 우회하여 구비될 수 있다.
상기 상부 커패시터 상에 상기 상부 커패시터와 비접촉된 상부 FRAM이 더 구 비될 수 있다. 이때, 상기 상부 FRAM은 제1 커패시터과 상기 제1 커패시터 상에 적층된 제1 스위칭 소자를 포함할 수 있다. 그리고 상기 제1 스위칭 소자 상에 제3 기판이 구비될 수 있다.
상기 제3 기판과 상기 제1 커패시터사이에 상기 제1 커패시터와 비접촉된 제2 스위칭 소자가 구비될 수 있고, 상기 제3 기판 상에 상기 제1 및 제2 스위칭 소자와 연결된 비트라인이 구비될 수 있으며, 상기 제3 기판 상에 상기 비트라인과 비접촉되게 상기 제2 스위칭 소자에 연결된 제2 커패시터가 구비될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 또한 제1 기판 상에 구비된 스위칭 소자 및 상기 스위칭 소자에 결합된, 제2 기판 상에 구비된 기능소자를 포함하는 것을 특징으로 하는 전자소자를 제공한다.
여기서, 상기 스위칭 소자와 상기 기능소자는 도전체로 결합될 수 있다. 그리고 상기 스위칭 소자는 트랜지스터일 수 있다. 또한 상기 기능소자는 기억매체, LCD 또는 트랜지스터일 수 있다. 상기 기억매체는 커패시터 또는 저항체일 수 있다.
상기 스위칭 소자와 상기 기능 소자는 한 쌍을 이루고, 상기 스위칭 소자와 상기 기능 소자를 포함하는 복수의 쌍으로 이루어진 적층 구조가 있을 수 있다. 상기 적층 구조에서 상기 스위칭 소자는 상기 기능 소자 하부에 구비될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 기판의 제1 면 상에 제1 커패시터를 형성하는 제1 단계, 제2 기판의 제1 면 상에 제1 스위칭 소자를 형성하는 제2 단계 및 상기 제1 커패시터와 상기 제1 스위칭 소자를 본딩하는 제3 단계를 포함하는 것을 특징으로 하는 전자소자 제조 방법을 제공한다.
상기 제1 단계는 상기 제1 기판의 제1 면 상에 제1 전극을 형성하는 단계, 상기 제1 전극 상에 강유전막을 형성하는 단계 및 상기 강유전막 상에 상기 제1 전극과 교차하는 제2 전극을 형성하는 단계를 포함할 수 있고, 상기 강유전막에 제1 본딩패드 및 제1 정렬키를 형성할 수 있다.
상기 제2 단계와 제3 단계사이에 상기 제2 기판의 제1 면 상에 상기 제1 스위칭 소자를 덮는 층간 절연층을 형성하는 단계, 상기 층간 절연층에 상기 제1 스위칭 소자가 노출되는 비어홀을 형성하는 단계, 상기 비어홀에 도전성 플러그를 채우는 단계 및 상기 층간 절연층 상에 상기 도전성 플러그와 연결되는 금속라인을 형성하는 단계를 포함할 수 있다.
상기 비어홀을 형성하는 단계에서 제2 본딩패드 및 제2 정렬키를 형성할 수 있다.
상기 제3 단계는 상기 제1 기판의 제1 면과 마주하는 제2 면을 제1 홀더에 흡착시키는 단계, 상기 제2 기판의 제1 면과 마주하는 제2 면을 제2 홀더에 흡착시키는 단계, 상기 제1 커패시터 및 상기 제1 스위칭 소자가 본딩위치에 위치하도록 상기 제1 및 제2 기판을 정렬시키는 단계, 상기 제1 커패시터 및 상기 제1 스위칭 소자를 가압 접촉시키는 단계, 상기 제1 커패시터 및 상기 제1 스위칭 소자의 가압 접촉된 부분을 가열하는 단계 및 상기 제1 및 제2 홀더를 제거하는 단계를 포함할 수 있다.
상기 제1 커패시터와 상기 제1 스위칭 소자가 가압 접촉된 결과물을 초고진 공 상태에서 열처리하여 상기 제1 커패시터 및 상기 제1 스위칭 소자의 가압 접촉 부분을 가열할 수 있다.
또한, 상기 제1 커패시터와 상기 제1 스위칭 소자의 접촉 부분에 레이저를 조사하여 상기 접촉 부분을 가열할 수 있는데, 상기 레이저를 조사하기 위하여 상기 제2 기판과 마주하는 상기 제2 홀더의 일면에 상기 접촉 부분에 대응되는 영역에 투광영역이 존재하고 나머지 영역이 차광영역인 마스크를 부착할 수 있다.
상기 제1 및 제2 홀더를 제거한 후, 상기 제1 기판 또는 제2 기판의 두께를 얇게 할 수 있다.
상기 제2 기판의 상기 제1 면과 마주하는 상기 제2 기판의 제2 면 상에 상기 제1 스위칭 소자와 연결되도록 비트라인을 형성할 수 있다.
상기 제1 커패시터와 상기 제1 스위칭 소자는 솔더범프를 매개로 하여 본딩할 수도 있다.
상기 제2 기판의 상기 제2 면 상에 상기 비트라인과 비접촉되게 전자소자, 예컨대 FRAM을 형성할 수 있다. 이때, 상기 FRAM층은 상기 제2 면 상에 상기 비트라인과 비접촉되게 상부 커패시터를 형성하는 단계 및 상기 상부 커패시터 상에 상부 스위칭 소자를 형성하는 단계를 거쳐 형성할 수 있고, 이 과정에서 상기 상부 커패시터와 상기 제2 면사이에 상기 비트라인을 덮는 층간 절연층을 형성하거나 상기 비트라인사이의 상기 제2 면 상에 상기 상부 커패시터의 하부전극을 형성할 수 있다.
또한, 상기 제2 기판의 상기 제1 면 상에 제2 스위칭 소자를 더 형성할 수 있다. 그리고 상기 제2 기판의 상기 제1 면과 마주하는 상기 제2 기판의 제2 면에 상기 제1 및 제2 스위칭 소자와 연결되는 비트라인을 형성할 수 있다.
상기 제2 기판의 상기 제2 면 상에 상기 비트라인과 비접촉되면서 상기 제2 스위칭 소자와 연결되는 상부 커패시터를 형성할 수 있다. 이 과정에서 상기 상부 커패시터와 상기 제2 면사이에 상기 비트라인을 덮는 층간 절연층을 형성하거나 상기 비트라인사이의 상기 제2 면 상에 상기 상부 커패시터의 하부전극을 형성할 수 있다.
상기 상부 커패시터 상에 층간 절연층을 형성한 다음, 상기 층간 절연층 상에 FRAM층을 형성할 수 있다. 이때, 상기 FRAM층은 상기 층간 절연층 상에 커패시터를 형성하는 단계, 제3 기판의 제1 면에 스위칭 소자를 형성하는 단계 및 상기 커패시터에 상기 스위칭 소자를 본딩하는 단계를 거쳐 형성할 수 있고, 혹은 상기 층간 절연층 상에 하부 커패시터를 형성하는 단계, 제3 기판의 제1 면에 상기 하부 커패시터 연결수단을 갖는 스위칭 소자와 상기 수단을 갖지 않는 스위칭 소자를 형성하는 단계, 상기 연결수단을 갖는 스위칭 소자를 상기 하부 커패시터에 본딩하는 단계, 상기 제3 기판의 상기 제1 면과 마주하는 제2 면에 상기 두 스위칭 소자와 연결되는 비트라인을 형성하는 단계 및 상기 제3 기판의 상기 제2 면 상에 하부전극이 상기 비트라인과 접촉되지 않으면서 상기 하부 커패시터 연결수단을 갖지 않는 스위칭 소자와 연결되도록 상부 커패시터를 형성하는 단계를 거쳐 형성할 수도 있다. 상기 연결수단은 상기 하부 커패시터와 접촉되는 금속라인과 상기 금속라인과 상기 스위칭 소자를 연결하는 도전성 플러그일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 제1 기판 상에 스위칭 소자를 형성하는 단계, 제2 기판 상에 기능 소자를 형성하는 단계 및 상기 스위칭 소자 및 상기 기능 소자를 본딩하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조방법을 제공한다.
이러한 제조 방법에서, 상기 스위칭 소자와 상기 기능 소자는 한 쌍을 이루도록 본딩할 수 있고, 본딩된 결과물 상에 상기 스위칭 소자 및 상기 기능 소자를 포함하는 복수의 쌍을 더 적층할 수 있다.
또한, 상기 본딩된 결과물의 상기 기능 소자 영역을 기판으로 하여 제2 스위칭 소자를 형성하는 단계, 독립된 기판에 제2 기능소자를 형성하는 단계 및 상기 제2 기능소자와 상기 제2 스위칭 소자를 본딩하는 단계를 포함할 수 있다.
이러한 본 발명을 이용하면, 제조 공정이 스위칭 소자부와 커패시터부를 별개로 형성한 다음, 양자를 본딩하는 형식으로 진행되기 때문에, 공정을 단순화 할 수 있고, 확산 방지막의 형성이 불필요하므로, 고온 공정에 따른 확산 방지막의 산화와 같은 종래의 산화 문제점도 자연 해소할 수 있고, 제품의 품질을 높일 수 있다. 아울러, 사파이어 기판 등과 같이 투명한 기판 상에 박막 트랜지스터와 강유전막 커패시터가 형성되기 때문에, 소정의 전자소자, 예를 들면 FRAM이 사용된 메모리 소자의 투명성을 확보할 수 있어 그 적용성을 높일 수 있다.
이하, 본 발명의 실시예에 의한 전자소자 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명자는 여러 전자소자 중, 특히 메모리 소자에 속하는 소자, 예를 들면 FRAM 및 그 제조 방법에 대해 설명한다.
하기될 FRAM 및 그 제조 방법에 대한 본 발명의 기술적 사상은 FRAM이외의 다른 전자소자, 예를 들면 서로 별개의 기판 상에 각각 구비된 스위칭 소자와 기능소자가 본딩된 전자소자에 적용될 수 있고, 이러한 전자소자의 제조방법에도 동일하게 적용될 수 있다. 이때, 상기 기능소자는 기억매체, LCD 또는 트랜지스터일 수 있다. 또한, 상기 스위칭 소자와 기능소자는 한 쌍을 이루도록 구비된 것이 바람직하고, 이러한 쌍을 복수개 적층할 수도 있다.
먼저, FRAM에 대해 설명한다.
<제1 실시예>
도 1을 참조하면, 본 발명의 제1 실시예에 의한 FRAM은 본딩된 커패시터부(P1)와 스위칭 소자부(P2)를 포함한다. 커패시터부(P1)는 기능소자인 커패시터를 포함하고, 스위칭 소자부(P2) 아래에 구비되어 있다. 커패시터부(P1)는 제1 기판(10)을 구비한다. 제1 기판(10) 상에 복수의 제1 전극(12), 복수의 유전막(14) 및 복수의 제2 전극(16)이 순차적으로 적층되어 있다. 제1 기판(10)은 투명한 기판으로서, 예를 들면 사파이어 기판 또는 유리 기판일 수 있다. 제1 전극(12)은 커패시터의 상부전극이고, 제2 전극(16)은 커패시터의 하부전극이다. 제1 및 제2 전극(12, 16)은 투명한 전극으로 된 것이 바람직하다. 예를 들면 제1 및 제2 전극(12, 16)은 인듐 틴 옥사이드막(ITO), 백금막(Pt), 이리듐막(Ir) 또는 이리듐 산화막(IrO2)으로 된 전극일 수 있다. 유전막(14)은 투명한 재질의 강유전 막, 예를 들면 PLZT막, PZT막, 또는 BIT막일 수 있다. 유전막(14) 상에는 제2 전극(16)외에 제1 본딩패드(18)가 구비되어 있다. 제1 본딩패드(18)는 제2 전극(16)과 이격되어 있다. 제1 본딩패드(18)는 스위칭 소자부(P2)와 커패시터부(P1)의 본딩을 보다 견고하게 하기 위한 것으로써, 스위칭 소자부(P2)에 구비된 제2 본딩패드(36)에 본딩된다. 제2 본딩패드(36)는 제1 본딩패드(18)와 마주하는 위치에 구비되어 있다. 제1 및/또는 제2 본딩패드는 알루미늄(Al), 구리(Cu), 티타늄(Ti), 크롬(Cr), 텅스텐(W), 금(Au), 은(Ag) 또는 니켈(Ni) 등으로 된 본딩패드일 수 있다.
스위칭 소자부(P2)는 제2 기판(24)을 중심으로 그 밑면에 층간 절연층(22)이 존재하고, 윗면에 비트라인(B/L)이 존재한다. 층간 절연층(22)에 복수의 스위칭 소자(T)가 내재되어 있다. 스위칭 소자(T)는, 예를 들면 박막 트랜지스터(Thin Film Transistor)일 수 있다. 층간 절연층(22)의 밑면에 스위칭 소자(T)와 동수로 금속라인(30)이 구비되어 있다. 금속라인(30)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 또는 인듐 틴 옥사이드(ITO)로 된 라인일 수 있다. 스위칭 소자(T)의 드레인 영역(D)은 도전성 플러그(26)를 통해서 금속 라인(30)에 연결되어 있다. 금속라인(30)은 커패시터부(P1)에 구비된 제2 전극(16)과 일대 일로 직접 본딩되어 있다. 이와 같이 스위칭 소자부(P2)에 포함된 스위칭 소자와 커패시터부(P1)에 포함된 커패시터는 수직으로 적층되어 쌍을 이루도록 본딩된다. 금속라인(30)과 제2 전극(16)의 일대 일 본딩으로 스위칭 소자부(P2)와 커패시터부(P1) 본딩된 상태를 유지할 수 있다.
그러나, 금속라인(30)과 제2 전극(16)사이의 본딩력이 약화될 경우를 대비해서 커패시터부(P1)와 스위칭 소자부(P2)의 본딩을 확실하게 하기 위해, 스위칭 소자부(P2)의 층간 절연층(22)에 커패시터부(P1)의 제1 본딩패드(18)에 대응되는 제2 본딩패드(36)가 구비되어 있다. 제2 본딩패드(36)는 제1 본딩패드(18)와 마주하는 위치에 구비되어 있고, 두 패드(18, 36)는 본딩되어 있다.
계속해서, 제2 기판(24) 상에 비트라인(B/L)이 구비되어 있다. 비트라인(B/L)은 층간 절연층(22)과 제2 전극(24)을 관통하는 도전성 플러그(28)를 통해서 스위칭 소자(T)의 소오스 영역(S)에 연결된다.
한편, 도 1에 도시하지는 않았지만, 커패시터부(P1)와 스위칭 소자부(P2)에는 양쪽의 정확한 정렬을 위한 정렬 마크(alignment mark)가 형성되어 있다. 그리고 제1 기판(10)과 제1 전극(12)사이에 양쪽의 부착력을 높이기 위한 버퍼막(buffer film)이 구비될 수 있다. 도 1에서 참조번호 20c는 스위칭 소자(T)의 채널영역이다.
<제2 실시예>
두 개 이상의 FRAM층이 적층된 경우에 대한 것이다. 이때, 적층된 FRAM층들 중 적어도 하나는 도 1에 도시한 바와 같은 FRAM층일 수 있다.
본 발명의 제2 실시예에 의한 FRAM은 도 2에 도시한 바와 같이 순차적으로 적층된 제1 및 제2 FRAM층(FM1, FM2)을 포함할 수 있다. 제1 FRAM층(FM1)의 구성은 커패시터부(P1)와 스위칭 소자부(P2)를 포함하는 도 1에 도시한 FRAM과 동등하다. 제2 FRAM층(FM2)은 순차적으로 적층된 커패시터층(CL)과 스위칭 소자부(P3)를 포함 한다.
커패시터층(CL)은 순차적으로 적층된 하부전극(도 3의 48), 강유전막(50) 및 상부전극(52)을 포함한다. 그리고 강유전막(50) 상에, 바람직하게는 가장자리에 제3 본딩패드(54)를 구비한다. 스위칭 소자부(P3)는 제1 FRAM층(FM1)의 스위칭 소자부(P2)와 동등한 것이 바람직하나, 다른 구성일 수 있고, 구성은 동일하더라도 각 요소의 형태는 다를 수 있다. 스위칭 소자부(P2)의 제2 기판(24), 비트라인(B/L) 및 커패시터층(CL)을 포함하는 적층물(A)을 보여주는 도 3을 참조하면, 커패시터층(CL)의 하부전극(48)은 비트라인(B/L)사이의 제2 기판(24) 상에 비트라인(B/L)과 나란히 구비된 것을 알 수 있다. 도 2의 적층물(A)은 도 3을 2-2'방향으로 절개한 단면을 보인 것이다.
한편, 커패시터의 정전용량을 고려할 때, 하부전극(48)의 면적은 가능한 넓은 것이 바람직하다. 그러므로 하부전극(48)은 비트라인(B/L)사이에서 최대한 넓게 구비된 것이 바람직하다.
도 2에서 제1 FRAM층(FM1)에 속하는 스위칭 소자부(P2)의 비트라인(B/L)의 레이아웃(layout)과 제2 FRAM층(FM2)에 속하는 스위칭 소자부(P3)의 비트라인(B/L)의 레이아웃(layout)은 동일한 것이 바람직하다. 하지만, 하부전극(48)의 존재여부에 따라 두 비트라인(B/L)의 레이아웃은 다를 수 있다. 이에 대해서는 다른 실시예에 의한 FRAM을 설명하는 과정에서 혹은 제조 방법을 설명하는 과정에서 후술된다.
제2 실시예에 의한 FRAM과 같이 제1 및 제2 FRAM층(FM1, FM2)이 적층된 구조는 제1 및 2 전자소자가 적층된 구조의 전자소자에 응용될 수 있다. 이때, 상기 제1 전자소자는, 예를 들면 스위칭 소자일 수 있고, 상기 제2 전자소자는 상기 스위칭 소자에 연결된 데이터 저장 매체(예를 들면 커패시터 또는 저항체 등), LCD 또는 트랜지스터일 수 있다. 상기 제1 전자소자는 또한 제1 스위칭 소자와 제1 기능소자를 포함할 수 있고, 상기 제2 전자소자는 상기 제1 기능소자에 연결된 제2 스위칭 소자와 상기 제2 스위칭 소자에 연결된 제2 기능소자를 포함할 수 있다. 이때, 상기 제2 스위칭 소자는 박막 트랜지스터일 수 있고, 상기 제2 기능 소자는 상기 LCD, 데이터 저장 매체 또는 트랜지스터일 수 있다.
<제3 실시예>
도 4에 도시한 바와 같이, 제1 FRAM층(FM1)과 제2 FRAM층(FM2)사이에 층간 절연층(60)이 구비된 FRAM에 대한 것이다. 제1 및 제2 FRAM층(FM1, FM2)사이에 층간 절연층(60)이 존재하고, 따라서 제2 FRAM층(FM2)의 하부전극(48)과 제1 FRAM층(FM1)의 비트라인(B/L)은 서로 다른 면에 구비된다.
도 5는 층간 절연층(60)을 중심으로 제1 FRAM층(FM1)의 일부와 제2 FRAM층(FM2)의 일부를 포함하는 도 4의 적층물(B)에 대한 측면을 보여준다.
도 5를 참조하면, 제2 기판(24) 상에 복수의 비트라인(B/L)이 구비되어 있고, 비트라인(B/L)을 덮는 층간 절연층(60)이 구비되어 있다. 그리고 층간 절연층(60) 상에 하부전극(48)이 형성되어 있다. 하부전극(48)은 비트라인(B/L)과 나란하다.
이와 같이, 하부전극(48)과 비트라인(B/L)은 층간 절연층(60)에 의해 상하로 분리되어 있다. 그러므로 하부전극(48)과 비트라인(B/L)이 동일면 상에 구비된 도 2에 도시한 FRAM에 비해 하부전극(48)의 면적을 넓게 할 수 있다. 이에 따라, 도 4에 도시한 FRAM에 구비된 커패시터의 정전용량이 도 2에 도시한 FRAM에 구비된 커패시터보다 크게된다.
계속해서 층간 절연층(60) 상에 하부전극(48)을 덮는 강유전막(50)이 존재하고, 강유전막(50) 상에 상부전극(52)이 존재한다. 상부전극(52)과 하부전극(48)은 수직하다.
<제4 실시예>
복수의 박막 트랜지스터가 포함된 박막 트랜지스터층을 중심으로 상하로 커패시터가 존재하고, 포함된 박막 트랜지스터의 반은 하부의 커패시터에 연결되고, 나머지 반은 상부의 커패시터에 연결된 것을 특징으로 하는 FRAM에 대한 것이다.
구체적으로, 도 6을 참조하면, 본 발명의 제4 실시예에 의한 FRAM은 제1 적층 FRAM층(SFM1)을 포함한다. 제1 적층 FRAM층(SFM1)은 커패시터부(P1)와 스위칭 소자부(P4)와 층간 절연층(84)을 사이에 두고 스위칭 소자부(P4) 상에 구비된 커패시터층(CL1)을 포함한다. 스위칭 소자부(P4)는 커패시터부(P1)를 기준으로 보았을 때, 뒤집혀진 형태로 구비된 복수의 박막 트랜지스터(T)를 포함하고, 이들을 덮는 층간 절연층(72)을 포함하고, 층간 절연층(72)의 커패시터부(P1)와 마주하는 면에 구비된 금속라인(74)을 포함한다. 금속라인(74)은 층간 절연층(72)에 박막 트랜지스터(T)의 드레인 영역(D)이 노출되도록 형성된 비어홀(h4)에 채워진 도전성 플러그(78)를 통해서 드레인 영역(D)에 연결되어 있다. 그러나 층간 절연층(72)에 형성된 비어홀(h4)의 수는 층간 절연층(72)에 내재된 박막 트랜지스터(T) 수의 절반에 해당된다. 비어홀(h4)에 드레인 영역(D)이 노출되지 않은 박막 트랜지스터의 드레인 영역(D)은 층간 절연층(84)을 관통하고, 비트라인(B/L)을 비껴 형성된 비어홀(미도시)을 채운 도전성 플러그(미도시)를 통해서 커패시터층(CL1)에 연결된다. 금속라인(74)은 커패시터부(P1)의 제2 전극(16), 곧 상부전극과 본딩되어 있다. 스위칭 소자부(P4)는 또한 커패시터부(P1)의 제1 본딩패드(18)에 본딩된 제4 본딩패드(80)를 포함한다. 제4 본딩패드(80)의 대부분은 층간 절연층(72)에 내재되어 있고, 일부만이 노출되어 제1 본딩패드(18)와 본딩되어 있다. 커패시터층(CL1)은 층간 절연층(84) 상에 순차적으로 존재하는 하부전극(86), 강유전막(88) 및 상부전극(90)을 포함한다.
이와 같이, 박막 트랜지스터층인 스위칭 소자부(P4) 상하에 커패시터층이 존재하고, 스위칭 소자부(P4)에 구비된 박막 트랜지스터의 절반은 하부 커패시터층, 곧 커패시터부(P1)에 연결되고, 나머지 반은 상부 커패시터층(CL1)에 연결되며, 박막 트랜지스터(T)에 연결된 스위칭 소자부(P4)의 제2 전극(16)과 상부 커패시터층(CL1)의 하부전극(86)은 자신에 연결된 박막 트랜지스터(T)는 물론, 이웃한 박막 트랜지스터(T) 상으로 확장되어 있다. 스위칭 소자부(P4)의 박막 트랜지스터(T)와 커패시터부(P1)의 제1 전극(12), 강유전막(14) 및 제2 전극(16)은 제1 FRAM(T100)을 이루고, 제1 FRAM(T100)의 박막 트랜지스터(T)에 이웃한 박막 트랜지스터(T)와 커패시터층(CL1)은 제2 FRAM(T200)을 이룬다. 제2 FRAM(T200)의 커패시터층(CL1)과 제1 FRAM(T100)의 커패시터부(P1)는 서로의 박막 트랜지스터(T) 위와 아래로 확장되어 있다. 따라서 제1 및 제2 FRAM(T100, T200)의 일부는 겹치게 된 다. 또한, 전체적으로 보았을 때, 제2 FRAM(T200)은 제1 FRAM(T100)이 구비된 영역의 위쪽에 구비되어 있으므로, 제1 및 제2 FRAM(T100, T200)은 적층 형태가 된다. 제1 적층 FRAM층(SFM1)에는 이와 같은 제1 및 제2 FRAM(T100, T200)이 복수개 구비되어 있다.
상술한 제1 적층 FRAM층(SFM1)에서 비트라인(B/L)과 상부 커패시터층(CL1)의 하부전극(86)은 박막 트랜지스터(T)의 구비된 형태에 따라 다양한 레이아웃(layout)을 가질 수 있다. 도 7 내지 도 9는 이에 대한 예를 보인 것이다. 도 8 및 도 9에서 층간 절연층(84)은 편의 상 도시하지 않았다.
도 7에 도시한 바와 같이, 박막 트랜지스터(T)의 드레인 영역(D)이 확장된 경우, 비트라인(B/L)은 확장된 부분을 제외한 드레인 영역(D)의 나머지 부분과 채널영역(Ch) 및 소오스 영역(S) 위를 가로지르도록 구비될 수 있다. 드레인 영역(D)이 이와 같이 확장된 것은 도 8에 도시한 바와 같이 하부전극(86)과 드레인 영역(D)의 콘택 과정에서 하부전극(86)과 비트라인(B/L)이 접촉되는 것을 방지하기 위함이다.
도 8에 도시한 바와 같이, 커패시터층(CL1)의 하부전극(86)은 비트라인(B/L)에 수직한 방향으로 구비될 수 있다. 이때, 하부전극(86)과 비트라인(B/L)은 층간 절연층으로 분리되어 있으므로, 하부전극(86)은 비어홀(h6)을 채운 도전성 플러그(92)를 통해서 자신이 연결된 박막 트랜지스터(T)는 물론이고, 자신이 연결되지 않은 이웃한 박막 트랜지스터 위로 확장될 수 있다. 이 경우, 비어홀(h6)을 통해 드레인 영역(D)의 확장된 부분이 노출되므로, 결국 하부전극(86)은 박막 트랜 지스터(T)의 드레인 영역(D)의 확장된 부분에 연결된다. 도 6은 최종 결과물을 도 8의 6-6'방향으로 절개한 단면을 보인 것이다.
도 9는 소오스 영역(S), 드레인 영역(D) 및 채널영역(Ch)이 통상적인 형태일 때의 비트라인(B/L1) 및 하부전극(86)의 레이아웃을 보여준다.
도 9에 도시한 바와 같이, 박막 트랜지스터(T)가 통상적인 형태일 때는 박막 트랜지스터(T)로부터 이격된 위치에 박막 트랜지스터(T)와 나란하게 비트라인(B/L1)을 구비할 수 있다. 이와 같은 상태에서도 비트라인(B/L1)은 소오스 영역(S)과 연결되어야 하므로, 비트라인(B/L1)의 소오스 영역(S)과 마주하는 부분에 소오스 영역(S)에 콘택된 돌기(P11)가 존재한다. 돌기(P11)는 비어홀(h5)을 채운 도전성 플러그(82)를 통해서 박막 트랜지스터(T)의 소오스 영역(S)에 콘택되어 있다. 하부전극(86)은 비트라인(B/L1)에 수직한 방향으로 구비될 수 있다. 하부전극(86)은 하나씩 걸러 박막 트랜지스터(T)의 드레인 영역(D)에 연결되어 있다.
도 10은 본 발명의 제4 실시예에 의한 FRAM에서 층간 절연층(60)이 제거된 경우, 곧 비트라인(B/L)과 하부전극이 모두 제3 기판(68) 상에 구비된 경우를 보여준다.
도 10을 참조하면, 스위칭 소자부(P4) 상에 비트라인(B/L)과 하부전극(미도시)을 덮는 강유전막(98)이 존재하고, 강유전막(98) 상에 상부전극(100)이 존재한다.
하부전극과 비트라인(B/L)이 모두 제3 기판(68) 상에 구비된 경우, 하부전극은 비트라인(B/L)사이에 구비되어야 하므로, 양자는 전체적으로 평행하지만, 도 11 내지 도 13에 도시한 바와 같이 박막 트랜지스터의 형태에 따라 비트라인들(B/L, B/L1, B/L2)과 하부전극(96)은 조금씩 변형될 수 있다.
구체적으로, 도 11에 도시한 바와 같이, 박막 트랜지스터(T)의 드레인 영역(D)이 채널영역(Ch)에 수직한 방향으로 확장된 경우, 비트라인(B/L)은 드레인 영역(D)의 확장된 부분을 제외한 박막 트랜지스터(T)의 나머지 부분을 가로지르는 방향으로 구비할 수 있다. 그리고 하부전극(96)은 드레인 영역(D)의 확장된 부분을 가로지르면서 하나씩 걸러 드레인 영역(D)의 확장된 부분과 콘택되도록 구비할 수 있다. 이때, 하부전극(96)은 드레인 영역(D)이 노출되는 비어홀(h7)을 채운 도전성 플러그(102)를 통해서 드레인 영역(D)에 콘택되어 있다.
도 12에 도시한 바와 같이, 박막 트랜지스터(T)가 통상의 형태인 경우, 박막 트랜지스터(T)를 비껴 박막 트랜지스터(T)의 한쪽에 소오스 영역(S)에 콘택된 비트라인(B/L1)을 구비할 수 있고, 반대쪽에 하나 걸러 드레인 영역(D)에 콘택된 하부전극(97)을 구비할 수 있다. 비트라인(B/L1)은 돌기(P11)를 통해서 소오스 영역(S)에 콘택되어 있고, 하부전극(97)은 돌기(P22)를 통해서 드레인 영역(D)에 콘택되어 있다.
또한, 박막 트랜지스터가 통상의 형태인 경우, 도 13에 도시한 바와 같이 부분적으로 박막 트랜지스터(T) 바로 위를 가로지르도록 비트라인(B/L2)을 구비하고, 하부전극(97)은 도 12에 도시한 바와 같은 형태로 구비할 수 있다. 비트라인(B/L2)은 드레인 영역(D)을 우회하여 구비되어 있는데, 이는 비트라인(B/L2)과 하부전극(97)의 접촉을 피하기 위함이다.
도 10의 참조부호 C로 표시한 적층물에 대한 측면을 보여주는 도 14를 참조하면, 제3 기판(68) 상에 비트라인(B/L, B/L1 또는 B/L2)이 존재하고, 비트라인(B/L, B/L1 또는 B/L2)사이의 제3 기판(68) 상에 하부전극(96 또는 97)이 구비된 것을 알 수 있다. 그리고 제3 기판(68) 상에 비트라인(B/L, B/L1 또는 B/L2)과 하부전극(96 또는 97)을 덮는 강유전막(98)이 형성되어 있고, 강유전막(98) 상에 상부전극(100)이 구비된 것을 알 수 있다.
<제5 실시예>
복수의 적층 FRAM층을 구비하는 FRAM에 대한 것이다.
도 15를 참조하면, 본 발명의 제5 실시예에 의한 FRAM은 순차적으로 적층된 제1 및 제2 적층 FRAM층(SFM1, SFM2)을 포함한다. 제1 및 제2 적층 FRAM층(SFM1,SFM2)사이에 층간 절연층(99)이 존재한다. 제1 적층 FRAM층(SFM1)은 순차적으로 적층된 커패시터부(P1), 스위칭 소자부(P4) 및 커패시터층(CL2)을 포함한다. 스위칭 소자부(P4)와 커패시터층(CL2)사이에 층간 절연층(84)이 존재한다. 제2 적층 FRAM층(SFM2)은 순차적으로 적층된 커패시터층(CL3), 스위칭 소자부(P4) 및 커패시터층(CL4)을 포함한다. 스위칭 소자부(P4)와 커패시터층(CL4)사이에 층간 절연층(108)이 존재한다. 커패시터층(CL3)은 층간 절연층(99) 상에 형성된 하부전극(100), 하부전극(100) 상에 형성된 강유전막(101) 및 강유전막(101)에 형성된 상부전극(104)을 포함한다. 상부전극(104)은 하부전극(100)에 수직하게 구비되어 있다. 강유전막(101) 상에는 상부전극(104)외에 본딩패드(106)가 더 구비되어 있다. 본딩패드(106)는 커패시터층(CL3)과 이 위에 구비된 스위칭 소자부(P4)에 구비된 제4 본딩패드(80)와 본딩되어 있다. 커패시터층(CL4)은 층간 절연층(108) 상에 아래의 비트라인(B/L)에 수직한 방향으로 구비된 하부전극(112), 하부전극(112)을 덮는 강유전막(114) 및 상기 강유전막(114) 상에 구비된 상부전극(116)을 포함한다. 상부전극(116)은 비트라인(B/L)에 평행하다.
도 15에서 참조부호 T300 및 T400은 각각 제3 및 제4 FRAM을 나타낸다. 제3 및 제4 FRAM(T300, T400)은 각각 상술한 제1 및 제2 FRAM(T100, T200)과 구성이 동일할 수 있다.
또한, 도 15에서 제2 적층 FRAM층(SFM2) 상에 제3, 제4 적층 FRAM층이 더 존재할 수 있다.
다음에는 본 발명의 실시예에 의한 FRAM 제조 방법을 설명한다.
<제1 실시예>
도 16은 커패시터부(P1)의 제조 과정을 보여주고, 도 17은 이를 17-17'방향으로 절개한 단면을 보여준다.
도 16 및 도 17을 참조하면, 제1 기판(10) 상에 복수의 제1 전극(12)을 형성한다. 제1 기판(10)은 사파이어 기판으로 형성하는 것이 바람직하나, 다른 투명한 기판, 예를 들면 유리 기판 또는 쿼츠(quartz) 기판 등으로 형성할 수도 있다. 제1 전극(12)은 커패시터의 상부전극으로 사용되고, 투명한 물질, 예를 들면 ITO, Pt, Ir 또는 IrO2 전극 등으로 형성할 수 있다. 제1 기판(10)과 제1 전극(12)사이에 양쪽의 부착력을 높이기 위한 수단으로써, 버퍼막(미도시)을 형성할 수 있다.
계속해서, 제1 전극(12) 상에 유전막(14)을 형성한다. 유전막(14)은 PLZT막, PZT막 또는 BIT막 등과 같은 투명한 강유전막으로 형성할 수 있다. 유전막(14)을 형성한 다음, 유전막(14)의 결정화를 위한 소정의 어닐 공정을 실시한다. 상기 어닐 공정은 하기될 제1 본딩패드(18)를 형성한 후에 실시할 수도 있다. 상기 어닐 공정은 강유전막의 결정화 공정이므로, 고온이면서 산소분위기에서 실시될 수 있으나, 상기 어닐 공정은 트랜지스터와 같은 반도체 소자가 존재하지 않는 독립된 개체를 대상으로 실시하는 것이므로, 상기 어닐 공정에서 손상되는 것은 없다. 상기 어닐 공정 후, 유전막(14) 상에 복수의 제2 전극(16)을 형성한다. 제2 전극(16)은 스위칭 소자부(P2)에 연결되는 커패시터의 하부전극으로 사용된다. 복수의 제2 전극(16)은 서로 주어진 간격으로 이격되게 형성한다. 이와 같이 제2 전극(16)을 형성하면서 제2 전극(16)으로부터 떨어진 유전막(14)의 제1 정렬키 형성영역(A1)에 제1 정렬키(미도시)를 형성한다. 상기 제1 정렬키는 하기될 스위칭 소자부(P2)의 층간 절연층(22)의 소정 영역에 형성되는 제2 정렬키(미도시)와 매칭되도록 형성한다. 상기 제1 및 제2 정렬키들은 커패시터부(P1) 및 스위칭 소자부(P2)를 정확하게 정렬시키는데 사용된다.
또한, 제2 전극(16)과 함께 유전막(14) 상에 제1 본딩패드(18)를 형성한다. 제1 본딩패드(18)는 제2 전극(16)이 형성되지 않는 유전막(14)의 가장자리 영역에 형성할 수 있으나, 제2 전극(16)사이의 공간이 넓은 경우, 제2 전극(16)사이에 형성할 수도 있다. 제1 본딩패드(18)는 제2 전극(16)과 동일하게 또는 두껍게 형성할 수 있다. 제1 본딩패드(18)는 Al, Cu, Ti, Cr, W, Au, Ag 또는 Ni등으로 형성할 수 있다.
이와 같이 커패시터부(P1)를 형성한 다음, 별도의 기판을 준비하여 도 1의 스위칭 소자부(P2)를 형성한다.
구체적으로, 도 18에 도시한 바와 같이, 제2 기판(24)의 소정 영역 상에 폴리 실리콘막(20)을 형성한다. 제2 기판(24)은 커패시터부(P1)의 제1 기판(10)과 동일한 기판으로 형성할 수 있다. 폴리 실리콘막(20)은 자연 산화막이 형성되는 것을 방지하기 위해, 소정의 장치, 예를 들면 초고진공 화학기상증착(Ultra High Vacume Chemical Vapor Deposition)장치에서 형성할 수 있다. 이러한 장치를 이용하여 폴리 실리콘막(20)은 바로 형성할 수도 있지만, 제2 기판(24)의 소정 영역 상에 비정질 실리콘막을 먼저 성장시킨 다음, 이를 결정화시키는 방법으로 형성할 수도 있다. 폴리 실리콘막(20)의 소정 영역 상에 게이트 적층물(23)을 형성한다. 게이트 적층물(23)은 상기 폴리 실리콘막(20)의 소정 영역 상에 게이트 절연막(23a) 및 게이트 전극(23b)을 순차적으로 적층하여 형성할 수 있다. 게이트 적층물(23)을 형성한 후, 그 둘레의 폴리 실리콘막(20)에 도전성 불순물을 주입하여 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 폴리 실리콘막(20)의 게이트 적층물(23) 아래에 위치하는 부분은 채널영역이다. 이렇게 해서 제2 기판(24) 상에 스위칭 소자(T)가 형성된다. 스위칭 소자(T)는 박막 트랜지스터일 수 있다. 제2 기판(24) 상에 스위칭 소자(T)를 덮는 층간 절연층(22)을 형성한다.
도 19는 도 18에 도시한 결과물을 보다 간명하게 보여준다. 19를 참조하면, 층간 절연층(22)에 드레인 영역(D)이 노출되는 비어홀(h1)을 형성한다. 이어서 비어홀(h1)에 도전성 플러그(26)를 채운다. 층간 절연층(22) 상에 도전성 플러그(26) 와 연결되는 금속라인(30)을 형성한다. 금속라인(30)은 Al, Cu, Ti 또는 ITO로 형성할 수 있다.
도 19 및 도 20에서는 제2 기판(24) 상에 한 개의 스위칭 소자(T)가 형성되는 것으로 도시하였으나, 실제는 도 20에 도시한 바와 같이, 제2 기판(24) 상에 복수의 스위칭 소자(T)가 동시에 형성된다.
또한, 도 20에 도시한 바와 같이, 층간 절연층(22)의 제2 정렬키 형성영역(A2)에 커패시터부(P1)와의 정렬을 위한 제2 정렬키(미도시)를 형성한다. 상기 제2 정렬키는 금속라인(30)과 동시에 또는 따로 형성할 수 있다. 상기 제2 정렬키는 층간 절연층(22)의 가장자리에 소정의 모양으로 형성할 수 있으나, 형성 위치는 상기 가장자리로 제한되지 않는다. 상기 제2 정렬키는 커패시터부(P1)에 형성된 제1 정렬키와 정확히 매칭될 수 있는 형태로 형성하는 것이 바람직하다. 이와 함께 층간 절연층(22)의 금속라인(30)과 이격된 소정 영역에 제2 본딩패드(36)를 형성한다. 제2 본딩패드(36)는 커패시터부(P1)에 형성된 제1 본딩패드(18)와 동일한 물질로 형성할 수 있고, 그와 마주하는 위치에 형성하는 것이 바람직하다. 제2 본딩패드(36)는 층간 절연층(22)의 상기 주어진 영역에 소정 깊이의 홈(G1)을 형성한 다음, 홈(G1)에 본딩용 물질을 채우는 단계를 통해서 형성할 수 있다. 제2 본딩패드(36)는 층간 절연층(22)의 홈(G1)이 형성된 위치에 비어홀을 형성하고, 상기 비어홀에 본딩용 물질을 채우는 단계를 통해서 형성할 수도 있다.
이와 같이, 스위칭 소자부(P2)를 형성한 후, 기 형성한 커패시터부(P1)와 스위칭 소자부(P2)를 정렬하여 양쪽을 본딩한다.
구체적으로 설명하면, 도 21에 도시한 바와 같이, 스위칭 소자부(P2)의 제2 기판(24)의 밑면을 진공흡착기능을 가지면서 투명한 제1 홀더(40)에 흡착시킨다. 제1 홀더(40)에는 진공흡착을 위한 수직 배기라인(40b)이 형성되어 있고, 이에 연결된 수평 배기라인(40a)이 형성되어 있다. 이러한 제1 홀더(40)의 윗면에 마스크(44)를 더 구비할 수 있다. 마스크(44)는 제2 기판(24)이 특정 기판인 경우, 예를 들면 제2 기판(24)이 유리 기판인 경우에 엑시머 레이저(Excimer laser)(50)를 이용하여 커패시터부(P1)와 스위칭 소자부(P2)를 본딩하는데 사용하기 위한 것이다. 따라서 마스크(44)는 제2 기판(24)의 종류에 따라 선택적으로 구비할 수 있다. 마스크(44)는 엑시머 레이저(50)를 차광하는 차광영역(44a)과 레이저를 투과시키는 투광영역(44b)을 포함한다. 투광영역(44b)을 통해서 엑시머 레이저(50)가 커패시터부(P1)와 스위칭 소자부(P2)가 접촉되는 부분에 조사되고, 이 부분을 제외한 나머지 부분은 차광영역(44a)에 의해 보호된다.
계속해서, 커패시터부(P1)의 밑면, 곧 제1 기판(10)의 밑면을 진공흡착기능을 갖는 제2 홀더(42)에 흡착시킨다. 제2 홀더(42)에는 진공흡착을 위한 수직 배기라인(42a)이 형성되어 있다. 스위칭 소자부(P2)와 커패시터부(P1)를 각각 제1 홀더(40)와 제2 홀더(42)에 진공 흡착시킨 상태에서 제1 홀더(40)를 제2 홀더(42) 위쪽으로 이동시킨다. 이어서 제1 및/또는 제2 홀더(40, 42)에 구비된 얼라이너, 예를 들면 트랙 얼라이너(track aligner)를 이용하여 커패시터부(P1)와 스위칭 소자부(P2)에 각각 형성된 상기 제1 정렬키와 상기 제2 정렬키를 정확히 매칭시킨다. 이 과정에서 제1 및 제2 본딩패드(18, 36)도 자연히 정렬된다.
이러한 정렬이 완료된 후, 도 22에 도시한 바와 같이 제1 홀더(40)를 아래로 내려 스위칭 소자부(P2)와 커패시터부(P1)를 접촉시킨다. 양쪽의 접촉은 스위칭 소자부(P2)에 구비된 금속라인(30)과 커패시터부(P1)에 구비된 제2 전극(16)사이에 이루어진다. 이와 같이 커패시터부(P1)와 스위칭 소자부(P2)를 접촉시킨 후, 초 고진공 상태가 유지되는 소정의 열처리 장치를 이용하여 상기 접촉된 결과물을 급속 열 처리(Rapid Thermal Annealing)한다. 상기 급속 열 처리과정에서 금속라인(30)과 제2 전극(16)사이에 본딩이 이루어진다. 이 과정에서 커패시터부(P1)의 제1 본딩패드(18)와 스위칭 소자부(P2)의 제2 본딩패드(36)사이의 본딩이 이루어진다. 상기 급속 열 처리과정에서의 열처리 온도는 사용되는 기판에 따라 다를 수 있다. 예컨대, 제2 전극(16)이 알루미늄으로 된 전극인 경우, 상기 열처리 온도는 650℃ 정도일 수 있으나, 제2 전극(16)이 ITO로 된 전극인 경우, 다른 온도에서 열처리 될 수 있다.
한편, 제1 홀더(40)는 투명하기 때문에, 제2 전극(16)과 금속라인(30)의 본딩은 상기 급속 열 처리 방법외에 제2 전극(16)과 금속라인(30)의 접촉된 부분(A3)에 엑시머 레이저(50)를 조사하는 방법으로 본딩할 수도 있다. 이를 위해 제1 홀더(40) 윗면에는 상기한 바와 같이 마스크(44)가 구비될 수 있다. 엑시머 레이저(50)를 조사하는 방법은 상기한 바와 같이 제2 기판(24)이 유리기판인 경우에 적용하는 것이 바람직하나, 제2 기판(24)이 투명하면서 엑시머 레이저(50)에 대한 흡수율이 높지 않은 물질로 된 기판인 경우, 제2 기판(24)이 유리기판이 아니라도 상기 엑시머 레이저(50)를 이용한 본딩방법을 이용할 수 있다.
상기 급속 열처리 방법과 엑시머 레이저(50)를 조사하는 방법은 동시에 적용될 수 있다. 예를 들면, 상기 열 처리 장치를 이용하여 제2 전극(16)과 금속라인(30)의 본딩을 시작함과 동시에 마스크(44)를 통해서는 엑시머 레이저(50)를 조사할 수 있다. 이러한 경우에 상기 열 처리과정의 온도를 낮출 수 있고, 본딩시간도 줄일 수 있을 것이다.
상기한 바와 같이 커패시터부(P1)와 스위칭 소자부(P2)를 본딩한 후, 제1 및 제2 홀더(40, 42)를 제거한다. 이어서 도 23에 도시한 바와 같이, 제2 기판(24)의 윗면을 소정의 연마장치, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish) 장치를 이용하여 연마한다. 상기 연마는 제2 기판(24)의 두께가 원하는 두께만큼 얇아질 때까지 실시한다. 도 23에서 참조부호 24a는 상기 연마에서 제2 기판(24)의 제거된 부분을 나타낸다.
상기 연마 후에는 도 24에 도시한 바와 같이, 제2 기판(24) 및 층간 절연층(22)에 스위칭 소자(T)의 소오스 영역(S)이 노출되는 비어홀(h3)을 형성하고, 비어홀(h3)을 도전성 플러그(28)로 채운다. 이후, 도 1에 도시한 바와 같이 제2 기판(24)의 윗면에 도전성 플러그(28)와 접촉되도록 비트라인(B/L)을 형성한다. 비트라인(B/L)은 도 26에 도시한 바와 같이, 소정의 간격을 두고 평행하게 형성할 수 있다.
한편, 도 25에 도시한 바와 같이, 제2 전극(16)과 금속라인(30)은 상술한 급속 열처리 방법이나 레이저 조사방법을 이용하는 대신, 솔더범프(60)를 매개로 하여 본딩될 수 있다. 이 경우에 제2 전극(16)과 금속라인(30)사이의 본딩력은 충분 히 확보될 수 있으므로, 커패시터부(P1)에 구비된 제1 본딩패드(18) 및 스위칭 소자부(P2)에 구비된 제2 본딩패드(36)는 필요치 않게 된다.
<제2 실시예>
제1 실시예에 의한 제조 방법으로 형성한 제1 FRAM층 상에 동일한 제2 FRAM층을 적어도 한 층 더 적층하는 경우에 대한 것이다.
제2 실시예에 의한 FRAM 제조방법은 두 경우로 나눌 수 있다. 제1 경우는 상기 제2 FRAM층을 상기 제1 FRAM층 상에 직접 적층하는 경우이고, 제2 경우는 층간 절연층을 사이에 두고 제1 및 제2 FRAM층을 순차적으로 적층하는 경우이다.
먼저, 상기 제1 경우에 대해 설명한다.
도 27을 참조하면, 비트라인(B/L)사이의 제2 기판(24) 상에 제2 FRAM층용 하부전극(48)을 형성한다. 커패시턴스를 고려할 때, 하부전극(48)은 최대한 넓게 형성하는 것이 바람직하다. 이어서, 제2 기판(24) 상에 비트라인(B/L) 및 하부전극(48)을 덮는 강유전막(50)을 형성한다. 이 과정은 도 27을 28-28'방향으로 절개한 단면을 보여주는 도 28에서 볼 수 있다.
다음, 도 29에 도시한 바와 같이, 강유전막(50) 상에 상부전극(52)을 형성하여 커패시터층(CL)을 형성한다. 이때, 상부전극(52)과 함께 강유전막(50)의 가장자리에 제3 본딩패드(54)를 형성한다. 이후, 상술한 바와 같이 복수의 박막 트랜지스터(T)를 포함하는 스위칭 소자부(P3)를 별도로 형성한 다음, 스위칭 소자부(P3)를 상기 커패시터층(CL)에 부착한다. 이때, 스위칭 소자부(P3)의 제2 본딩패드(36)와 커패시터층(CL)의 제3 본딩패드(54)가 부착되고, 스위칭 소자부(P3)의 금속라인(30)과 커패시터층(CL)의 상부전극(52)이 부착된다. 이러한 부착은 스위칭 소자부(P3)를 커패시터층(CL)에 접촉시킨 후, 양쪽에 소정의 압력을 가한 상태에서 접촉된 결과물을 소정의 온도, 예를 들면 150℃ 정도의 온도로 소정의 시간동안 가열함으로써 완성된다. 스위칭 소자부(P3)의 금속라인(30)과 커패시터층(CL)의 상부전극(52)사이의 접촉면적이 넓은 경우, 이들의 부착력만으로도 스위칭 소자부(P3)와 커패시터층(CL)은 견고히 결합될 수 있다. 그러므로 이 경우에 스위칭 소자부(P3)의 제2 본딩패드(36)와 커패시터층(CL)의 제3 본딩패드(54)는 굳이 형성하지 않아도 무방하다. 이러한 부착 과정을 통해서 제1 FRAM층(FM1) 상에 제2 FRAM층(FM2)을 형성하는 과정이 완료된다. 제2 FRAM층(FM2)의 비트라인(B/L)은 도 26에 도시한 바와 같이 형성할 수 있다.
상술한 바와 같은 제2 FRAM층(FM2) 형성 과정을 반복하여 제2 FRAM층(FM2) 상에 제3, 제4 FRAM층을 더 형성할 수 있다.
다음, 제1 및 제2 FRAM층(FM1, FM2)사이에 층간 절연층을 형성하는, 상기 제2 경우에 대해 설명한다.
도 30을 참조하면, 제1 실시예에 따라 제1 FRAM층(FM1)을 형성한 다음, 제2 기판(24) 상에 비트라인(도 26의 B/L)을 덮는 층간 절연층(60)을 형성한다. 이어서, 층간 절연층(60) 상에 하부전극(48), 강유전막(50) 및 상부전극(52)을 순차적으로 형성한다. 상부전극(52)을 형성할 때, 제3 본딩패드(54)도 함께 형성한다. 상부전극(52)과 하부전극(48)은 수직으로 교차하도록 형성한다. 층간 절연층(60) 상에 비트라인(B/L)이 형성되어 있지 않으므로, 하부전극(48)은 도 27에 도시한 바와 같이 비트라인(B/L)사이의 제2 기판(24) 상에 형성할 때보다 훨씬 넓게 형성할 수 있다. 커패시터층(CL)에서 참조부호 A1은 정렬키를 형성하는 영역을 나타낸다.
이와 같이 커패시터층(CL)을 형성한 후, 비트라인이 형성되지 않은 스위칭 소자부(P2)를 별도로 형성한다. 제1 FRAM층(FM1)을 형성할 때와 동일한 방법으로 제1 FRAM층(FM1) 상에 형성한 커패시터층(CL)에 비트라인이 형성되지 않은 스위칭 소자부(P2)를 부착한다.
다음, 도 31을 참조하면, 제2 기판(24)에 소오스 영역(S)이 노출되는 비어홀(h3)을 형성하고, 비어홀(h3)을 도전성 플러그로 채운다. 그리고 제2 기판(24) 상에 상기 도전성 플러그와 접촉되는 비트라인(B/L)을 형성한다.
상술한 상기 제2 경우는 실질적으로 본 발명의 제3 실시예에 의한 FRAM(도 4 참조)에 대한 제조 방법을 논한 것이다.
<제3 실시예>
본 발명의 제4 실시예에 의한 FRAM(도 10 참조)에 대한 제조 방법이다.
도 32를 참조하면, 제2 실시예의 상기 제1 경우와 동일하게 제1 기판(10) 상에 제1 전극(12), 강유전막(12) 및 제2 전극(14)을 순차적으로 형성하여 커패시터부(P1)를 형성한다. 커패시터부(P1)를 형성하는 과정에서 제1 정렬키 형성영역(A1)에 스위칭 소자부(P2)의 제2 정렬키와 매칭되는 제1 정렬키를 형성한다. 제2 전극(16)을 형성할 때, 제1 본딩패드(18)를 함께 형성할 수 있다.
다음, 도 33에 도시한 바와 같이 별도의 제3 기판(68) 상에 복수의 박막 트랜지스터(T)를 형성한다. 또한, 제3 기판(68)의 제2 정렬키 형성영역(A2)에 제2 정 렬키도 함께 형성한다. 이어서 기판 상에 박막 트랜지스터(T)를 덮는 층간 절연층(72)을 형성한다. 그리고 층간 절연층(72)에 박막 트랜지스터(T)의 드레인 영역(D)이 노출되는 비어홀(h4)을 형성한다. 비어홀(h4)은 박막 트랜지스터(T) 수의 절반이다. 곧, 비어홀(h4)은 박막 트랜지스터(T)마다 형성하는 것이 아니라 하나 걸러 하나씩 형성한다. 이와 같이 비어홀(h)을 형성한 다음, 비어홀(h)에 도전성 플러그(78)를 채운다. 비어홀(h4)을 형성하는 과정에서 층간 절연층(72)의 소정 영역, 바람직하게는 가장자리에 소정 깊이의 홈(G2)을 형성하고, 홈(G2)에 커패시터부(P1)의 본딩패드(18)와 본딩될 제4 본딩패드(80)를 채운다. 제4 본딩패드(80)는 층간 절연층(72) 밖으로 돌출되게 형성한다. 이러한 층간 절연층(72) 상에 도전성 플러그(78)와 접촉되는 금속층(미도시)을 형성한 다음, 사진 및 식각 공정을 적용하여 상기 금속층을 패터닝한다. 이 결과 층간 절연층(72) 상에 도전성 플러그(78)와 접촉되는 금속라인(74)이 형성된다. 이렇게 해서 박막 트랜지스터층이 형성된다.
한편, 후속 공정에서의 박막 트랜지스터와 비트라인의 연결과 상기 비트라인과 접촉되지 않도록 박막 트랜지스터와 하부전극의 연결을 고려할 때, 박막 트랜지스터의 드레인 영역(D)은 도 34에 도시한 바와 같이 채널영역(Ch)에 수직한 방향으로 확장할 수 있다. 이 경우에 후속공정에서 형성될 비트라인(B/L)은 드레인 영역(D)의 확장된 부분(DE)을 제외한 박막 트랜지스터 전체를 가로지르도록 형성할 수 있고, 하부전극(96)은 비트라인(B/L)과 접촉되지 않게 드레인 영역(D)의 확장된 부분(DE) 위를 지나도록, 그리고 비트라인(B/L)과 평행하도록 형성할 수 있다.
도 35를 참조하면, 도 34와 반대로 박막 트랜지스터의 드레인 영역(D)은 그대로 두고 소오스 영역(S)을 확장시킬 수 있는데, 이 경우에는 후속 공정에서 형성될 비트라인(B/L)은 소오스 영역(S)의 확장부분(BE)의 위쪽을 지나도록 형성하고, 하부전극(96)은 비트라인(B/L)과 접촉되지 않게 소오스 영역(S)의 확장된 부분(BE)을 제외한 박막 트랜지스터의 전체를 지나도록 형성할 수 있다.
계속해서, 도 36에 도시한 바와 같이 도 32에 도시한 커패시터부(P1)에 도 33에 도시한 박막 트랜지스터층을 부착시킨다. 양자의 부착은 앞서 설명한 커패시터부(P1)와 스위칭 소자부(P2)의 본딩 방법을 따른다. 커패시터부(P1)에 박막 트랜지스터층을 부착시킨 후, 박막 트랜지스터층의 제3 기판(68)의 뒷면을 연마하여 두께를 얇게 한다. 참조부호 68a는 상기 연마에서 제3 기판(68)의 제거된 부분을 나타낸다.
다음, 도 37에 도시한 바와 같이, 두께를 얇게 한 제3 기판(68)에 박막 트랜지스터(T)의 소오스 영역(S)이 노출되는 비어홀(h5)을 형성하고, 도 38에 도시한 바와 같이 비어홀(h5)에 도전성 플러그(82)를 채운다. 제3 기판(68) 상에 도전성 플러그(82)를 덮는 비트라인(B/L)을 형성한다.
한편, 박막 트랜지스터(T)는 다양한 형태로 형성할 수 있다. 예컨대, 통상적인 형태로 드레인 및 소오스 영역을 형성할 수도 있으나, 드레인 영역 또는 소오스 영역을 확장시킬 수 있다.
이와 같은 박막 트랜지스터의 다양한 형태와 후속공정에서 형성될 하부전극과의 관계를 고려하여 비트라인(B/L)은 다양한 레이아웃을 갖도록 형성할 수 있다.
예컨대, 도 39에 도시한 바와 같이, 박막 트랜지스터(T)의 드레인 영역(D)을 확장한 경우에 비트라인(B/L)은 확장된 영역을 제외한 드레인 영역(D), 채널영역 (Ch) 및 소오스 영역(S) 위를 지나도록 형성할 수 있다. 후속 공정에서 형성될 커패시터의 하부전극(96)은 커패시터부(P1)와 연결되지 않은 박막 트랜지스터(T1)의 드레인 영역(D)의 확장된 부분에 콘택되도록 형성하는 것이 바람직하다. 이를 위해, 제3 기판(68)에 박막 트랜지스터(T1)의 드레인 영역(D)의 확장된 부분이 노출되는 비어홀(h7)을 형성한 다음, 비어홀(h7)에 도전성 플러그(102)를 채우는 공정을 진행한다. 그리고 하부전극(96)은 도전성 플러그(102)와 접촉되도록 형성한다. 도 43에 도시한 바와 같이 스위칭 소자부(P4)와 상부 커패시터층(CL1)사이에 층간 절연층(84)을 형성하는 경우, 비어홀(h7)은 층간 절연층(84)을 관통하도록 형성한다. 도 38은 도 39를 38-38' 방향으로 절개한 단면이다.
한편, 박막 트랜지스터를 일반적인 형태로 형성하는 경우, 곧 박막 트랜지스터의 드레인 영역이나 소오스 영역이 확장하지 않는 경우, 비트라인(B/L)은 적어도 두 경우로 형성할 수 있다.
첫 번째 경우, 도 40에 도시한 바와 같이, 박막 트랜지스터(T, T1)와 이격된 위치에 박막 트랜지스터(T, T1)와 나란하게 비트라인(B/L1)을 형성할 수 있다. 이때, 비트라인(B/L1)의 소오스 영역(S)과 마주하는 부분에 소오스 영역(S)을 향하는 돌기(P11)를 함께 형성한다. 비트라인(B/L1)은 돌기(P11)를 통해서 소오스 영역(S)에 연결된다. 비트라인(B/L1)의 맞은 편에는 박막 트랜지스터(T, T1)와 이격되는 하부전극(97)이 박막 트랜지스터(T, T1)와 나란하게 형성된다. 이 과정에서 하부전 극(97)의 드레인 영역(D)과 마주하는 부분에 커패시터부(P1)와 연결되지 않은 박막 트랜지스터(T1)의 드레인 영역(D)을 향해 돌출되는 돌기(P22)를 함께 형성한다. 하부전극(97)은 돌기(P22)와 드레인 영역(D)이 노출되는 비어홀(h7)을 채우는 도전성 플러그(102)를 통해서 박막 트랜지스터(T1)의 드레인 영역(D)에 연결된다.
한편, 도 40에서 볼 수 있듯이, 커패시터부(P1)와 연결된 박막 트랜지스터(T)와 하부전극(97)은 연결되지 않으므로, 제3 기판(68)에는 박막 트랜지스터(T)와 하부전극(97)의 콘택을 위한 어떠한 비어홀도 형성되지 않는다. 그러므로 하부전극(97)은 비트라인(B/L1)과 접촉되지 않는 범위내에서 박막 트랜지스터(T) 위쪽의 제3 기판(68) 상으로 확장될 수 있고, 그렇게 함으로써 하부전극(97)의 면적은 더욱 넓어지게 된다.
두 번째 경우, 도 41에 도시한 바와 같이, 박막 트랜지스터(T, T1) 위로 지나가되, 박막 트랜지스터(T1)의 드레인 영역(D)은 비켜가는 혹은 우회하는 비트라인(B/L2)을 형성할 수 있다. 이 경우에 하부전극(97)은 도 40에 도시한 바와 같이 형성한다.
한편, 도 41에서 하부전극(97)과 비트라인(B/L2)의 레이아웃을 바꿔 형성할 수도 있다. 예를 들면, 비트라인(B/L2)을 도 40에 도시한 바와 같은 형태로 형성하고, 하부전극(97)은 박막 트랜지스터(T, T1)의 위를 지나도록 형성하되, 소오스 영역(S)은 우회하도록 형성할 수 있다.
상술한 첫 번째와 두 번째 경우는 비트라인(B/L)과 하부전극(96 또는 97)이 동일면 상에, 곧 제3 기판(68) 상에 형성할 때는 물론, 도 43에 도시한 바와 같이 층간 절연층(84)을 사이에 두고 서로 다른 면 상에 형성될 때에도 적용할 수 있다.
계속하면, 도 38에 도시한 바와 같이, 제3 기판(68) 상에 비트라인(B/L)을 형성한 다음에는 비트라인(B/L)사이의 제3 기판(68) 상에 하부전극(미도시)을 형성한다. 곧, 제3 기판(68) 상에 비트라인(B/L)과 하부전극을 함께 형성한다. 비트라인(B/L)은 도 40에 도시한 돌기(P11)를 갖는 비트라인(B/L1) 또는 드레인 영역(D)을 우회하는 비트라인(B/L2)일 수 있다.
다음, 도 42를 참조하면, 제3 기판(68) 상에 비트라인(B/L)과 하부전극을 덮는 강유전막(98)을 형성한다. 이어 강유전막(98) 상에 상부전극(100)을 형성한다. 상부전극(100)은 상기 하부전극과 수직하게 형성한다.
이렇게 해서, 수직으로 적층된 복수의 비휘발성 메모리 셀을 포함하는 제1 적층 FRAM층(SFM1)이 형성된다.
도 42에서 참조부호 C로 나타낸 적층물의 측면은 도 14에서 볼 수 있다. 도 14를 통해서 비트라인(B/L, B/L1 또는 B/L2)과 하부전극(96 또는 97)이 제3 기판(68) 상에 형성된 것을 명확히 알 수 있다.
도 43에 도시한 바와 같이, 제1 적층 FRAM층(SFM1)의 커패시터층(CL1)과 스위칭 소자부(P4)사이에 층간 절연층(84)을 더 형성할 수 있다. 이 경우에 하부전극(86)과 비트라인(B/L)은 도 39 내지 도 41에 도시한 바와 같은 형태로 형성할 수 있음은 물론이고, 도 44에 도시한 바와 같이, 하부전극(86)을 비트라인(B/L1) 바로 위쪽에 형성할 수도 있다. 도 44에서 비트라인(B/L1)은 도 42의 비트라인(B/L2)으로 대체할 수도 있다.
한편, 도 42 또는 도 43에 도시한 바와 같은 제1 적층 FRAM층(SFM1) 상에 도 15에 도시한 바와 같이 제2 적층 FRAM층(SFM2)을 더 형성할 수 있고, 제2 적층 FRAM층(SFM2) 상에 제3, 제4 적층 FRAM층을 더 형성할 수도 있다.
제1 FRAM층(FM1) 또는 제1 적층 FRAM층(SFM1) 상에 한층 이상의 동일 FRAM층을 더 적층하는 경우, 제1 기판(10)과 같은 베이스 기판의 이면에 형성한 정렬키를 이용하여 두 FRAM층을 정렬한 다음, 두 FRAM층을 부착시킬 수 있다. 베이스 기판의 이면에 정렬키를 형성하고, 이를 이용하는 정렬 과정은 두 FRAM층을 적층하는 경우뿐만 아니라 제1 FRAM층(FM1)의 커패시터부(P1)와 스위칭 소자부(P2)의 정렬과정과 제1 적층 FRAM층(SFM1)의 커패시터부(P1)와 스위칭 소자부(P4)의 정렬과정에 이용할 수 있다.
또한, 제1 FRAM층(FM1)의 커패시터부(P1)와 스위칭 소자부(P2)는 솔더범프를 통해서 본딩될 수 있는데, 제1 적층 FRAM층(SFM1)의 커패시터부(P1)와 스위칭 소자부(P4)도 솔더범프를 이용해서 본딩할 수 있다.
상기한 여러 제조 방법에서 FRAM층의 커패시터부(P1)와 스위칭 소자부(P2)의 본딩이 완료된 후, 양부의 가장자리를 밀봉처리한다. 밀봉처리는 적층 구조에도 적용할 수 있다. 또한, 필요할 경우, 밀봉은 대기압보다 낮은 압력에서 실시할 수 있다. 이렇게 함으로써, 커패시터부(P1)와 스위칭 소자부(P2)사이에 존재하는 양부사이에서 가스를 제거할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 스위칭 소자로서 탑 게이트형 박막 트랜지스터 대신, 바텀 게이트 형 박막 트랜지스터를 이용할 수도 있을 것이다. 또한, 일반 유전막이 사용된 커패시터와 박막 트랜지스터를 포함하는 RAM에도 상술한 본 발명의 기술적 사상을 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 박막 트랜지스터가 포함된 스위칭 소자부와 강유전막 커패시터가 포함된 커패시터부를 구비하는 본 발명의 FRAM은 상기 커패시터부와 상기 스위칭 소자부를 별개로 형성한 다음, 형성된 결과물을 본딩하여 형성한다.
따라서 본 발명의 FRAM을 이용하면, 제조 공정을 단순화함은 물론, 제조 비용도 낮출 수 있다. 또한, 본 발명에 의한 FRAM에 있어서, 강유전막의 결정화를 위한 고온 공정을 커패시터부만을 대상으로 실시할 수 있으므로, 확산 방지막이 불필요하고, 따라서 본 발명을 이용하면, 확산 방지막 산화와 같은 종래의 산화 문제점은 자연 해소될 수 있다. 이러한 결과로 고품질의 FRAM을 얻을 수 있다. 또한, 본 발명의 FRAM은 적층 구조를 이룰 수 있으므로, 집적도를 높일 수 있다. 또한, 사파이어 기판 등과 같이 투명한 기판 상에 박막 트랜지스터와 강유전막 커패시터가 형성되기 때문에, FRAM의 투명성을 확보할 수 있어, 장치를 다 기능화할 수 있다. 예를 들면 본 발명의 FRAM이 적용된 스마트 카드의 경우, 스마트 카드를 투명하게 만들 수 있기 때문에, 스마트 카드 고유의 기능에 스마트 카드의 일부 영역을 디스플 레이로 사용하는 디스플레이 기능을 추가할 수 있다. 또한, 본 발명의 FRAM은 플렉시블하고 투명하기 때문에, 그 적용 분야를 넓일 수 있다. 예를 들면, RFID에도 본 발명의 FRAM을 사용할 수 있다.

Claims (71)

  1. 제1 기판;
    상기 제1 기판 상에 구비된 제1 하부 커패시터;
    상기 제1 하부 커패시터 상에 구비된 제1 하부 스위칭 소자; 및
    상기 제1 하부 스위칭 소자 상에 구비된 제2 기판을 포함하는 것을 특징으로 하는 FRAM.
  2. 제 1 항에 있어서, 상기 제1 하부 커패시터는 상기 제1 기판 상에 순차적으로 적층된 제1 전극, 강유전막 및 제1 전극에 수직한 제2 전극으로 구성된 것을 특징으로 하는 FRAM.
  3. 제 1 항에 있어서, 상기 제1 하부 스위칭 소자는 박막 트랜지스터인 것을 특징으로 하는 FRAM.
  4. 제 1 항에 있어서, 상기 제2 기판 상에 상기 제1 하부 스위칭 소자에 연결된 비트라인이 구비된 것을 특징으로 하는 FRAM.
  5. 제 1 항에 있어서, 상기 제1 하부 커패시터와 상기 제1 하부 스위칭 소자사이에 양자의 본딩을 위한 금속라인이 존재하는 것을 특징으로 하는 FRAM.
  6. 제 5 항에 있어서, 상기 금속라인과 상기 제1 하부 스위칭 소자는 도전성 플러그로 연결된 것을 특징으로 하는 FRAM.
  7. 제 1 항에 있어서, 상기 제1 하부 스위칭 소자는 층간 절연층에 내재되어 있고, 상기 층간 절연층과 상기 제1 하부 커패시터에 각각 양자의 본딩을 위한 본딩패드가 구비된 것을 특징으로 하는 FRAM.
  8. 제 5 항에 있어서, 상기 금속라인과 상기 제1 하부 커패시터사이에 솔더범프가 구비된 것을 특징으로 하는 FRAM.
  9. 제 1 항에 있어서, 상기 제1 기판과 상기 제2 기판사이에 제2 하부 스위칭 소자가 더 구비된 것을 특징으로 하는 FRAM.
  10. 제 9 항에 있어서, 상기 제1 하부 커패시터는 상기 제2 하부 스위칭 소자와 비접촉되게 상기 제1 기판과 상기 제2 하부 스위칭 소자사이로 확장된 것을 특징으로 하는 FRAM.
  11. 제 4 항에 있어서, 상기 제2 기판 상에 상부 FRAM이 구비된 것을 특징으로 하는 FRAM.
  12. 제 11 항에 있어서, 상기 상부 FRAM은,
    상기 비트라인과 이격된 하부전극을 포함하는 제1 상부 커패시터; 및
    상기 제1 상부 커패시터 상에 적층된 제1 상부 스위칭 소자를 포함하는 것을 특징으로 하는 FRAM.
  13. 제 12 항에 있어서, 상기 제1 상부 커패시터는 상기 제1 하부 커패시터와 동일한 것을 특징으로 하는 FRAM.
  14. 제 12 항에 있어서, 상기 제1 상부 스위칭 소자는 상기 제1 하부 스위칭 소자와 동일한 것을 특징으로 하는 FRAM.
  15. 제 12 항에 있어서, 상기 제1 상부 커패시터의 하부전극은 상기 비트라인사이의 상기 제2 기판 상에 구비된 것을 특징으로 하는 FRAM.
  16. 제 12 항에 있어서, 상기 제1 상부 커패시터의 하부전극과 상기 제2 기판사이에 상기 비트라인을 덮는 층간 절연층이 구비된 것을 특징으로 하는 FRAM.
  17. 제 12 항에 있어서, 상기 제1 상부 커패시터와 상기 제1 상부 스위칭 소자사이에 양자의 본딩을 위한 금속라인이 구비된 것을 특징으로 하는 FRAM.
  18. 제 17 항에 있어서, 상기 금속라인과 상기 상부 스위칭 소자는 도전성 플러그로 연결된 것을 특징으로 하는 FRAM.
  19. 제 12 항에 있어서, 상기 제1 상부 스위칭 소자는 층간 절연층에 내재되어 있고, 상기 층간 절연층과 상기 제1 상부 커패시터에 각각 본딩패드가 구비된 것을 특징으로 하는 FRAM.
  20. 제 12 항에 있어서, 상기 제1 상부 스위칭 소자 상에 제3 기판이 구비된 것을 특징으로 하는 FRAM.
  21. 제 20 항에 있어서, 상기 제3 기판 상에 상기 제1 상부 스위칭 소자와 연결된 비트라인이 구비된 것을 특징으로 하는 FRAM.
  22. 제 9 항에 있어서, 상기 제2 기판 상에 상기 제1 및 제2 하부 스위칭 소자에 연결된 비트라인이 구비된 것을 특징으로 하는 FRAM.
  23. 제 9 항에 있어서, 상기 제1 및 제2 하부 스위칭 소자는 동일한 것을 특징으로 하는 FRAM.
  24. 제 22 항에 있어서, 상기 제2 기판 상에 상기 비트라인과 비접촉된 하부전극을 포함하고 상기 제2 하부 스위칭 소자와 연결된 상부 커패시터가 구비된 것을 특징으로 하는 FRAM.
  25. 제 24 항에 있어서, 상기 상부 커패시터의 하부전극은 상기 비트라인사이의 상기 제2 기판 상에 구비된 것을 특징으로 하는 FRAM.
  26. 제 24 항에 있어서, 상기 상부 커패시터의 하부전극과 상기 제2 기판사이에 상기 비트라인을 덮는 층간 절연층이 구비된 것을 특징으로 하는 FRAM.
  27. 제 24 항에 있어서, 상기 제1 및 제2 하부 스위칭 소자의 상기 비트라인과 연결된 영역은 확장된 부분을 갖고 있고, 상기 비트라인은 상기 확장된 부분 위를 지나도록 구비된 것을 특징으로 하는 FRAM.
  28. 제 24 항에 있어서, 상기 상부 커패시터와 연결되는 상기 제2 하부 스위칭 소자의 해당 영역은 확장된 부분을 갖고 있고, 상기 하부전극은 상기 확장된 부분 위를 지나도록 구비된 것을 특징으로 하는 FRAM.
  29. 제 24 항에 있어서, 상기 비트라인에 돌기가 형성되어 있고, 상기 비트라인은 상기 돌기를 통해서 상기 제1 및 제2 하부 스위칭 소자에 연결된 것을 특징으로 하는 FRAM.
  30. 제 24 항에 있어서, 상기 상부 커패시터의 하부전극에 돌기가 형성되어 있고, 상기 하부전극은 상기 돌기를 통해서 상기 제2 하부 스위칭 소자에 연결된 것을 특징으로 하는 FRAM.
  31. 제 24 항에 있어서, 상기 비트라인은 상기 제1 및 제2 스위칭 소자 위를 지나도록 구비되어 있되, 상기 하부전극과 상기 제2 스위칭 소자의 연결부분은 우회하여 구비된 것을 특징으로 하는 FRAM.
  32. 제 26 항에 있어서, 상기 하부전극은 상기 비트라인과 나란하고, 상기 비트라인 위를 지나도록 구비된 것을 특징으로 하는 FRAM.
  33. 제 24 항에 있어서, 상기 상부 커패시터 상에 상기 상부 커패시터와 비접촉된 상부 FRAM이 더 구비된 것을 특징으로 하는 FRAM.
  34. 제 33 항에 있어서, 상기 상부 FRAM은,
    제1 커패시터; 및
    상기 제1 커패시터 상에 적층된 제1 스위칭 소자를 포함하는 것을 특징으로 하는 FRAM.
  35. 제 34 항에 있어서, 상기 제1 스위칭 소자 상에 제3 기판이 구비된 것을 특징으로 하는 FRAM.
  36. 제 35 항에 있어서, 상기 제3 기판과 상기 제1 커패시터사이에 상기 제1 커패시터와 비접촉된 제2 스위칭 소자가 구비되어 있고, 상기 제3 기판 상에 상기 제1 및 제2 스위칭 소자와 연결된 비트라인이 구비되어 있으며, 상기 제3 기판 상에 상기 비트라인과 비접촉되게 상기 제2 스위칭 소자에 연결된 제2 커패시터가 구비된 것을 특징으로 하는 FRAM.
  37. 제1 기판 상에 구비된 스위칭 소자; 및
    상기 스위칭 소자에 결합된, 제2 기판 상에 구비된 기능소자를 포함하고,
    상기 스위칭 소자와 상기 기능 소자가 한 쌍을 이루며, 상기 스위칭 소자와 상기 기능 소자를 포함하는 복수의 쌍이 적층 구조를 이룬 것을 특징으로 하는 전자 소자.
  38. 제 37 항에 있어서, 상기 스위칭 소자와 상기 기능소자는 도전체로 결합된 것을 특징으로 하는 전자 소자.
  39. 제 37 항에 있어서, 상기 스위칭 소자는 트랜지스터인 것을 특징으로 하는 전자 소자.
  40. 제 37 항에 있어서, 상기 기능소자는 기억매체, LCD 또는 트랜지스터인 것을 특징으로 하는 전자 소자.
  41. 제 40 항에 있어서, 상기 기억매체는 커패시터 또는 저항체인 것을 특징으로 하는 전자 소자.
  42. 삭제
  43. 제 37 항에 있어서, 상기 적층 구조에서 상기 스위칭 소자가 상기 기능 소자 하부에 구비된 것을 특징으로 하는 전자 소자.
  44. 제1 기판의 제1 면 상에 제1 커패시터를 형성하는 제1 단계;
    제2 기판의 제1 면 상에 제1 스위칭 소자를 형성하는 제2 단계; 및
    상기 제1 커패시터와 상기 제1 스위칭 소자를 본딩하는 제3 단계를 포함하는 것을 특징으로 하는 FRAM 제조 방법.
  45. 제 44 항에 있어서, 상기 제1 단계는,
    상기 제1 기판의 제1 면 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 강유전막을 형성하는 단계; 및
    상기 강유전막 상에 상기 제1 전극과 교차하는 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 FRAM 제조방법.
  46. 제 45 항에 있어서, 상기 강유전막에 제1 본딩패드 및 제1 정렬키를 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  47. 제 44 항에 있어서, 상기 제2 단계와 제3 단계사이에,
    상기 제2 기판의 제1 면 상에 상기 제1 스위칭 소자를 덮는 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 상기 제1 스위칭 소자가 노출되는 비어홀을 형성하는 단계;
    상기 비어홀에 도전성 플러그를 채우는 단계; 및
    상기 층간 절연층 상에 상기 도전성 플러그와 연결되는 금속라인을 형성하는 단계를 포함하는 것을 특징으로 하는 FRAM 제조 방법.
  48. 제 47 항에 있어서, 상기 비어홀을 형성하는 단계에서 제2 본딩패드 및 제2 정렬키를 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  49. 제 44 항에 있어서, 상기 제3 단계는,
    상기 제1 기판의 제1 면과 마주하는 제2 면을 제1 홀더에 흡착시키는 단계;
    상기 제2 기판의 제1 면과 마주하는 제2 면을 제2 홀더에 흡착시키는 단계;
    상기 제1 커패시터 및 상기 제1 스위칭 소자가 본딩위치에 위치하도록 상기 제1 및 제2 기판을 정렬시키는 단계;
    상기 제1 커패시터 및 상기 제1 스위칭 소자를 가압 접촉시키는 단계;
    상기 제1 커패시터 및 상기 제1 스위칭 소자의 가압 접촉된 부분을 가열하는 단계; 및
    상기 제1 및 제2 홀더를 제거하는 단계를 포함하는 것을 특징으로 하는 FRAM 제조 방법.
  50. 제 49 항에 있어서, 상기 제1 커패시터와 상기 제1 스위칭 소자가 가압 접촉된 결과물을 초고진공 상태에서 열처리하여 상기 제1 커패시터 및 상기 제1 스위칭 소자의 가압 접촉 부분을 가열하는 것을 특징으로 하는 FRAM 제조 방법.
  51. 제 49 항에 있어서, 상기 제1 커패시터와 상기 제1 스위칭 소자의 접촉 부분에 레이저를 조사하여 상기 접촉 부분을 가열하는 것을 특징으로 하는 FRAM 제조 방법.
  52. 제 51 항에 있어서, 상기 레이저를 조사하기 위하여 상기 제2 기판과 마주하는 상기 제2 홀더의 일면에 상기 접촉 부분에 대응되는 영역에 투광영역이 존재하고 나머지 영역이 차광영역인 마스크를 부착하는 것을 특징으로 하는 FRAM 제조 방법.
  53. 제 49 항에 있어서, 상기 제1 및 제2 홀더를 제거한 후, 상기 제1 기판 또는 제2 기판의 두께를 얇게 하는 것을 특징으로 하는 FRAM 제조 방법.
  54. 제 51 항에 있어서, 상기 제2 기판의 상기 제1 면과 마주하는 상기 제2 기판의 제2 면 상에 상기 제1 스위칭 소자와 연결되도록 비트라인을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  55. 제 44 항에 있어서, 상기 제1 커패시터와 상기 제1 스위칭 소자는 솔더범프를 매개로 하여 본딩하는 것을 특징으로 하는 FRAM 제조 방법.
  56. 제 54 항에 있어서, 상기 제2 기판의 상기 제2 면 상에 상기 비트라인과 비접촉되게 FRAM층을 형성하는 것을 특징으로 하는 FRAM 제조방법.
  57. 제 56 항에 있어서, 상기 FRAM층은,
    상기 제2 면 상에 상기 비트라인과 비접촉되게 상부 커패시터를 형성하는 단계; 및
    상기 상부 커패시터 상에 상부 스위칭 소자를 형성하는 단계를 거쳐 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  58. 제 57 항에 있어서, 상기 상부 커패시터와 상기 제2 면사이에 상기 비트라인을 덮는 층간 절연층을 형성하는 것을 특징으로 하는 FRAM 제조방법.
  59. 제 57 항에 있어서, 상기 비트라인사이의 상기 제2 면 상에 상기 상부 커패시터의 하부전극을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  60. 제 44 항에 있어서, 상기 제2 기판의 상기 제1 면 상에 제2 스위칭 소자를 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  61. 제 60 항에 있어서, 상기 제2 기판의 상기 제1 면과 마주하는 상기 제2 기판의 제2 면에 상기 제1 및 제2 스위칭 소자와 연결되는 비트라인을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  62. 제 61 항에 있어서, 상기 제2 기판의 제2 면 상에 상기 비트라인과 비접촉되면서 상기 제2 스위칭 소자와 연결되는 상부 커패시터를 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  63. 제 62 항에 있어서, 상기 상부 커패시터와 상기 제2 면사이에 상기 비트라인을 덮는 층간 절연층을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  64. 제 62 항에 있어서, 상기 비트라인사이의 상기 제2 면 상에 상기 상부 커패시터의 하부전극을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  65. 제 62 항에 있어서, 상기 상부 커패시터 상에 층간 절연층을 형성하고, 상기 층간 절연층 상에 FRAM층을 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  66. 제 65 항에 있어서, 상기 FRAM층은,
    상기 층간 절연층 상에 커패시터를 형성하는 단계;
    제3 기판의 제1 면에 스위칭 소자를 형성하는 단계; 및
    상기 커패시터에 상기 스위칭 소자를 본딩하는 단계를 거쳐 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  67. 제 65 항에 있어서, 상기 FRAM층은,
    상기 층간 절연층 상에 하부 커패시터를 형성하는 단계;
    제3 기판의 제1 면에 상기 하부 커패시터 연결수단을 갖는 스위칭 소자와 상 기 수단을 갖지 않는 스위칭 소자를 형성하는 단계;
    상기 연결수단을 갖는 스위칭 소자를 상기 하부 커패시터에 본딩하는 단계;
    상기 제3 기판의 상기 제1 면과 마주하는 제2 면에 상기 두 스위칭 소자와 연결되는 비트라인을 형성하는 단계; 및
    상기 제3 기판의 상기 제2 면 상에 하부전극이 상기 비트라인과 접촉되지 않으면서 상기 하부 커패시터 연결수단을 갖지 않는 스위칭 소자와 연결되도록 상부 커패시터를 형성하는 단계를 거쳐 형성하는 것을 특징으로 하는 FRAM 제조 방법.
  68. 제 67 항에 있어서, 상기 연결수단은 상기 하부 커패시터와 접촉되는 금속라인과 상기 금속라인과 상기 스위칭 소자를 연결하는 도전성 플러그인 것을 특징으로 하는 FRAM 제조 방법.
  69. 제1 기판 상에 스위칭 소자를 형성하는 단계;
    제2 기판 상에 기능 소자를 형성하는 단계; 및
    상기 스위칭 소자 및 상기 기능 소자를 본딩하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
  70. 제 69 항에 있어서, 상기 스위칭 소자와 상기 기능 소자가 한 쌍을 이루도록 본딩하고, 본딩된 결과물 상에 상기 스위칭 소자 및 상기 기능 소자를 포함하는 복수의 쌍을 더 적층하는 것을 특징으로 하는 전자 소자의 제조방법.
  71. 제 70 항에 있어서, 상기 본딩된 결과물의 상기 기능 소자 영역을 기판으로 하여 제2 스위칭 소자를 형성하는 단계;
    독립된 기판에 제2 기능소자를 형성하는 단계; 및
    상기 제2 기능소자와 상기 제2 스위칭 소자를 본딩하는 단계를 포함하는 것을 특징으로 하는 전자 소자의 제조방법.
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