KR100899541B1 - 박리 방법 및 반도체 장치 제조 방법 - Google Patents

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Abstract

피박리층에의 손상을 방지할 수 있는 박리 방법이 제공된다. 이에 따라, 소 영역을 갖는 피박리층만이 아니라 대 영역을 갖는 피박리층이 고 수율로 전체 표면 위에 박리될 수 있다. 제 1 재료층(11)과 제 2 재료층(12) 간 접촉 특성을 부분적으로 감소시키는 처리(레이저 광 조사, 가압 등)가 박리 전에 수행되고, 이어서 물리적인 수단에 의해 박리가 행해진다. 그러므로, 제 2 재료층(12)의 안쪽 부분 혹은 계면에서 충분한 분리가 쉽게 행해질 수 있다.
Figure 112002027065365-pat00001
박리, 재료층, 반도체 제조 방법

Description

박리 방법 및 반도체 장치 제조 방법{Peeling method and method of manufacturing semiconductor device}
도 1a 내지 1d는 실시 형태 1의 설명도들.
도 2a 내지 2c는 실시 형태 2의 설명도들.
도 3a 내지 3d는 실시 형태 3의 설명도들.
도 4a 내지 4c는 테스트의 설명도들.
도 5a 내지 5d는 활성 매트릭스 기판을 제조하는 단계들을 도시한 단면도들.
도 6a 내지 6c는 활성 매트릭스 기판을 제조하는 단계들을 도시한 단면도들.
도 7은 활성 매트릭스 기판을 도시한 단면도.
도 8a 내지 8d는 실시예 2의 설명도들.
도 9a 내지 9c는 실시예 2의 설명도들.
도 10은 액정 모듈을 도시한 도면.
도 11a 내지 11d는 실시예 4의 설명도들.
도 12a 및 12b는 실시예 5의 설명도들.
도 13은 실시예 5의 설명도.
도 14는 실시예 6의 설명도.
도 15a 내지 15f는 전자 장치들의 예들을 도시한 도면들.
도 16a 내지 16c는 전자 장치들의 예들을 도시한 도면들.
도 17a 내지 17c는 테스트에서 비교 예의 설명도들.
도 18은 AlN 막 및 AlNO 막의 투과율들을 나타낸 그래프.
*도면의 주요 부분에 대한 부호의 설명*
10 : 기판 11 : 제 1 재료층
12 : 제 2 재료층 24 : 레이저 광
25 : 노즐 103 : 베이스 절연층
201 : n채널 TFT 202 : p채널 TFT
207 : 화소부 409 : 본딩층
발명의 배경
1.발명의 분야
본 발명은 박막 트랜지스터들(이하 TFT라 함)로 구성된 회로를 구비한 반도체 장치 및 이의 제조 방법에 관한 것이다. 본 발명은 예를 들면 액정 표시 패널로 대표되는 전기-광학 장치 및 이러한 전기-광학 장치가 부품으로서 실장된 전자 장 치에 관한 것이다.
이 명세서에서 반도체 장치는 전기-광학 장치, 광 방출 장치, 반도체 회로, 및 전자장치를 포함하는, 반도체 특성들을 이용하여 작용되는 일반적인 장치를 나타냄을 주의하라.
2. 관련 분야의 설명
최근에, 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께가 약 수 내지 수 백 nm)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 끌어왔다. 박막 트랜지스터는 IC 혹은 전기-광학 장치와 같은 전자장치에 널리 적용된다. 특히, 이미지 표시 장치의 스위칭 소자로서의 박막 트랜지스터의 신속한 개발이 필요하다.
이러한 이미지 표시장치를 이용한 여러 가지 응용들이 예상되고, 특히 이동장치에의 활용이 주목된다. 현재, 유리 기판 혹은 석영 기판이 많은 경우들의 TFT 형성에 사용된다. 그러나, 이들은 쉽게 크랙되고 무겁다는 결점이 있다. 또한, 대량 생산의 경우, 큰 규모의 유리 기판 혹은 석영 기판을 사용하기가 곤란하여 이들 기판들은 적합하지 않다. 이에 따라, 유연한 기판, 통상, 유연한 플라스틱 막 상에 TFT 소자의 형성이 시도되고 있다.
그러나, 플라스틱 막은 열 저항력이 낮기 때문에, 최대 공정 온도를 감소시킬 필요가 있다. 결과적으로, 현 환경들 하에서는, 바람직한 전기적 특성을 갖는 TFT는 유리 기판이 사용되는 경우에 비해 플라스틱 막 상에 형성될 수 없다. 그러므로, 플라스틱 막에 고성능의 액정 표시 장치 및 광 방출 소자는 실현되고 있지 않다.
또한, 분리층을 통해 기판 상에 놓인 피박리층을 기판으로부터 박리하는 박리 방법이 이미 제안되어 있다. 예를 들어, JP 10-125929 A 혹은 JP 10-125931 A에 기재된 기술에 따르면, 비정질 실리콘(혹은 폴리실리콘)으로 만들어진 분리층이 기판 상에 제공되고, 이 층에는 비정질 실리콘 내 함유된 수소를 방출시키기 위해서 기판을 통해 레이저 광이 조사된다. 결과적으로, 분리층 내에 갭들이 생기게 되므로, 피박리층이 기판으로부터 분리된다. 또한, JP 10-125930 A에 따르면, 상기 기술을 사용하여 액정 표시 장치를 완성하기 위해서 플라스틱 막에 피박리층(본 문서에서는 전사층이라 불림)이 본딩되는 것이 기재되어 있다.
그러나, 상기 방법에 따르면, 큰 투명한 특성을 갖는 기판을 사용하는 것이 필수이다. 또한, 기판을 통하여 레이저 광을 투과시켜 비정질 실리콘 내 함유된 수소를 방출시킬 정도의 비교적 높은 에너지로 레이저 광 조사를 수행해야 할 필요가 있다. 따라서, 피박리층이 손상되는 문제가 있다. 더욱이, 위의 방법에 따르면, 분리층 상에 소자가 제조되는 경우, 예를 들면, 고온 열 처리가 소자 제조 공정에서 수행될 때, 분리층 내 함유된 수소가 확산되어 이것의 농도가 감소된다. 따라서, 레이저 광이 분리층에 조사되어도, 박리가 충분하게 수행되지 않을 가능성이 있다. 그러므로, 분리층 내 함유된 수소량이 유지될 때, 분리층 형성 후에 수행된 공정에 제한이 있게 되는 문제가 있다. 더구나, 위의 문서에는, 피박리층에의 손상을 방지하기 위해서 광 차폐층 혹은 반사층이 제공되는 것이 기재되어 있다. 그러나, 이 경우, 투과형 액정 표시 장치를 제조하기가 곤란하다. 또한, 위의 방법에서, 큰 면적을 갖는 피박리층을 박리하기가 곤란하다.
또한, 종래의 박리 방법에 따라, 박리 현상을 야기하는 층(분리층 등)으로서 박막이 사용된다. 따라서, 막 두께에 불균일성이 기판에서 야기될 때, 분리층과 기판 간 접촉 특성이 불균일해져 박리할 때 기판 내 불충분한 박리 혹은 크랙과 같은 불충분한 박리가 쉽게 유발된다.
발명의 요약
본 발명은 상기 문제들을 감안하여 된 것이다. 그러므로, 본 발명의 목적은 피박리층이 손상되지 않고 작은 영역을 갖는 피박리층만이 아니라 큰 영역을 갖는 피박리층이 전체 표면 위에 불충분한 박리를 유발함이 없이 박리될 수 있는 박리 방법을 제공하는 것이다.
또한, 본 발명의 목적은 피박리층의 형성에서 열처리 온도, 기판의 종류, 등에 의해 제한받지 않는 박리 방법을 제공하는 것이다.
또한, 본 발명의 목적은 중량을 줄이기 위해서 피박리층을 각종의 베이스 부재(member)들에 본딩되는 반도체 장치 및 이의 제조 방법을 제공하는 것이다. 특히, 본 발명의 목적은 TFT로 대표되는 각종의 소자들(박막 다이오드, 실리콘 PIN 접합을 갖는 광전자 변환 소자(태양전지, 센서 등) 및 실리콘 저항 소자)을, 중량을 줄이기 위해 유연한 막에 본딩하는 반도체 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명자들은 많은 테스트들 및 논의들을 하였다. 제 1 재료층을 기판 상에 형성하고 제 2 재료층을 제 1 재료층과 접촉하여 형성한다. 이어서, 제 2 재료층 상에 막을 형성하거나 이에 500℃ 또는 더 높은 온도에서 열처리를 수행하여, 각각의 막들의 내부 응력들을 측정한다. 결과로서, 제 1 재료층은 인장 응력을 가지며 제 2 재료층은 압축 응력을 갖는다. 제 1 재료층과 제 2 재료층의 적층에 관하여, 막 박리와 같은 문제가 공정 중에 야기되지 않는다. 또한, 물리적인 수단, 통상, 기계적인 힘의 인가, 예를 들면, 사람의 손에 의한 박리에 의해서 제 2 재료층의 안쪽 부분 혹은 계면에서 말끔한 분리가 쉽게 수행될 수 있다.
즉, 제 1 재료층과 제 2 재료층 간 본딩력은 열 에너지에 의한 분리에 견디기에 충분한 세기를 갖고 있다. 그러나, 박리 직전에 인장 응력을 갖는 제 1 재료층과 압축 응력을 갖는 제 2 재료층 간에 응력 뒤틀림이 존재한다. 이에 따라, 제 1 재료층과 제 2 재료층의 적층은 기계적인 에너지에 감응하여 박리를 유발한다. 본 발명자들은 박리 현상이 막의 내부 응력에 깊게 관계되어 있음을 알았다. 따라서, 막의 내부 응력을 이용하여 박리를 행하는 박리 공정을 응력 박리 공정이라 한다.
또한, 박리 전에 박리 현상이 쉽게 일어나게 리드(lead)를 만드는 것이 중요하다. 따라서, 접촉 특성을 선택적으로(부분적으로) 감소시키는 전처리가 수행되어, 불충분한 박리를 방지하고 수율(yield)을 더욱 향상시킨다.
즉, 다음을 고찰한다. 막 두께가 작은 영역은 중앙 영역에 비해 기판의 외측 에지에 형성하기가 쉽다. 막 두께가 작다면, 기판에의 접촉 특성이 큰 영역이 만들어진다. 따라서, 이러한 영역에서의 막은 박리에 저항력이 있게 된다. 큰 접촉 특성을 갖는 기판의 외측 에지의 근처만이 레이저 광으로 주사된다. 혹은, 박막에 대해 침(needle)을 수직으로 누르고 침에 부하를 가한다. 이러한 상태에서, 기판의 외측 에지를 따라 침이 이동되어 기판을 스크래치한 후에 박리가 행해진다. 그러므로, 불충분한 박리가 방지될 수 있다.
또한, 위의 전처리가 수행된 영역의 근처부터 박리가 시작되는 것이 바람직하다.
또한, 위의 전처리가 박리 전에 수행될 때, 불충분한 박리가 방지되고 박리되지 않은 재료층들이 박리될 수 있다. 즉, 제 1 재료층 혹은 제 2 재료층, 예를 들면, 다양한 재료들에 관한 마진이 증가되고 막 두께의 범위가 늘어나는 것이 가능하다.
이 명세서에 개시된 박리 방법에 관계된 본 발명의 구성에 따라,
기판 상에 제 1 재료층을 제공하고, 제 1 재료층이 제공된 기판 상에, 제 1 재료층과 접촉하여 적어도 제 2 재료층을 포함하는 적층으로 구성된 피박리층을 형성하는 단계;
제 1 재료층과 제 2 재료층 간 접촉 특성을 부분적으로 감소시키기 위한 처리를 수행하는 단계; 및
제 1 재료층이 제공된 기판으로부터 피박리층을, 제 2 재료층의 안쪽 부분 및 계면 중 하나에서 물리적인 수단에 의해 박리하는 단계를 포함하는 것을 특징으로 하는, 기판으로부터 피박리층을 박리하는 방법이 제공된다.
또한, 위의 구성에 따라서, 제 1 재료층은 1 dyne/cm2 내지 1 x 1010 dyne/cm2의 인장 응력을 갖는 것을 특징으로 한다. 위 범위의 인장 응력을 갖는 재료가 사용되는 한, 특별한 한정은 없다. 따라서, 금속재료(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt, 등), 반도체 재료(예를 들면, Si 혹은 Ge), 절연 재료, 및 유기 재료 중 어느 하나로 만들어진 층, 혹은 이들 재료들의 적층이 제 1 재료층 용으로 사용될 수 있다. 1 dyne/cm2 내지 1 x 1010 dyne/cm2보다 큰 인장 응력을 갖는 막에 대해 열처리가 수행될 때, 박리가 쉽게 일어난다는 것에 유의하라.
또한, 위의 구성에 따라서, 제 2 재료층은 -1 dyne/cm2 내지 -1 x 1010 dyne/cm2의 압축 응력을 갖는 것을 특징으로 한다. 위 범위의 압축 응력을 갖는 재료가 사용될 때, 특별한 한정은 없다. 따라서, 금속재료(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt, 등), 반도체 재료(예를 들면, Si 혹은 Ge), 절연 재료, 및 유기 재료 중 어느 하나로 만들어진 층, 혹은 이들 재료들의 적층이 제 2 재료층 용으로 사용될 수 있다. -1 x 1010 dyne/cm2보다 큰 압축 응력을 갖는 막에 대해 열처리가 수행될 때, 박리가 쉽게 일어난다는 것에 유의하라.
또한, 압축 응력이 형성 직후에 생기더라도, 박리 직전의 상태에서 인장 응력을 갖는 재료가 제 1 재료층 용에 사용될 수 있다.
또한, 위의 구성에 따라서, 또 다른 층, 예를 들면, 절연층 혹은 금속층이 접촉 특성을 향상시키기 위해서 기판과 제 1 재료층 사이에 제공될 수도 있다. 공정을 간단하게 하기 위해서, 제 1 재료층이 기판 상에 형성되는 것이 바람직하다.
또한, 위의 구성에 따라서, 박리를 촉진시키기 위해서, 열처리 혹은 레이저 광 조사가 지지체의 본딩 후에 행해질 수도 있다. 이 경우, 레이저 광을 흡수하는 재료가 제 1 재료층 용으로 선택될 수 있고 제 1 재료층을 가열하여 막의 내부 응력을 변경시킴으로써, 쉽게 박리되게 한다. 레이저 광이 이용될 때, 투명기판이 사용된다.
이 명세서에서 물리적인 수단은 화학이 아닌 물리학에서 이해되는 수단이고, 구체적으로는 역학 법칙으로 대신할 수 있는 공정을 갖는 역학적인 수단 혹은 기계적인 수단을 나타내며, 어떤 동적인 에너지(기계적인 에너지)를 변경하기 위한 수단을 나타냄에 유의한다.
또한, 박리는 본딩층을 통해 지지체가 본딩된 후에 수행될 수 있다. 이 명세서에 개시된 박리 방법에 관계된 본 발명의 또 다른 구성에 따라서,
기판 상에 제 1 재료층을 제공하고, 제 1 재료층이 제공된 기판 상에, 제 1 재료층과 접촉하여 적어도 제 2 재료층을 포함하는 적층으로 구성된 피박리층을 형성하는 단계;
제 1 재료층과 제 2 재료층 간 접촉 특성을 부분적으로 감소시키기 위한 처리를 수행하는 단계;
지지체를 피박리층에 본딩하는 단계; 및
제 1 재료층이 제공된 기판으로부터 지지체가 본딩된 피박리층을, 제 2 재료층의 안쪽 부분 및 계면 중 하나에서 물리적인 수단에 의해 박리되는 단계를 포함하는 것을 특징으로 하는, 기판으로부터 피박리층을 박리하는 방법이 제공된다.
또한, 위의 구성들에 따라서, 물리적인 수단에 의한 박리는 접촉 특성을 감소시키기 위한 처리가 수행되는 영역으로부터 행해지는 것을 특징으로 한다.
또한, 위의 구성들에 따라서, 접촉 특성을 부분적으로 감소시키는 처리는 기판의 외측 에지를 따라 제 1 재료층 및 제 2 재료층 중 하나에 레이저 광을 부분적으로 조사하거나, 제 2 재료층의 안쪽 부분 및 제 2 재료층의 계면 부분 중 하나가 손상되도록 기판의 외측 에지를 따라 외부로부터 압력을 국부적으로 가하는 처리인 것을 특징으로 한다.
또한, 본 발명에 따라서, 투명 기판만이 아니라, 모든 기판들, 예를 들면 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 및 금속 기판이 사용될 수 있고 기판 상에 제공된 피박리층이 박리될 수 있다.
또한, 본 발명에 따른 접촉 특성을 부분적으로 감소시키는 처리가 공지의 박리 방법을 사용하여 박리 전에 수행될 때, 기판 상에 제공된 피박리층은 이송체에 본딩(이송)되어 반도체 장치를 제조할 수 있다. 본 발명에 따른 반도체 장치를 제조하는 방법은,
기판 상에 소자를 포함하는 피박리층을 형성하는 단계;
소자를 포함하는 피박리층에 지지체를 본딩하고 기판으로부터 지지체를 물리적인 수단에 의해 박리하는 단계; 및
소자를 포함하는 피박리층에 이송체를 본딩하여 지지체와 이송체 사이에 소자를 개재시키는 단계를 포함하는 것으로,
기판과 피박리층 사이에 접촉 특성을 부분적으로 감소시키는 처리는 박리 전에 수행되는 것을 특징으로 한다.
또한, 위의 구성에 따라서, 물리적인 수단에 의한 박리는 접촉 특성을 감소시키기 위한 처리가 수행되는 영역으로부터 행해진다.
또한, 위의 구성에 따라서, 접촉 특성을 부분적으로 감소시키는 처리는 기판의 외측 에지를 따라 제 1 재료층 또는 제 2 재료층에 레이저 광을 부분적으로 조사하는 처리이거나, 제 2 재료층의 안쪽 부분 혹은 계면 부분이 손상되도록 기판의 외측 에지를 따라 외부로부터 압력을 국부적으로 가하는 처리이다.
또한, 위의 구성에 따라서, 물리적인 수단에 의한 박리는 기판의 단부 표면에 가스를 내뿜어 행해질 수 있다.
또한, 위의 구성에 따라서, 물리적인 수단에 의한 박리는 레이저 광의 조사와 함께 기판의 단부 표면에 가스를 내뿜어 행해질 수 있다.
또한, 위의 구성에 따라서, 물리적인 수단에 의한 박리는 접촉 특성을 감소시키기 위한 처리가 수행되는 영역으로부터 레이저 광을 사용한 주사와 함께 기판의 단부 표면에 가스를 내뿜어 행해질 수 있다.
또한, 위의 각각의 구성들에 따라서, 가열된 가스가 사용될 수 있고, 가스는 불활성 가스, 전형적으로는, 질소 가스인 것이 바람직하다.
또한, 반도체 장치를 제조하는 방법에 관한 위의 각각의 구성들에 따라서, 소자는 활성층으로서 반도체층을 사용하는 박막 트랜지스터이다. 반도체층은 비정질 구조를 갖는 반도체를 열처리 혹은 레이저 광 조사 처리에 의해 결정화하여 얻어진 결정 구조를 갖는 반도체층인 것을 특징으로 한다.
이 명세서에서 이송체는 박리 후에 피박리층에 본딩되고, 특정하게 한정되는 것은 아니며, 플라스틱, 유리, 금속, 혹은 세라믹 등의 어떤 합성물로 만들어진 베이스 부재일 수 있음에 유의한다. 또한, 이 명세서에서 지지체는 물리적인 수단에 의한 박리에서 피박리층에 본딩되고, 특정하게 한정되는 것은 아니며, 플라스틱, 유리, 금속, 혹은 세라믹 등의 어떤 합성물로 만들어진 베이스 부재일 수 있다. 또한, 이송체의 형상 및 지지체의 형상은 특정하게 한정되지 않으며, 이들은 평탄한 표면 혹은 만곡된 표면을 가질 수도 있고, 유연할 수 있으며, 혹은 막 형상으로 형성될 수도 있다. 또한, 중량 감소가 최우선일 때, 막 형상의 플라스틱 기판은, 예를 들면, PET(polyethylene terephthalate), PES(polyether sulfone), PEN(polyethylene naphthalate), PC(polycarbonate), 나일론, PEEK(polyether ehterketone), PSF(polysulfone), PEI(polyether imide), PAR(polyallylate), PBT(polybutylene terephthalate), 등으로 만들어진 플라스틱 기판이다.
반도체 장치를 제조하는 방법에 관한 위의 각각의 구성들에 따라서, 액정 표시장치가 제조될 때, 지지체는 대향 기판으로서 사용되고 본딩층으로서 시일링(sealing) 부재를 사용하여 피박리층에 본딩되는 것이 바람직하다. 이 경우, 피박리층에 제공된 요소는 화소 전극을 갖는다. 액정 재료는 화소 전극와 대향 기판 사이의 공간에 채워진다.
또한, 반도체 장치를 제조하는 방법에 관한 위의 각각의 구성들에 따라서, EL 광 방출 장치로 대표되는 광 방출 장치가 제조될 때, 지지체가 시일링 부재로서 사용되는 것이 바람직하다. 이에 따라, 광 방출 소자는 유기 화합물 층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 방지하기 위해서 외부로부터 완전히 차폐된다. 또한, 중량 감소가 최우선일 때, 막 형상의 플라스틱 기판이 바람직하다. 그러나, 유기 화합물층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 방지하는 효과는 작다. 따라서, 예를 들면, 질화 알루미늄(AlN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층이 유기 화합물 층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 충분히 방지하는 구조를 얻도록 플라스틱 기판인 지지체에 제공되는 것이 바람직하다. 질화 알루미늄 옥사이드(AlNXOY(X>Y))가 사용될 때는, 막 내 함유된 질소농도는 10 atoms% 내지 80 atoms%인 것이 바람직하다.
또한, EL 광 방출 소자로 대표되는 광 방출 장치가 제조될 때, 지지체의 경우와 같이, 질화 알루미늄(AlN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층이, 유기 화합물 층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 충분히 방지하도록 플라스틱 기판인 이송체에 제공되는 것이 바람직하다. 또한, 이들 막들은 매우 높은 투명특성을 갖고 있으므로 광 방출 소자에 의한 광 방출을 저지하지 않는다.
본 명세서에서 막의 내부 응력은, 기판 상에 형성된 막의 안쪽 부분에 임의의 구역이 취해진 경우, 이 부분의 일측에서 다른 측으로 미치는(exerted) 단위 구역당 응력을 나타냄에 유의한다. 내부 응력은 진공 증착, 스퍼터링, 기상 성장, 등에 의해 형성된 박막 내에 다소 반드시 생긴다고 할 수 있다. 최대값은 109N/m2에 이른다. 내부 응력 값은 박막의 재료, 기판을 구성하는 재료, 박막의 형성 조건 등에 따라 변경된다. 또한, 내부 응력 값은 열 처리에 의해서도 변경된다.
또한, 기판의 표면에 수직한 단위 구역을 통해 대향측에 미치는 응력 방향이 장력 방향인 경우의 상태가 장력 상태이고 이 상태에서의 내부 응력을 인장 응력이라 한다. 또한, 응력 방향이 가압 방향인 경우의 상태가 응축 상태이고 이 상태에서의 내부 응력을 압축 응력이라 한다. 본 명세서의 그래프 및 표의 경우들에서, 인장 응력은 양(+)으로 표시되었고 압축 응력은 음(-)으로 표시되었음에 유의한다.
본 발명의 실시 형태들을 이하에서 설명한다.
[실시 형태 1]
이하, 본 발명에 따른 전형적인 박리 순서를 도 1a 내지 도 1d를 사용하여 간략히 설명한다.
도 1a에서, 참조부호 10은 기판을 나타내며, 11은 인장 응력을 갖는 제 1 재료층, 12는 압축 응력을 갖는 제 2 재료층, 13은 피박리층을 나타낸다.
도 1a에서, 기판(10)으로서는 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 실리콘 기판, 금속 기판, 혹은 스테인리스 스틸 기판이 대안으로 사용될 수도 있다.
먼저, 도 1a에 도시한 바와 같이, 제 1 재료층(11)을 기판(10) 상에 형성한다. 제 1 재료층(11)은 형성 직후에 압축 응력 또는 인장 응력을 가질 수 있다. 제 1 재료층은 박리와 같은 문제가 피박리층의 형성시 열처리 혹은 레이저 광 조사에 의해 야기되지 않으며 피박리층의 형성 직후에 1 dyne/cm2 내지 1 x 1010dyne/cm2의 범위의 인장 응력을 갖는 재료로부터 형성된다는 것이 중요하다. 전형적인 예로서, W, WN, TiN, 및 TiW 중에서 선택되는 원소, 혹은 원소를 주로 함유하거나 이들의 적층을 포함하는 합금 재료 혹은 화합 재료로 만들어지는 단일의 층이 있다.
다음에, 제 1 재료층(11) 상에 제 2 재료층(12)을 형성한다. 제 2 재료층(12)은 박리와 같은 문제가 피박리층의 형성시 열처리 혹은 레이저 광 조사에 의해 야기되지 않으며 피박리층의 형성 직후에 1 dyne/cm2 내지 1 x 1010dyne/cm2의 범위의 압축 응력을 갖는 재료로부터 형성된다는 것이 중요하다. 제 2 재료층(12)의 전형적인 예로서는, 산화 실리콘, 실리콘 옥시나이트라이드, 금속 산화 재료, 혹은 이들의 적층물이 있다. 제 2 재료층(12)은 스퍼터링 방법, 플라즈마 CVD 방법, 혹은 어플라잉 방법(applying method)과 같은 임의의 막 형성 방법을 사용하여 형성될 수 있다.
본 발명에서, 제 2 재료층(12)에는 압축 응력이 생기게 하고 제 1 재료층(11)엔 인장 응력이 생기게 하는 것이 중요하다. 각각의 막 두께들은 제 1 재료층(11)의 내부 응력과 제 2 재료층(12)의 내부 응력을 조정하기에 적합한 1nm 내지 1000nm로 설정되는 것이 바람직하다. 또한, 제 1 재료층(11)의 내부 응력과 제 2 재료층(12)의 내부 응력은 열처리 혹은 레이저 광 조사에 의해 조정될 수 있다.
또한, 공정의 단순화를 위해서, 제 1 재료층(11)을 기판(10)에 접촉하여 형성되는 예를 도 1a 내지 1d에 도시하였다. 버퍼층으로서의 절연층 혹은 금속층을 기판(10)에의 접촉 특성을 향상시키기 위해서 기판(10)과 제 1 재료층(11) 사이에 설치할 수도 있다.
다음에, 피박리층(13)을 제 2 재료층(12) 상에 형성한다(도 1a). 피박리층(13)은 TFT로 대표되는 각종의 소자들(박막 다이오드, 실리콘 PIN 접합을 갖는 광전자 변환 소자, 및 실리콘 저항기 소자)을 포함하는 층이 바람직하다. 또한, 기판(10)이 견딜 수 있는 한, 열처리가 수행될 수 있다. 본 발명에서 제 2 재료층(12)의 내부 응력이 제 1 재료층(11)의 내부 응력과 다를지라도, 피박리층(13)을 형성하는 단계에서 열처리에 의해 막 박리 등은 야기되지 않음에 유의한다.
다음에, 제 1 재료층(11)과 제 2 재료층(12) 간 접촉 특성이 부분적으로 감소된다. 여기서, 레이저 광(15)의 조사가 수행된다(도 1b). 레이저 광에 있어서는 엑시머 레이저, CO2 레이저, 혹은 아르곤 레이저와 같은 가스 레이저, 유리 레이저, 루비 레이저, 알렉산더(alexandrite) 레이저, 혹은 Ti:사파이어 레이저와 같은 고체 레이저, YAG, YVO4, YLF, 혹은 Nd, Tm, 또는 Ho가 도핑된 YAlO3와 같은 결정을 사용하는 고체 레이저, 혹은 반도체 레이저가 바람직하게 사용된다. 또한, 레이저 발진 유형은 연속 발진 및 펄스 발진 중 어느 하나일 수 있다. 레이저 빔은 선형 형상, 사각 형상, 원형 형상, 혹은 타원 형상을 가질 수 있다. 사용될 파장은 기본파, 제 2 고조파, 혹은 제 3 고조파일 수 있고, 바람직하게는 조작자가 적합하게 선택한다. 주사 방향은 길이 방향, 횡방향, 혹은 경사 방향일 수 있다. 또한, 왕복 주사가 행해질 수도 있다.
이와 같이, 박리 전에 박리 현상이 일어나기 쉬운 부분, 즉 리드(lead)를 마련하는 것이 중요하다. 접촉 특성을 선택적으로(부분적으로) 감소시키기 위해서 전처리가 수행될 때, 불충분한 박리가 방지되고 게다가 수율이 향상된다.
다음에, 레이저 광이 조사되는 영역으로부터 박리가 행해져, 제 1 재료층(11)이 형성된 기판(10)이 물리적인 수단(도 1c)에 의해 도 1c에 화살표로 표시된 방향으로 박리된다.
제 2 재료층(12)은 압축 응력을 가지며 제 1 재료층(11)은 인장 응력을 갖는다. 이에 따라, 기판은 비교적 작은 힘으로(예를 들면, 사람의 손, 노즐로부터 분출되는 가스의 분출압력, 초음파 등에 의해) 박리될 수 있다. 또한, 작은 접촉 특성을 갖는 부분은 위의 레이저 광 처리에 의해 부분적으로 형성된다. 이에 따라, 기판은 더 작은 힘으로 박리될 수 있다.
또한, 피박리층(13)이 충분한 기계적 강도를 갖는다는 가정 하에서 예를 설명한다. 피박리층(13)의 기계적 강도가 충분하지 않을 때는, 피박리층(13)을 고정시키기 위한 지지체(도시되지 않음)를 본딩한 후에 기판을 박리하는 것이 바람직하다.
이에 따라, 제 2 재료층(12) 상에 형성된 피박리층(13)이 기판(10)으로부터 분리될 수 있다. 박리 후에 얻어진 상태를 도 1d에 도시하였다.
또한, 박리될 분리된 층(13)은 박리 후에 이송체(도시되지 않음)에 본딩될 수도 있다.
또한, 본 발명은 각종의 반도체 장치 제조 방법들에 적용될 수 있다. 특히, 이송체 및 지지체에 플라스틱 기판이 사용될 때, 중량 감소가 실현된다.
액정 표시 장치를 제조할 때는 지지체를 대향(counter) 기판으로서 사용하고 본딩층으로서 시일링 부재를 사용하여 지지체를 피박리층에 본딩하는 것이 바람직하다. 이 경우, 피박리층에 형성되는 요소는 화소 전극을 갖는다. 액정 재료를 화소 전극과 대향 기판 사이의 공간 내에 채운다. 또한, 액정 표시 장치를 제조하는 순서는 특정하게 한정되지 않는다. 예를 들면, 기판에 형성된 피박리층에 지지체로서의 대향 기판을 본딩하고, 이들 사이에 액정 재료를 주입하고, 이어서 기판을 박리하고, 이송체로서의 플라스틱 기판을 피박리층에 본딩한다. 혹은, 화소 전극을 형성한 후에, 기판을 박리하고, 제 1 이송체로서의 플라스틱 기판을 피박리층에 본딩하고, 이어서 제 2 이송체로서의 대향 기판을 본딩한다.
또한, EL 광 방출 소자로서 대표되는 광 방출 소자를 제조할 때에, 시일링 부재로서 지지체를 사용하는 것이 바람직하다. 이에 따라, 광 방출 소자는 외부로부터 완전히 차폐됨으로써 외부로부터 유기 화합물 층의 열화를 조장하는 습기나 산소와 같은 재료의 인입이 방지된다. 또한, EL 광 방출 소자로 대표되는 광 방출 소자를 제조할 때에, 지지체의 경우처럼, 외부로부터 유기 화합물 층의 열화를 조장하는 습기나 산소와 같은 재료의 인입을 방지하는 것이 바람직하다. 또한, 광 방출 소자의 제조 순서는 특정하게 한정되지 않는다. 예를 들면, 광 방출 소자를 형성한 후에, 지지체로서의 플라스틱 기판을 기판에 형성된 피박리층에 본딩하고, 기판을 박리하고, 이송체로서의 플라스틱 기판을 피박리층에 본딩한다. 혹은, 광 발광 소자를 형성한 후에, 기판을 박리하고, 제1 이송체로서의 플라스틱 기판을 피박리층에 본딩하고, 이어서 제 2 이송체로서의 플라스틱 기판을 본딩한다.
[실시 형태 2]
이 실시 형태에서는 피박리층의 단부 표면에 가스를 분출하여 피박리층을 박리하는 예를 도 2a 내지 2c를 사용하여 간략히 기술한다.
도 2a에서, 참조부호 20은 기판을 나타내며, 21은 인장 응력을 갖는 제1 재료층, 22는 압축 응력을 갖는 제2 재료층, 23은 피박리층을 나타낸다. 도 2a는 도 1a와 동일한 도면이므로 상세한 설명은 여기서는 생략한다.
도 2a에 도시한 상태가 실시 형태 1과 동일한 순서에 의해 얻어진 후에, 도 2b에 도시한 바와 같이, 레이저 광(24)을 부분에 조사하면서, 기판의 단부 표면 내의 제 1 재료층과 제 2 재료층 사이의 계면에 노즐(25)로부터 고압으로 가스를 분출하여, 도 2b에 화살표로 나타낸 방향으로 박리를 행한다.
여기서, 풍압이 물리적인 수단으로서 사용된다. 그러나, 말할 나위 없이 물리적인 수단은 특정하게 한정되는 것은 아니다. 또한, 풍압에 의한 박리가 레이저 광(24)의 조사와 동시에 행해지는 예를 여기서 보였다. 레이저 광 조사는 우선 제 1 재료층(21)과 제 2 재료층(22) 간 접촉 특성을 부분적으로 감소시키기 위해서 수행된 후에 박리가 풍압에 의해 행해질 수 있다.
또한, 예를 들면, 질소 가스 혹은 아르곤 가스와 같은 불활성 가스를 분출 가스로서 사용하는 것이 바람직하다. 가스는 실온 하에서 사용될 수도 있고 고온으로 가열될 수도 있다.
또한, 박리 방향을 따라 주사하기 위한 레이저 광(24)이 조사될 수도 있다. 또한, 노즐(25)이 이동될 수도 있다.
제 2 재료층(22)은 압축 응력을 가지며 제 1 재료층(21)은 인장 응력을 갖는다. 이에 따라, 피박리층은 비교적 작은 풍압에 의해 박리될 수 있다. 또한, 작은 접촉 특성을 갖는 부분은 상기 레이저 광 처리에 의해 부분적으로 형성된다. 이에 따라, 피박리층은 더 작은 풍압에 의해 박리될 수 있다.
또, 피박리층(23)이 충분한 기계적 강도를 갖는다는 가정 하에서 예를 설명한다. 피박리층(23)의 기계적 강도가 충분하지 않을 때는, 피박리층(23)을 고정시키기 위한 지지체(도시되지 않음)를 그에 본딩한 후에 이를 박리하는 것이 바람직하다.
이에 따라, 제 2 재료층(22) 상에 형성된 피박리층(23)이 기판(20)으로부터 분리될 수 있다. 박리 후에 얻어진 상태를 도 2c에 도시하였다.
또한, 박리될 분리된 층(23)은 박리 후에 이송체(도시되지 않음)에 본딩될 수도 있다.
또한, 본 발명은 각종의 반도체 장치 제조 방법들에 적용될 수 있다. 특히, 이송체 및 지지체에 대해 플라스틱 기판이 사용될 때, 중량 감소가 실현된다.
[실시 형태 3]
이 실시 형태에서는, 접촉 특성을 부분적으로 감소시키기 위해서 박리 전에 피박리층에 다이아몬드 펜으로 압력을 가하는 예를 도 3a 내지 3d를 사용하여 간략히 기술한다.
도 3a에서, 참조부호 30은 기판을 나타내며, 31은 인장 응력을 갖는 제 1 재료층, 32는 압축 응력을 갖는 제 2 재료층, 33은 피박리층을 나타낸다. 도 3a는 도 1a와 동일한 도면이므로 상세한 설명은 여기서는 생략한다.
도 3a에 도시한 상태가 실시 형태 1과 동일한 순서에 의해 얻어진 후에, 도 3b에 도시한 바와 같이, 피박리층을 스크래치하기 위해서 펜(34)에 외부 힘(35)을 가함으로써, 제 1 재료층(31)과 제 2 재료층(32) 간 접촉 특성을 부분적으로 감소시킨다. 여기서는 다이아몬드 펜이 사용된다. 바람직하게는, 단단한 침이 수직으로 가압되고 부하 하에서 이동된다.
따라서, 박리 전에 박리 현상이 일어나기 쉬운 부분, 즉 리드를 마련하는 것이 중요하다. 접촉 특성을 선택적으로(부분적으로) 감소시키기 위해서 전처리가 수행될 때, 불충분한 박리가 방지되고 게다가 수율이 향상된다.
다음에, 부하가 가해진 영역으로부터 박리가 행해져, 제 1 재료층(31)이 형성된 기판(30)이 물리적인 수단(도 3c)에 의해 도 3c에 화살표로 표시된 방향으로 박리된다.
제 2 재료층(32)은 압축 응력을 가지며 제 1 재료층(31)은 인장 응력을 갖는다. 이에 따라, 기판은 비교적 작은 힘으로 박리될 수 있다. 또한, 작은 접촉 특성을 갖는 부분은 위의 레이저 광 처리에 의해 부분적으로 형성된다. 이에 따라, 기판은 더 작은 힘으로 박리될 수 있다.
또, 피박리층(33)이 충분한 기계적 강도를 갖는다는 가정 하에서 예를 설명한다. 피박리층(33)의 기계적 강도가 충분하지 않을 때는, 피박리층(33)을 고정시키기 위한 지지체(도시되지 않음)를 그에 본딩한 후에 이를 박리하는 것이 바람직하다.
이에 따라, 제 2 재료층(32) 상에 형성된 피박리층(33)이 기판(30)으로부터 분리될 수 있다. 박리 후에 얻어진 상태를 도 3d에 도시하였다.
또한, 박리될 분리된 층(33)은 박리 후에 이송체(도시되지 않음)에 본딩될 수도 있다.
또한, 본 발명은 여러 가지 반도체 장치 제조 방법들에 적용될 수 있다. 특히, 이송체 및 지지체에 플라스틱 기판이 사용될 때, 중량 감소가 실현된다.
또한, 다이아몬드 펜을 사용하여 다음의 테스트를 행한다. 여기서는 제1 재료층으로서 TiN 막을 사용하고 제 2 재료층으로서는 SiO2 막을 사용한다.
샘플을 얻기 위해서, 100nm의 막 두께를 갖는 TiN 막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다.
다음에, 산화 실리콘층을 스퍼터링 방법으로 200nm의 막 두께로 형성한다. 산화 실리콘층에 대한 막 형성 조건에 관하여, RF형 스퍼터링 장치와 산화 실리콘 타겟(30.5 cm의 직경)이 사용된다. 또한, 기판의 온도를 150℃로 설정하고, 막 형성 압력을 0.4Pa로 설정하고, 막 형성 파워를 3kW로 설정하고 아르곤 유속/산소 유속 = 35sccm/15sccm으로 한다.
다음에, 베이스 절연층을 플라즈마 CVD 방법에 의해 산화 실리콘층(33) 상에 형성한다. 베이스 절연층에 관하여, 50nm의 막 두께를 갖는 실리콘 옥시나이트라이드 막(조성비: Si=32%, O=27%, N=24%, H=17%)을, 희가스들(raw gases)로서의 SiH4, NH3, 및 N2O을 사용한 플라즈마 CVD 방법에 의해 300℃의 막 형성 온도에서 형성한다. 표면을 오존수로 세척한 후 표면 상에 형성된 산화막을 희석 불화수소산(1/100 희석)으로 제거한다. 이어서, 100nm의 두께를 갖는 실리콘 옥시나이트라이드막(조성비: Si=32%, O=59%, N=7%, H=2%)을, 희가스들로서의 SiH4, 및 N2O을 사용한 플라즈마 CVD 방법에 의해 300℃의 막 형성 온도에서 적층한다. 또한, 54nm 두께의 비정질 구조의 반도체층(여기서는, 비정질 실리콘층)을 공기 중에 노출시키지 않고 막 형성 가스로서 SiH4을 사용한 플라즈마 CVD 방법에 의해 300℃의 막 형성 온도에서 형성한다.
다음에, 중량 변환으로 10ppm의 니켈을 함유하는 니켈 아세테이트 용액을 스피너(spinner)에 의해 전체 표면에 적용한다. 스퍼터링 방법에 의해 전체 표면에 니켈 원소들을 스프레이하는 방법을 애플리케이션 대신으로 사용할 수도 있다. 이어서, 결정구조의 반도체막(여기서는, 폴리실리콘 층)을 형성하기 위한 결정화를 위해 열처리를 수행한다. 여기서, 탈수소화(1시간 동안 500℃에서)를 위한 열처리를 수행하고 그 후 결정화(4시간 동안 550℃에서)를 위한 열처리를 수행하여 결정구조의 실리콘막을 얻는다. 실리콘의 결정화를 촉진시키는 금속 원소로서 니켈을 사용한 결정화 기술이 여기서 사용되었음에 유의한다. 예를 들면 고상 방법(solid phase method) 혹은 레이저 결정화 방법과 같은 다른 공지의 결정화 기술이 사용될 수 있다.
다음에, 도 4a에 도시한 로드 라인(41)이 다이아몬드 펜에 의해 스크래치된다. 로드 라인은 임의이며 박리될 영역(42) 내 기판의 단부 표면에 평행하게 설정된다. 여기서는, 기판의 단부 표면과 접촉하여 위치한, 기판에 형성된 폴리실리콘 층의 부분이 박리된다.
다음에, 박리될 영역(폴리실리콘 층)에 본딩 테이프를 본딩한다.
다음에, 기판으로부터 본딩 테이프를 분리하기 위해서 도 4b에 화살표로 표시한 방향(박리 방향)으로 손으로 장력을 가한다. 박리 후에 얻어진 기판 상태를 도 4b에 도시하였으며 박리 후에 얻어진 테이프의 상태를 도 4c에 도시하였다. 박리된 영역(43)을 테이프에서 시각적으로 관찰할 수 있다.
비교를 위해서, 다이아몬드 펜으로 스크래치하지 않고 본딩 테이프를 본딩한 후에 박리를 행한다. 결과로서, 도 17a에 도시한 바와 같이, 박리될 영역(51)에 본딩 테이프를 본딩하였을 때에도, 박리되지 않은 채 남은 영역(53)(도 17b)이 기판 상에 생긴다. 따라서, 도 17c에 도시한 바와 같이, 박리된 영역(54)이 테이프에 부분적으로 생기게 되어, 불충분한 박리가 야기된다.
불충분한 박리의 원인은 다음과 같은 것들이라 생각된다. 즉, 기판의 중앙의 영역에 비해, 작은 막 두께를 갖는 부분을 기판의 외측 에지에 형성하기가 쉽다. 막 두께가 작다면, 기판에의 높은 접촉 특성을 갖는 부분이 형성되어 박리하기가 어렵게 된다.
따라서, 박리 전에 박리 현상이 일어나기 쉽게 되게 리드를 마련하는 것이 중요하다. 접촉 특성을 선택적으로(부분적으로) 감소시키기 위한 전처리가 수행될 때, 피박리층이 기판으로부터 전체 표면 위에 박리될 수 있다.
여기서, 스크래칭은 본딩 테이프의 본딩 전에 다이아몬드 펜에 의해 행해진다. 스크래칭은 테이프를 본딩한 후에 다이아몬드 펜에 의해 행해질 수도 있다.
또한, 여기서 제1 재료층(TiN층) 및 제2 재료층(SiO2층)을 사용하여 박리를 행하는 예를 설명한다. 그러나, 박리 방법은 특정하게 한정되지 않는다. 예를 들어, 비정질 실리콘(혹은 폴리실리콘)으로 된 별도의 층을 형성하고 이에 기판을 통해 레이저 광을 조사하여 비정질 실리콘막 내 함유된 수소를 방출시킴으로써, 피박리층으로부터 기판을 분리하기 위한 갭들이 생기게 하는 방법에서, 접촉 특성을 선택적으로(부분적으로) 감소시키기 위한 전처리가 박리 전에 기판의 외측 에지 근처에서만 수행될 때, 박리는 불충분한 박리 없이 행해질 수 있다.
다음에, 제1 재료층의 재료로서 TiN, W, WN, Ta, 혹은 TaN을 사용할 때, 제 2 재료층(산화 실리콘: 200nm의 막 두께)이 제 1 재료층과 접촉하여 형성된다. 이어서, 제 2 재료층 상에 형성된 피박리층이 기판으로부터 박리될 수 있는지 여부를 체크하기 위한 다음의 테스트가 행해진다.
샘플 1을 얻기 위해서, 100nm 막 두께의 TiN막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
샘플 2를 얻기 위해서, 50nm 막 두께의 W막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
샘플 3을 얻기 위해서, 50nm 막 두께의 WN막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
샘플 4를 얻기 위해서, 50nm 막 두께의 TiN막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
샘플 5를 얻기 위해서, 50nm 막 두께의 Ta막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
샘플 6을 얻기 위해서, 50nm 막 두께의 TaN막을 스퍼터링 방법에 의해 유리 기판 상에 형성한 후 200nm의 막 두께를 갖는 산화 실리콘막을 스퍼터링 방법으로 형성한다. 산화 실리콘막을 형성한 후, 위의 테스트에서처럼 적층과 결정화를 수행한다.
이와 같이 하여, 샘플 1 내지 6이 얻어졌다. 각각의 샘플에 관하여, 이의 일부를 다이아몬드 펜으로 스크래치한 후, 피박리층에 본딩 테이프를 본딩하고, 박리 여부를 체크하기 위한 테스트를 행한다. 결과를 표 1에 나타내었다.
표 1
제1 재료층(하위층) 제2 재료층(상위층) 테이프 테스트
샘플 1 TiN(100nm) 산화 실리콘(200nm) 박리됨
샘플 2 W(50nm) 산화 실리콘(200nm) 박리됨
샘플 3 WN(50nm) 산화 실리콘(200nm) 박리됨
샘플 4 TiN(50nm) 산화 실리콘(200nm) 박리되지 않음
샘플 5 Ta(50nm) 산화 실리콘(200nm) 박리되지 않음
샘플 6 TaN(50nm) 산화 실리콘(200nm) 박리되지 않음
또한, 산화 실리콘 막, TiN 막, W 막, 및 Ta막에 관하여, 열처리 전후에(4시간동안 550℃에서) 각각의 내부 응력을 측정하였다. 그 결과를 표 2에 나타내었다.
표 2
막의 내부 응력 값(dyne/cm2)
막 형성 후 열처리 후
산화 실리콘막 -9.40E + 08 -1.34E + 09
-9.47E + 08 -1.26E + 09
TiN막 3.90E + 09 4.36E + 09
3.95E + 09 4.50E + 09
W막 -7.53E + 09 8.96E + 09
-7.40E + 09 7.95E + 09
Ta막 9.23E + 09 -7.84E + 09
5.16E + 09 -1.95E + 09
스퍼터링 방법에 의해 실리콘 기판 상에 400nm의 막 두께로 형성된 산화 실리콘막에 대해 측정이 행해졌음에 유의한다. 또한, 스퍼터링 방법에 의해 유리 기판 상에 400nm의 막 두께로 TiN막, W막, Ta막 각각이 형성된 후에 각각의 내부 응력이 측정된다. 그 후에, 산화 실리콘막을 캡 막(cap film)으로서 적층하고 열처리를 수행한 후에, 캡 막을 에칭에 의해 제거하고 각각의 내부 응력을 다시 측정한다. 또한, 각각의 막들에 대해 두 개의 샘플들을 제작하여 측정을 수행한다.
W막은 형성 직후에 압축 응력(약 -7 x 109 dyne/cm2)을 갖는다. 그러나, 열 처리에 의해 인장 응력(약 8 x 109 dyne/cm2 내지 약 9 x 109 dyne/cm2)을 갖는 막으로 된다. 이에 따라, 바람직한 박리 상태가 얻어진다. TiN 막에 관하여, 응력은 열처리 전 후에 거의 동일하며 인장 응력(약 3.9 x 109 dyne/cm2 내지 약 4.5 x 109 dyne/cm2)을 갖는다. 막 두께가 50nm 또는 그보다 작을 때, 불충분한 박리가 야기된다. 또한, Ta막에 관하여 형성 직후엔 인장 응력(약 5.1 x 109 dyne/cm2 내지 약 9.2 x 109 dyne/cm2)을 갖는다. 그러나, 열 처리에 의해 압축 응력(약 -2 x 109 dyne/cm2 내지 약 -7.8 x 109 dyne/cm2)을 갖는 막으로 된다. 이에 따라, 테이프 테스트에서 박리가 일어나지 않는다. 또한, 실리콘막에 관하여, 응력은 열처리 전 후에 거의 동일하며 압축 응력(약 -9.4 x 108 dyne/cm2 내지 약 -1.3 x 109 dyne/cm2)을 갖는다.
이 결과들로부터, 박리 현상은 여러 가지 요인들에 기인하여 접촉특성에 관계된다. 특히, 내부 응력에 크게 관계된다. 압축 응력을 갖는 제 2 재료층이 사용되고 열처리에 의해 얻어진 인장 응력을 갖는 막이 제 1 재료층으로서 사용될 때, 피박리층은 기판으로부터 전체 표면에 걸쳐 박리될 수 있다고 할 수 있다. 또한, 인장 응력이 열처리 혹은 레이저 광 조사에 의해 변경된 경우엔, 인장 응력 값을 열처리 혹은 레이저 광 조사 전에 비해 증가시킨 재료를 제 1 재료층에 사용하는 것이 바람직하다.
또한, 특히 제 1 재료층 혹은 제 2 재료층이 박층일 때, 본 발명에서 박리 전에 접촉 특성을 부분적으로 감소시키는 처리가 효과적이다. 이것은 막 두께가 작을 경우 막 형성시 기판 내 두께 분포를 변화시키는 것이 쉽고 막의 내부 응력, 막질, 등을 변경하기 쉬우므로, 박리하기가 어렵게 되기 때문이다. 수율을 향상시키기 위해서, 제 1 재료층의 막 두께 혹은 제 2 재료층의 막 두께를 최소로 하는 것이 바람직하다.
위의 구성에 의해 형성된 본 발명을 다음의 실시예들에 의해 보다 상세히 기술한다.
[실시예 1]
본 발명의 실시예를 도 5a 내지 7을 참조로 하여 기술한다. 여기서, 화소부 및 동일 기판 상의 화소부의 주변에 제공되는 구동기 회로의 TFT들(n채널 TFT들 및 p채널 TFT)을 동시에 제조하는 방법을 상세히 기술한다.
먼저, 제 1 재료층(101), 제 2 재료층(102), 베이스 절연층(103)을 기판(100) 상에 형성하고 결정 구조를 갖는 반도체막을 얻는다. 이어서, 원하는 형상을 얻도록 반도체막을 에칭하여 섬 형상으로 서로 이격된 반도체층들(104 내지 108)을 형성한다.
유리기판(#1737)을 기판(100)으로서 사용한다.
나중에 행해지는 박리 직전에 1 내지 1 x 1010 (dyne/cm2)범위 내의 인장 응력을 갖는 제 1 재료층(101)에 사용하는 재료들에 대해서, 재료는 특정의 재료들로 한정되지 않는다. 다음의 재료로부터 층 혹은 적층이 제 1 재료층(101)에 사용될 수 있다; 금속재료(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt, 등), 반도체 재료들(예를 들면, Si 및 Ge, 등), 절연 재료들 혹은 유기 재료들. 여기서는, 스퍼터링 방법에 의해 적층된 100nm의 막 두께를 갖는 질화티탄막이 사용된다.
나중에 행해지는 박리 직전에 -1 내지 -1 x 1010 (dyne/cm2)범위 내의 압축 응력을 갖는 제 1 재료층(102)에 사용하는 재료들에 대해서, 재료는 특정의 재료들로 한정되지 않는다. 다음의 재료로부터 층 혹은 적층이 제 1 재료층(102)에 사용될 수 있다; 금속재료(Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir, Pt, 등), 반도체 재료들(예를 들면, Si 및 Ge, 등), 절연 재료들 혹은 유기 재료들. 여기서는, 산화 실리콘 재료 혹은 산화 금속 재료로 구성된 단일의 층 혹은 적층이 사용될 수 있다. 스퍼터링 방법에 의해 적층된 200nm의 막 두께의 산화 실리콘막이 사용된다. 제 1 재료층(101)과 제 2 재료층(102) 간 본딩력은 열처리에 대해 강하므로, 막 박리(박리라고도 함) 등이 일어나지 않는다. 그러나, 물리적인 수단에 의해 제 2 재료층의 안쪽에서 혹은 계면에서 쉽게 박리될 수 있다.
베이스 절연막(103)에 있어서는, 재료 가스들로서(조성비: Si=32%, O=27%, N=24%, H=17%) SiH4, NH4, N2O로부터 형성된 실리콘 옥시나이트라이드막(103a)을 플라즈마 CVD를 사용함으로써 400℃의 막 피착 온도에서 50nm(바람직하게는 10 내지 200nm)의 두께로 형성한다. 이어서, 표면을 오존수로 세정한 후에, 표면 상의 산화막을 희석 불화수소산(1/100로 희석)으로 제거한다. 다음에, 이 위에 재료 가스들로서(조성비: Si=32%, O=59%, N=7%, H=2%) SiH4, N2O로부터 형성된 실리콘 옥시나이트라이드막(103b)을, 플라즈마 CVD를 사용하여 400℃의 막 피착 온도에서 100nm(바람직하게는 50 내지 200nm)의 막 두께로 형성함으로서 적층을 형성한다. 또한, 대기에 노출시키지 않고, 비정질 구조(이 경우, 비정질 실리콘막)의 반도체 막을 막 피착 가스로서 SiH4를 사용하고 플라즈마 CVD로 300℃의 막 피착 온도로 54nm(바람직하게는 25 내지 80nm)의 두께를 갖도록 형성한다.
이 실시예에서, 2층 구조 형태로 베이스 막(103)을 보였으나, 전술한 절연막의 단일의 층 혹은 이들의 2 또는 그보다 많은 층들이 적층된 구조가 채택될 수도 있다. 또한, 반도체막의 재료에 대해선 제한은 없다. 그러나, 반도체막은 바람직하게는 공지의 수단(스퍼터링, LPCVD, 플라즈마 CVD 등)을 사용하여 실리콘 혹은 실리콘 게르마늄(SixGe1-x(X = 0.0001 내지 0.02)) 합금으로 형성될 수 있다. 또한, 플라즈마 CVD 장치는 단일 웨이퍼형 장치이거나 배치형 장치일 수 있다. 또한, 베이스 절연막 및 반도체 막은 대기에 노출됨이 없이 동일 막 형성실 내에서 연속하여 형성될 수 있다.
이어서, 비정질 구조를 갖는 반도체막의 표면을 세정한 후에, 약 2nm의 두께로 극히 얇은 산화막을 표면 상의 오존수로부터 형성한다. 이어서, TFT의 임계값을 제어하기 위해서, 최소량의 불순물 원소(보론 혹은 인)의 도핑을 수행한다. 여기서 는, 매스 분리 없이 디보란(B2H6)을 플라즈마 여기시킨 이온 도핑 방법을 사용하며, 15kV의 가속전압과, 30sccm의 수소로 1%로 희석된 디보란 가스 유속과 2 x 1012/cm2의 도시지(dosage)의 도핑 조건들 하에서 비정질 실리콘 막에 보론이 첨가된다.
이어서, 중량으로 10ppm의 니켈을 함유하는 니켈 아세테이트염 용액을 스피너를 사용하여 적용한다. 애플리케이션 대신, 스퍼터링에 의해 전체 표면에 니켈 원소들을 스프레이하는 방법도 사용될 수 있다.
이어서, 결정화를 수행하기 위해서 열처리를 행하여, 결정구조의 반도체막을 형성한다. 전기 노(furnace) 혹은 강한 광의 조사를 사용한 열처리를 이 열처리에 사용할 수 있다. 전기 노를 사용한 열처리의 경우, 4 내지 24시간 동안 500 내지 650℃에서 행할 수 있다. 여기서는, 탈수소화를 위한 열처리(1시간 동안 500℃)가 행해진 후에, 결정화를 위한 열처리(4시간 동안 550℃)를 행하여, 결정구조를 갖는 실리콘막을 얻는다. 노를 사용한 열처리를 사용하여 결정화가 수행될지라도, 결정화는 램프 어닐링 장치에 의해 수행될 수도 있음에 유의한다. 또한, 실리콘의 결정화를 촉진하는 금속 원소로서 니켈을 사용하는 결정화 기술이 여기서 사용될지라도, 그 외 다른 공지의 결정화 기술들, 예를 들면 고상 성장 방법 및 레이저 결정화 방법이 사용될 수도 있다.
다음에, 결정구조를 갖는 실리콘막의 표면 상의 산화막을 희석 불화수소산 등에 의해 제거한 후에, 결정 레이트를 상승시키고 결정 그레인들에 잔류한 결함들을 수선하기 위한 제1 레이저 광의 조사(XeCl: 308nm의 파장)가 대기 중에서 혹은 산소 대기 중에서 수행된다. 400nm 또는 그보다 작은 파장의 엑시머 레이저 광, 혹은 YAG 레이저의 제 2 고조파 혹은 제 3 고조파를 레이저 광으로 사용한다. 이 경우, 대략 10 내지 1000Hz의 반복 주파수를 갖는 펄스 레이저 광이 사용되며, 펄스 레이저광은 광학 시스템에 의해 100 내지 500mJ/cm2로 집중되고, 90 내지 95%의 오버랩 비로 조사가 수행되며, 이에 의해서 실리콘 막 표면이 주사된다. 여기서, 제 1 레이저 광의 조사는 30Hz의 반복 주파수와 393 mJ/cm2의 에너지 밀도로 대기 중에서 수행된다. 조사가 대기 중에서 혹은 산소 대기 중에서 행해지기 때문에 제 1 레이저 광 조사에 의해 표면 상에 산화막이 형성됨에 유의한다. 또한, 펄스 레이저를 사용한 예를 여기서 보였지만, 연속 발진 레이저도 사용될 수 있음에 유의한다. 비정질 반도체막이 결정화되었을 때, 연속적으로 발진할 수 있는 고체 레이저를 사용하고 큰 입자 크기의 결정을 얻기 위해서 제 2 고조파 내지 제 4 고조파를 적용하는 것이 바람직하다. 통상, Nd:YVO4 레이저(기본파는 1064nm)의 제 2 고조파(532nm)와 제 3 고조파(355m)를 적용해야 할뿐이다. 연속 발진 레이저를 사용할 땐, 출력 10W의 연속 발진 YVO4 레이저로부터 주입된 레이저 광은 비선형 광학 요소에 의해 고조파로 바뀐다. 또한, YVO4 결정 및 비선형 광학 요소를 공진기에 배치함으로써 고조파를 주입하는 방법이 있다. 바람직하게는, 레이저광은 사각 형상 혹은 타원 형상으로 방사표면 상에 형성되고, 레이저 광은 가공된 기판에 방사된다. 이 때의 에너지 밀도는 약 0.01 내지 100MW/cm2(0.1 내지10MW/cm2이 바람직함)이 필요하다. 반도체막은 레이저 광에 관하여 10 내지 2000cm/s로 상대적으로 이동되고 레이저 광이 방사될 수 있다.
다음에, 제 1 레이저 광 조사에 의해 형성된 산화막을 희석 불화수소산으로 제거한 후에, 제 2 레이저 광 조사를 질소 대기 또는 진공 중에서 수행하여, 반도체 막 표면을 평탄화시킨다. 400nm 또는 그보다 작은 파장의 엑시머 레이저 광, 혹은 YAG 레이저의 제 2 고조파 혹은 제 3 고조파를 레이저광(제 2 레이저 광)으로서 사용한다. 제 2 레이저 광의 에너지 밀도는 제 1 레이저 광의 에너지 밀도보다 크게, 바람직하게는 30 내지 60mJ/cm2만큼 크게 한다. 여기서, 제 2 레이저 광 조사는 30Hz의 반복 주파수와 453mJ/cm2의 에너지 밀도로 수행하여 반도체 막 표면의 비평탄의 P-V 값(마루 대 골, 높이의 최대값과 최소값 사이의 차)을 50nm 또는 그보다 작게 설정한다. 여기서, 비평탄의 P-V 값은 AFM(원자 현미경)에 의해 얻어질 수 있다.
또한, 제 2 레이저 광 조사가 이 실시예에서 표면 위에 행해질지라도, 특히 오프 전류의 감소가 화소부의 TFT에 영향을 미치기 때문에 적어도 화소부 상에 조사를 선택적으로 수행하는 단계가 채택될 수도 있다.
다음에, 120초 동안 오존수로 표면을 처리함으로써, 총 1 내지 5nm 두께의 산화막으로 구성되는 장벽층을 형성한다.
이어서, 아르곤 원소를 함유하는 비정질 실리콘막은, 게터링 사이트(gettering site)가 되는 것으로서, 이를 스퍼터링에 의해 150nm의 두께가 되게 장벽층 상에 형성한다. 이 실시예에서 스퍼터링에 의한 막 피착 조건들은, 0.3Pa의 막 피착 압력과, 50sccm의 가스(Ar) 유속과, 3kW의 막 피착 파워와, 150℃의 기판 온도이다. 위의 조건들 하에서, 비정질 실리콘막 내 함유된 아르곤 원소의 원자 농도는 3 x 1020 /cm3 내지 6 x 1020 /cm3이고, 산소의 원자 농도는 1 x 1019 /cm3 내지 3 x 1019 /cm3임에 유의한다. 이 후에, 게터링을 수행하기 위해서 램프 어닐링 장치를 사용하여 3분간 650℃에서 열처리를 행한다.
이어서, 게터링 사이트가 되는, 아르곤 원소를 함유하는 비정질 실리콘막을, 에칭 스토퍼로서의 장벽층에 의해 선택적으로 제거한 후, 장벽층은 희석 불화수소산에 의해 선택적으로 제거된다. 게터링에서, 산소 농도가 높은 영역으로 니켈이 이동하게 되는 경향이 있으므로, 따라서, 산화막으로 구성된 장벽층을 게터링 후에 제거하는 것이 바람직하다.
이어서, 결정구조를 갖는 형성된 실리콘막(폴리실리콘막이라고 함)의 표면 상에 오존수로부터 박막의 산화막이 형성된 후에, 레지스트로 된 마스크를 형성하고, 이에 에칭 공정을 행하여 원하는 형상을 얻음으로써, 서로 이격된 섬 형상의 반도체층들(104 내지 108)을 형성한다. 반도체층들을 형성한 후에 레지스트로 된 마스크를 제거한다.
이어서, 산화막을 불화수소산을 함유하는 에찬트(etchant)로 제거함과 동시에, 실리콘막의 표면을 청정하게 한다. 이후에, 주성분으로서 실리콘을 함유하는, 게이트 절연막(109)이 될, 절연막을 형성한다. 이 실시예에서는 실리콘 옥시나이트라이드막(조성비: Si=32%, O=59%, N=7%, H=2%)을 플라즈마 CVD에 의해 115nm의 두께로 형성한다.
다음에, 도 5a에 도시한 바와 같이, 게이트 절연막(109) 상에, 20 내지 100nm의 두께의 제 1 도전막(110a)과 100 내지 400nm의 두께의 제 2 도전막(110b)을 적층으로 형성한다. 이 실시예에서는, 50nm 두께의 질화탄탈막과 370nm 두께의 텅스텐막을 게이트 절연막(109) 상에 순차적으로 적층한다.
제 1 도전막과 제 2 도전막을 형성하기 위한 도전재료로서는, Ta, W, Ti, Mo, Al, Cu, 혹은 합금재료 혹은 위의 원소를 주성분으로서 함유하는 화합재료로 구성되는 그룹 중에서 선택된 원소가 사용된다. 또한, 인과 같은 불순물 원소 혹은 AgPdCu 합금이 도핑된 다결정 실리콘막으로 대표되는 반도체 막을 제 1 도전막 및 제 2 도전막으로서 사용할 수도 있다. 또한, 본 발명은 2층 구조로 한정되지 않는다. 예를 들면, 50nm 두께의 텅스텐막, 500nm 두께의 알루미늄 및 실리콘의 합금막(Al-Si), 및 30nm 두께의 질화티탄막이 순차로 적층된 3층 구조가 채택될 수도 있다. 더욱이, 3층 구조의 경우, 질화 텅스텐을 제 1 도전막의 텅스텐 대신으로 사용할 수도 있고, 알루미늄 및 티탄 합금막(Al-Ti)을 제 2 도전막의 알루미늄 및 실리콘 합금막(Al-Si) 대신 사용할 수도 있고, 티탄막을 제 3 도전막의 질화티탄막 대신 사용할 수도 있다. 또한, 단층 구조도 채택될 수도 있다.
다음에, 도 5b에 도시한 바와 같이, 노광 단계에 의해 마스크들(112 내지 117)을 형성하고, 게이트 전극들 및 배선들을 형성하기 위한 제 1 에칭 공정을 수행한다. 제 1 에칭 공정은 제 1 및 제 2 에칭 조건들로 수행된다. 에칭 공정에 ICP(유도 결합 플라즈마) 에칭 방법이 사용되는 것이 바람직하다. ICP 에칭 방법이 사용되며, 에칭 조건들(코일형 전극에 인가되는 전기 에너지, 기판측 상의 전극에 인가되는 전기 에너지, 기판측 상의 전극의 온도, 등)을 적합하게 조절함으로써, 막이 원하는 테이퍼 형상으로 에칭될 수 있다. Cl2, BCl3, SiCl4, CCL4 등으로 대표되는 염소 기반 가스들, CF4, SF6, NF3 등으로 대표되는 불소 기반의 가스들 및 O2를, 에칭 가스들로서 적합하게 사용할 수 있음에 유의한다.
이 실시예에서, 실질적으로 네가티브 자기 바이어스 전압(negative self-bias voltage)을 인가하기 위해서 150W의 RF(13.56 MHZ)의 파워가 기판(샘플 스테이지)에 인가된다. 기판측 상의 전극 영역의 크기는 12.5cm x 12.5cm이고 코일형 전극 영역(여기서는, 코일이 설치되는 석영 디스크)은 25cm 직경의 디스크임에 유의한다. 제 1 에칭 조건들에 의해서, W막이 에칭되어 제 1 도전층의 단부 부분을 테이퍼된 형상으로 형성한다. 제 1 에칭 조건들 하에서, W에 대한 에칭 레이트는 200.39 nm/min이고, TaN에 대한 에칭 레이트는 80.32 nm/min이고, W 대 TaN의 선택비는 약 2.5이다. 또한, 제 1 에칭 조건들에 의해서, W의 테이퍼 각은 대략 26°이다. 이 후에, 레지스트로 된 마스크들(112 내지 117)을 제거하지 않고, 제 1 에칭 조건들을 제 2 에칭 조건들로 변경한다. CF4 및 Cl2가 에칭 가스들로서 사용되고, 가스들의 유속은 30/30sccm으로 설정되고, 500W의RF(13.56 MHZ) 파워를 1Pa의 압력으로 코일형상 전극에 인가하여 플라즈마를 발생시킴으로써, 약 30초 동안 에칭을 수행한다. 20 W의 RF(13.56MHZ) 파워를 또한 기판측(샘플 스테이지)에 인가하여 네가티브 자기 바이어스 전압을 인가한다. CF4 및 Cl2가 혼합된 제 2 에칭 조건들 하에서, W막 및 TaN막 모두 동일 수준으로 에칭된다. 제 2 에칭 조건들에 의해서, W에 대한 에칭 레이트는 58.97 nm/min이고, TaN에 대한 에칭 레이트는 66.43nm/min이다. 에칭 시간은 게이트 절연막 상에 잔류물이 남지 않게 에칭을 행하기 위해서 10 내지 20%만큼 증가될 수도 있다.
전술한 제 1 에칭 공정에서, 레지스트로 된 마스크의 형상을 적합하게 만듦으로써, 제 1 도전층의 단부 부분과 제 2 도전층의 단부 부분 각각은 기판측에 인가되는 바이어스 전압의 영향에 의해 테이퍼된 형상을 갖는다. 테이퍼된 부분의 각도는 15 내지 45°로 충분하게 설정된다.
이에 따라, 제 1 도전층과 제 2 도전층으로 구성된 제 1 형상의 도전층들(119 내지 123)(제 1 도전층들(119a 내지 123a) 및 제 2 도전층들(119b 내지 123b))은 제 1 에칭 공정에 의해 형성된다. 게이트 절연막이 되는 절연막(109)은 대략 10 내지 20nm만큼 에칭되어, 제 1 형상의 도전층들(119 내지 123)이 피복되지 않은 영역들이 얇아지게 된 게이트 절연막(118)이 된다.
다음에, 레지스트로된 마스크들을 제거함이 없이 제 2 에칭공정을 행한다. 여기서, SF6, Cl2 및 O2는 에칭 가스들로서 사용되며, 가스들의 유속은 24/12/24(sccm)으로 설정되고, 700W의 RF(13.56 MHZ) 파워를 1.3Pa의 압력으로 코일형상 전극에 인가하여 플라즈마를 발생시킴으로써, 약 25초 동안 에칭을 수행한다. 10W의 RF(13.56MHZ) 파워를 또한 기판측(샘플 스테이지)에 인가하여 실질적으로 네가티브 자기 바이어스 전압을 인가한다. 제 2 에칭 공정에서, W에 대한 에칭 레이트는 227.3 nm/min이고, TaN에 대한 에칭 레이트는 32.1nm/min이고, W 대 TaN의 선택비는 7.1이고, 절연막(118)인 SiON에 대한 에칭 레이트는 33.7nm/min이고, W 대 SiON의 선택비는 6.83이다. SF6이 에칭 가스로서 사용되는 경우에, 절연막(118)에 관한 선택비는 전술한 바와 같이 크다. 따라서, 막 두께의 감소가 억제될 수 있다. 본 실시예에서, 절연막(118)의 막 두께는 약 8nm만큼만 감소된다.
제 2 에칭 공정에 의해서, W의 테이퍼 각은 70°가 된다. 제 2 에칭 공정에 의해서, 제 2 도전층들(126b 내지 131b)이 형성된다. 한편, 제 1 도전층들은 거의 에칭되지 않고 제 1 도전층들(126a 내지 131a)이 된다. 제 1 도전층들(126a 내지 131a)은 제 1 도전층들(119a 내지 124a)과 거의 동일한 크기임에 유의한다. 실제로, 제 1 도전층의 폭은 대략 0.3㎛, 즉, 제 2 에칭공정 전과 비교하여 총 선폭이 대략 0.6㎛만큼 감소될 수 있다. 그러나, 제 1 도전층의 크기 변화는 거의 없다.
또한, 2층 구조 대신에, 50nm 두께의 텅스텐막, 500 nm두께의 알루미늄 및 실리콘의 합금막(Al-Si), 및 30nm 두께의 질화티탄막이 순차적으로 적층한 3층 구조가 채택되는 경우에, 제1 에칭공정의 제1 에칭조건들에 대하여, BCl3, Cl2, O2를 재료 가스들로서 사용하고 가스들의 유속을 65/10/5(sccm)으로 설정하고 300W의 RF(13.56MHZ)를 기판측(샘플 스테이지)에 인가하고, 450W의 RF(13.56MHZ)를 코일형상의 전극에 1.2Pa의 압력으로 인가하여 플라즈마를 발생시키고, 117초 동안 에칭을 수행한다. 제 1 에칭 공정의 제 2 에칭 조건들에 대해서, CF4, Cl2, O2가 사용되고 가스들의 유속은 25/25/10(sccm)이고, 20W의 RF(13.56MHZ) 파워를 기판측(샘플 스테이지)에 인가하고, 500W의 RF(13.56MHZ) 파워를 코일형상의 전극에 1Pa의 압력으로 인가하여 플라즈마를 발생시킨다. 이 조건들에 의해서, 에칭이 약 30초 동안 수행되어도 충분하다. 제2 에칭 공정에서는, BCl3, Cl2가 사용되고, 가스들의 유속은 20/60 sccm이고, 100W의 RF(13.56MHZ) 파워를 기판측(샘플 스테이지)에 인가하고, 600W의 RF(13.56MHZ) 파워를 코일형상의 전극에 1.2Pa의 압력으로 인가하여 플라즈마를 발생시킴으로써, 에칭을 수행한다.
다음에, 레지스트로 된 마스크들을 제거한 후, 도 5d의 상태를 얻기 위해서 제 1 도핑 공정을 행한다. 도핑 공정은 이온 도핑 또는 이온 주입에 의해 행해질 수 있다. 이온 도핑은 1.5 x 1014 atoms/cm2의 도시지 및 60 내지 100keV의 가속전압의 조건들로 행해진다. n도전형을 부여하는 불순물 원소로서는 인(P) 또는 비소(As)가 통상적으로 사용된다. 이 경우, 제 1 도전층들 및 제 2 도전층들(126 내지 130)은 n도전형을 부여하는 불순물 원소에 대한 마스크들이 되고, 제 1 불순물 영역들(132 내지 136)은 자기 정렬 방식으로 형성된다. n도전형을 부여하는 불순물 원소는 1 x 1016 내지 1 x 1017 /cm3 농도 범위로 제 1 불순물 영역들(132 내지 136)에 첨가된다. 여기서, 제 1 불순물 영역과 동일 농도 범위의 영역을 n-영역이라고 한다.
제 1 도핑 공정은 본 실시예에서 레지스트로 된 마스크들을 제거 후에 수행되고, 제 1 도핑 공정은 레지스트로 된 마스크들을 제거함이 없이 수행될 수 있음에 유의한다.
이어서, 도 6a에 도시한 바와 같이, 레지스트로 된 마스크들(137 내지 139)이 형성되고, 제 2 도핑공정이 행해진다. 마스크(137)는 구동기 회로의 p채널 TFT를 형성하는 반도체층의 채널 형성 영역 및 이의 주변부를 보호하기 위한 마스크이고, 마스크(138)는 구동기 회로의 n 채널 TFT들 중 하나를 형성하는 반도체층의 채널 형성 영역 및 이의 주변부를 보호하기 위한 마스크이고, 마스크(139)는 화소부의 TFT를 형성하는 반도체층의 채널 형성 영역, 이의 주변부, 및 축적(storage) 캐패시터를 보호하기 위한 마스크이다.
1.5 x 1015 atoms/cm2의 도시지 및 60 내지 100keV의 가속전압의 제 2 도핑 공정에서의 이온 도핑 조건들로 하여, 인(P)이 도핑된다. 여기서, 불순물 영역들은 제 2 도전층들(126b 내지 128b)을 마스크들로 하는 자기 정렬 방식으로 각각의 반도체층들에 형성된다. 물론, 인은 마스크들(137 내지 139)로 덮인 영역들에는 부가되지 않는다. 따라서, 제 2 불순물 영역들(140 내지 142) 및 제 3 불순물 영역(144)이 형성된다. n도전형을 부여하는 제 2 불순물 원소가 1 x 1020 내지 1 x 1021 /cm3 농도 범위로 제 2 불순물 영역들(140 내지 142)에 첨가된다. 여기서, 제 2 불순물 영역과 동일 농도 범위의 영역을 n+영역이라고 한다.
또한, 제 1 도전층에 의해 제 2 불순물 영역보다 낮은 농도로 제 3 불순물 영역이 형성되고, 이에 n도전형을 부여하는 불순물 원소가 1 x 1018 내지 1 x 1019 /cm3 농도 범위로 첨가된다. 도핑은 테이퍼 형상을 갖는 제 1 도전층의 부분을 통과함으로써 행해지기 때문에, 제 3 불순물 영역은 불순물 농도가 테이퍼 부분의 단부 부분쪽으로 증가함에 유의한다. 여기서, 제 3 불순물 영역과 동일 농도 범위를 갖 는 영역을 -영역이라고 한다. 또한, 마스크들(138, 139)로 덮인 영역들은 이에 제 2 도핑 공정에서 불순물 원소가 첨가되지 않고, 제 1 불순물 영역들(146, 147)이 된다.
다음으로, 레지스트로 된 마스크들(137 내지 139)이 제거된 후에, 레지스트로 된 마스크들(148 내지 150)이 새로이 형성되고, 제 3 도핑 공정이 도 6b에 도시한 바와 같이 행해진다.
구동기 회로에서, 전술한 제 3 도핑 공정에 의해서, p도전형을 부여하는 불순물 원소가 p채널 TFT을 형성하는 반도체층과 축적 캐패시터를 형성하는 반도체층에 첨가된 제 4 불순문 영역들(151, 152) 및 제 5 불순물 영역들(153, 154)이 형성된다.
또한, p도전형을 부여하는 불순물 원소가 1 x 1020 내지 1 x 1021 /cm3 농도 범위로 제 4 불순물 영역들(151 내지 152)에 첨가된다. 제 4 불순물 영역들(151, 152)엔 인(P)이 선행 단계에서 첨가되었으나(n-영역), p도전형을 부여하는 불순물 원소는 인 농도의 1.5 내지 3배의 농도로 높게 첨가됨에 유의한다. 이에 따라, 제 4 불순물 영역들(151, 152)은 p도전형을 갖는다. 여기서, 제 4 불순물 영역과 동일한 농도의 영역을 p+영역이라고도 한다.
또한, 제 5 불순물 영역들(153, 154)이 제 2 도전층(127a)의 테이퍼된 부분과 중첩하는 영역들에 형성되고, 이에, p도전형을 부여하는 불순물 원소가 1 x 1018 내지 1 x 1020 /cm3 농도로 첨가된다. 여기서, 제 5 불순물 영역과 동일한 농도 의 영역을 p-영역이라고도 한다.
전술한 단계들을 통해, n도전형 혹은 p도전형을 갖는 불순물 영역들이 각각의 반도체 층들에 형성된다. 도전층들(126 내지 129)은 TFT의 게이트 전극들이 된다. 또한, 도전층(130)은 화소부에 축적 캐패시터를 형성하는 전극들 중 하나가 된다. 더구나, 도전층(131)은 화소부에 소스 배선을 형성한다.
다음에, 전체 표면을 덮는 절연막(도시되지 않음)을 형성한다. 본 실시예에서, 50nm 두께의 산화 실리콘막이 플라즈마 CVD에 의해 형성된다. 물론, 절연막은 산화 실리콘막으로 한정되지 않으며, 이와는 다른 실리콘을 함유하는 절연막들이 단일층 혹은 적층구조에 사용될 수 있다.
다음에, 각각의 반도체층들에 첨가되는 불순물 원소를 활성화하는 단계가 행해진다. 이 활성화 단계에서, 램프 광원을 사용하는 급속 열 어닐링(RTA), YAG 레이저 혹은 엑시머 레이저로부터 방출된 광을 이면으로부터 조사하는 방법, 노를 사용한 열처리, 혹은 이들의 조합이 채용된다.
또한, 활성화 전에 절연막이 형성된 예를 본 실시예에서 보였으나, 절연막을 형성하는 단계는 활성화가 행해진 후에 행해질 수도 있다.
다음에, 제 1 층간 절연막(155)을 실리콘 질화막으로 형성하고, 열처리(1 내지 12시간 동안 300 내지 550℃)를 수행함으로써, 반도체층들을 수소화하는 단계를 행한다.(도6c) 이 단계는 제 1 층간 절연막(155)에 함유된 수소에 의해 반도체층들의 댕글링 본드들로 종단을 이루게 하는 단계이다. 반도체층들은 실리콘 산화막으로 형성된 절연막(도시되지 않음)의 존재와 무관하게 수소화될 수 있다. 또한, 본 실시예에서, 주성분으로서 알루미늄을 함유하는 재료가 제 2 도전층 용으로 사용되고, 이에 따라, 제 2 도전층이 수소화 단계에서 견딜 수 있는 열처리 조건을 적용하는 것이 중요하다. 수소화하는 또 다른 수단으로서, 플라즈마 수소화(플라즈마로 여기된 수소를 사용함)가 행해질 수도 있다.
다음에, 제 1 층간 절연막(155) 상에 유기 절연재료로부터 제 2 층간 절연막(156)이 형성된다. 본 실시예에서, 1.6㎛의 두께의 아크릴 수지막이 형성된다. 이후, 소스 배선(131)에 이르는 접촉홀, 도전층들(129, 130)에 각각 이르는 접촉홀들, 및 각각의 불순물 영역들에 이르는 접촉홀들이 형성된다. 본 실시예에서, 복수의 에칭 공정들이 순차적으로 수행된다. 본 실시예에서, 제 1 층간 절연막을 에칭 스토퍼로서 사용하여 제 2 층간 절연막이 에칭되고, 제 1 층간 절연막은 절연막(도시되지 않음)을 에칭 스토퍼로서 사용하여 에칭되며, 이어서, 절연막(도시되지 않음)이 에칭된다.
이후에, 배선들 및 화소전극이 Al, Ti, Mo, W 등을 사용하여 형성된다. 전극들 및 화소전극의 재료로서는, 주성분으로서 Al 혹은 Ag를 함유하는 막 혹은 이 막의 적층막과 같이, 반사특성이 우수한 재료를 사용하는 것이 바람직하다. 이에 따라, 소스 전극들 혹은 드레인 전극들(157 내지 162), 게이트 배선(164), 접속배선(163), 및 화소 전극(165)이 형성된다.
전술한 바와 같이, n채널 TFT(201), p채널 TFT(202), 및 n채널 TFT(203)를 갖는 구동기 회로(206), 및 n채널 TFT와 축적 캐패시터(205)로 구성된 화소 TFT(204)를 구비한 화소부(207)가 동일 기판 상에 형성될 수 있다(도 7). 이 명세 서에서, 상기 기판을 편의상 활성 매트릭스 기판이라 한다.
화소부(207)에서, 화소 TFT(204)(n채널 TFT)는 채널 형성 영역(169), 게이트 전극을 형성하는 도전층(129) 밖에 형성된 제 1 불순물 영역(n- 영역), 및 소스영역 혹은 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역)(142, 171)을 구비한다. 또한, 축적 캐패시터(205)의 전극들 중 하나로서 기능하는 반도체층에, 제 4 불순물 영역(152) 및 제 5 불순물 영역(154)이 형성된다. 축적 캐패시터(205)는 제2 전극(130)과, 절연막(게이트 절연막와 동일한 막)(118)을 유전체로 하는 반도체층들(152, 154, 170)으로 구성된다.
또한, 구동기 회로(206)에서, n채널 TFT(201)(제1 n채널 TFT)는 채널 형성 영역(166)과, 절연막을 개재하여 게이트 전극을 형성하는 도전층(126)의 일부와 중첩하는 제 3 불순물 영역(n-영역)(144)과, 소스 영역 혹은 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역)(140)을 구비한다.
또한, 구동기 회로(206)에서, p채널 TFT(202)는 채널 형성 영역(167)과, 절연막을 개재하여 게이트 전극을 형성하는 도전층(127)의 일부와 중첩하는 제 5 불순물 영역(p-영역)(153)과, 소스 영역 혹은 드레인 영역으로서 기능하는 제 4 불순물 영역(p+ 영역)(151)을 구비한다.
더욱이, 구동기 회로(206)에서, n채널 TFT(203)(제 2 n채널 TFT)은 채널 형성 영역(168), 게이트 전극을 형성하는 도전층(128) 밖의 제 1 불순물 영역(n- 영역)(146), 및 소스영역 혹은 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역)(141)을 구비한다.
상기 TFT들(201 내지 203)은 적합하게 조합되어 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등을 형성하며, 그럼으로써 구동기 회로(206)를 형성한다. 예를 들면, CMOS 회로가 형성된 경우에, n채널 TFT(201) 및 p채널 TFT(202)는 서로 접속되는 상보성(complementarity)일 수도 있다.
특히, n채널 TFT(203)의 구조는 핫 캐리어 효과에 기인한 열화를 방지할 목적으로 고 구동전압을 갖는 버퍼 회로에 적합하다.
또한, GOLD 구조인, n채널 TFT(201)의 구조는, 신뢰성을 최우선으로 하는 회로에 적합하다.
이상으로부터, 반도체막 표면의 평탄도를 향상시킴으로써 신뢰성이 향상될 수 있다. 이에 따라, GOLD 구조를 갖는 TFT에서, 게이트 절연막을 통해 게이트 적극과 중첩하는 불순물 영역의 면적이 감소될지라도 충분한 신뢰성이 얻어질 수 있다. 구체적으로, GOLD 구조를 갖는 TFT에서, 게이트 전극의 테이퍼된 부분이 되는 부분의 크기가 감소되어도 충분한 신뢰성이 얻어질 수 있다.
GOLD 구조의 TFT에서, 기생 용량은 게이트 절연막을 얇게 하였을 땐 증가한다. 그러나, 게이트 전극(제 1 도전층)의 테이퍼된 부분의 크기는 기생용량을 감소시키도록 감소되고, 이에 의해서, TFT는 향상된 f-특성(주파수 특성)으로 고속 동작할 수 있고 충분한 신뢰성을 가질 수 있게 된다.
화소부(207)의 화소 TFT에서도, 제 2 레이저 광 조사에 의해서 오프 전류가 감소될 수 있고 변동이 감소될 수 있다는 것에 유의하라.
또한, 반사형 표시장치를 형성하기 위한 활성 매트릭스 기판을 제작하는 예 를 이 실시예에서 보였다. 그러나, 화소전극이 투명 도전막으로 형성된다면, 포토마스크들의 수가 1만큼 증가될지라도 투과형 표시장치가 형성될 수 있다.
또한, 이 실시예에서, 유리 기판이 사용되었으나 특정하게 이것으로 한정되지 않는다. 석영 기판, 반도체 기판, 세라믹 기판, 금속 기판이 사용될 수 있다.
더구나, 도 7의 상태가 얻어진 후에, 제2 재료층(102) 상에 형성된 TFT를 포함하는 층(박리된 층)이 충분한 기계적 강도를 갖는다면, 기판(100)이 박리될 수 있다. 기판(100)은 제 2 재료층(102)이 압축 응력을 갖고 있고, 제 1 재료층(101)이 인장 응력을 가지므로 비교적 작은 파워(예를 들면, 사람의 손, 노즐로부터 내뿜어지는 풍압, 초음파 등)에 의해 박리될 수 있다. 본 실시예에서, 피박리층의 기계적 강도는 충분하지 않기 때문에, 피박리층은 피박리층을 고정시키기 위한 지지체(도시되지 않음) 후에 박리되는 것이 바람직하다.
[실시예 2]
이 실시예에서는, 실시예 1에서 제작된 활성 매트릭스 기판으로부터 기판(100)을 박리하고 이를 플라스틱 기판에 본딩하여 활성 매트릭스 액정 표시장치를 제조하는 단계들에 대해서 이하 기술한다. 설명에 도 8a 내지 8d를 사용한다.
도 8a에서, 참조부호 400은 기판을 나타내며, 401은 제 1 재료층을 나타내며, 402는 제 2 재료층을 나타내며, 403은 베이스 절연층을 나타내며, 404a는 구동기 회로(413)의 요소를 나타내며, 404b는 화소부(414)의 요소를 나타내며, 405는 화소전극을 나타낸다. 여기서, 요소는 활성 매트릭스 액정 표시장치에 화소의 스위칭 소자로서 사용되는 반도체 소자(통상, TFT), MIM 소자, 등을 나타낸다. 도 8a의 활성 매트릭스 기판은 도 7의 활성 매트릭스 기판을 단순화시켜 도시되었다. 도 7에서 기판(100)은 도 8a에서 기판(400)에 대응한다. 동일하게, 도 8a에서 참조부호 401은 도 7에서 101에 대응하고, 402는 102에, 403은 103에, 404a는 201 및 202에, 404b는 204, 405는 165에 대응한다.
먼저, 도 7에 도시한 활성 매트릭스 기판이 실시예 1에 따라 얻어진 후에, 정렬막(406a)이 활성 매트릭스 기판 상에 형성되고 러빙 처리가 수행된다. 이 실시예에서, 정렬막을 형성하기 전에 기판 간격을 미리 정해진 위치들에서 일정하게 유지되게 하기 위해서 아크릴 수지막과 같은 유기 수지막을 컬럼 형상의 스페이서들(도시되지 않음)을 형성하게 패터닝함에 유의한다. 컬럼 형상의 스페이서들 대신에, 구형 스페이서들이 기판의 전체 표면 상에 스프레이될 수도 있다.
다음에, 대향 기판을 지지체(407)로서 준비한다. 유색층 및 차광층이 각 화소에 대응하여 놓인 컬러 필터(도시되지 않음)를 대향 기판에 형성한다. 대향 전극으로서는 유리 기판이 사용될 수 있다. 여기서는, 중량 감소를 위해 플라스틱 기판을 사용한다. 또한, 차광층을 구동기 회로의 영역에 형성한다. 컬러 필터 및 차광층을 덮는 평탄화막(도시되지 않음)을 형성한다. 다음에, 투명 도전막으로 된 대향 전극(408)을 화소부 내 평탄화막 상에 형성한다. 대향기판의 전체 표면 상에 정렬막(406b)이 형성되고 러빙 처리가 수행된다.
다음에, 화소부 및 구동기 회로가 형성된 활성 매트릭스 기판(400)과 지지체(407)를 본딩층(409)으로서 작용하는 시일링 부재를 개재하여 서로 본딩한다. 필러를 시일링 부재에 혼합한다. 이에 따라, 필러와 컬럼 형상 스페이서들을 미리 정해진 간격으로 하여 두 개의 기판들이 서로 본딩된다. 이 후, 두 개의 기판들 사이에 액정재료(410)을 주입하고 시일링제(도시되지 않음)에 의해 완전한 시일링을 행한다(도 8b). 액정재료(410)로서는 공지의 액정재료가 사용될 수 있다.
다음에, 실시형태 1 내지 3에 보인 처리들 중 어느 하나(접촉특성을 부분적으로 감소시키기 위한 처리)가 수행된다. 여기서는, 레이저 광 조사의 예를 도 9a 내지 9c를 사용하여 기술한다. 도 9a는 활성 매트릭스 기판의 개략적인 사시도이고 피박리층(51a)이 형성된 기판(50)을 도시한 것이다. 도 8a에 도시한 기판(400)은 도 9a에 도시한 기판(50)에 대응하고 이들 두 기판들은 동일하다. 여기서는 피박리층(51a)은 TFT들, 액정, 및 대향전극을 포함한다. 접촉 특성을 부분적으로 감소시키기 위해서, 레이저 광 조사 영역(56)을 제공하기 위해서 기판의 일 단부 표면을 따라 앞면측이나 뒷면측으로부터 레이저 광이 조사된다. 다음에, 레이저 광 조사 영역(56)으로부터 물리적인 수단에 의해 기판(50)을 박리한다. 도 9b는 박리 공정을 도시한 사시도이다. 플라스틱 기판은 대향 전극으로서 사용된다. 이에 따라, 피박리층(51b)이 구부러진 상태를 도 9b에 도시하였다. 그러나, 피박리층(51b) 내에 크랙이 발생할 가능성이 있다. 따라서, 피박리층을 가능한 한 구부리지 않는 것이 바람직하다. 이에 따라, 도 9c에 도시한 바와 같이, 박막 트랜지스터들의 모든 채널 길이 방향들을 서로 동일하게 하여 TFT들의 활성층들로서 작용하는 각각의 반도체층들(52a, 53a, 및 54a)의 채널 길이 방향과 휨 방향(박리 방향)(55)에 의해 형성된 각도가 90°로 되게 하는 것이 바람직하다. 즉, 각각의 TFT들의 채널 폭 방향은 휨 방향(박리 방향)(55)과 일치되는 것이 바람직하다. 이에 따라, 소자를 구비한 피박리층을 구부리더라도, 소자 특성들에의 영향이 최소화될 수 있다. 도 9c는 도 9b에서처럼 박리 공정을 도시한 것임에 유의한다. 또한, 간단하게 하기 위해서, 기판은 도시하지 않았으며, 피박리층(51b)에 형성된 화소부(52), 구동기 회로(X-방향)(53), 및 구동기 회로(Y-방향)(54)의 TFT들의 반도체층들만을 도시하였다. 도 9c에서, 참조부호들(52b, 53b, 54b)는 채널 길이 방향들을 나타낸다.
도 8c는 박리 후에 얻어지는 상태를 도시한 것이다. 제 2 재료층(402)은 압축 응력을 가지며 제 1 재료층(401)은 인장 응력을 갖는다. 이에 따라, 피박리층은 비교적 작은 힘(예를 들면, 사람의 손, 노즐로부터 내뿜어진 가스의 분출 압력, 초음파, 등에 의해서)으로 박리될 수 있다.
다음에, 박리된 층을 에폭시 수지 등으로 된 본딩층(411)에 의해 이송체(412)에 본딩한다. 이 실시예에서, 중량 감소를 위해서 이송체(412)로서는 플라스틱 막 기판을 사용한다.
이에 따라, 유연한 활성 매트릭스 액정 표시장치가 완성된다. 필요하다면, 유연한 기판(412) 혹은 대향 기판을 미리 정해진 형상들로 분할한다. 또한, 분극판(도시되지 않음) 등이 공지의 기술로 적합하게 설치된다. 이어서, FPC(도시되지 않음)이 공지의 기술로 본딩된다.
[실시예 3]
실시예 2에 의해 얻어진 액정 모듈의 구조를 도 10의 평면도를 참조하여 기 술한다. 실시예 2에서 기판(412)은 기판(301)에 대응한다.
화소부(304)는 기판(301)의 중앙에 배치된다. 소스 신호선들을 구동하기 위한 소스 신호선 구동회로(302)는 화소부(304) 위에 배치된다. 게이트 신호선들을 구동하기 위한 게이트 신호선 구동회로들(303)은 화소부(304)의 좌우측에 배치된다. 게이트 신호선 구동회로들(303)이 이 실시예에서 화소부에 대하여 대칭일지라도, 액정 모듈은 화소부의 일측에 단지 하나의 게이트 신호선 구동회로를 가질 수 있다. 설계자는 액정 모듈의 기판 크기 등을 고려하여 더 적합한 구성을 선택할 수 있다. 그러나, 도 10에 도시한 게이트 신호선 구동회로들의 대칭 구성은 회로동작 신뢰성, 구동효율 등 면에서 바람직하다.
신호들은 유연한 인쇄회로들(FPC)(305)로부터 구동회로들에 입력된다. FPC들(305)은 기판(301)의 주어진 위치들에 배열된 배선들에 이르도록 층간 절연막 및 수지막 내 접촉홀들을 개방하고 접속전극(309)을 형성한 후 비등방성 도전막 등을 통해 프레스-피트(press-fit)된다. 접속전극은 본 실시예에서는 ITO로부터 형성된다.
시일링제(307)를 구동회로들 및 화소부를 둘러싼 기판의 주변을 따라 기판에 적용하고 이어서 막 기판 상에 미리 형성한 스페이서(310)가 기판(301)과 대향 기판(306) 간 거리를 유지하면서 시일링제(307)에 의해 대향기판(306)을 본딩한다. 시일링제(307)로 코팅되지 않은 기판의 영역을 통해 액정 요소를 주입한다. 이어서 기판들을 인캡슐란트(encapsulant)(308)로 시일한다. 도 10에 도시한, 이들 모든 것들을 포함하는, 장치를 액정 모듈이라 한다.
여기 보인 실시예에서 모든 구동회로들이 막 기판 상에 형성될지라도, 일부 구동회로들용으로 몇몇의 IC들이 사용될 수도 있다.
이 실시예는 실시예 1과 자유롭게 조합될 수 있다.
[실시예 4]
이 실시예에서, 플라스틱 기판 상에 형성된 EL(전장발광) 소자를 포함하는 광 방출 표시장치를 제조하는 예를 도 11a 내지 11d에 도시하였다.
도 11a에서, 참조부호 600은 기판을 나타내며, 601은 제1 재료층, 602는 제2 재료층, 603은 베이스 절연층, 604a는 구동기 회로(611)의 요소, 604b 및 604c는 화소부(612)의 요소들, 605는 OLED(유기 광 방출 장치)를 나타낸다. 여기서, 요소는 활성 매트릭스 광 방출장치의 경우에 화소의 스위칭 소자로서 사용되는 반도체 소자(통상, TFT), MIM 소자, OLED, 등을 나타낸다. 층간 절연막(606)은 이들 소자들을 피복하도록 형성된다. 형성 후에 얻어진 층간 절연막(606)의 표면을 평탄한 것이 바람직하다. 층간 절연막(606)을 반드시 형성될 필요는 없음에 유의한다.
기판(600) 상에 형성된 층들(601 내지 603)은 바람직하게는 실시예 1에 따라 형성되는 것에 유념한다.
이들 요소들(604a, 604b, 604c를 포함함)은 상기 실시예 1에서 n채널 TFT(201) 및 p채널 TFT(202)에 따라 제조되는 것이 바람직하다.
OLED(605)는 전계를 가함에 의해서 발광(전장발광)이 야기되는 유기 화합물(유기 광 방출 재료)(이하 유기 광 방출층이라 함)을 갖는 층, 애노드층, 및 캐소드층을 구비한다. 유기 화합물에서 발광으로서는 싱글렛(siglet) 여기 상태에 기저(ground) 상태로 되돌아갈 때 야기되는 광 방출(형광)과 트리플렛(triplet) 여기 상태에서 기저상태로 돌아갈 때 야기되는 광 방출(인광)이 있다. 본 발명의 광 방출 장치는 상기 광 방출들 중 어느 하나 혹은 이들 두 광 방출들을 사용할 수 있다. OLFE의 애노드와 캐소드 사이에 형성된 모든 층들은 이 명세서에서 유기 광 방출층으로서 정의됨에 유의한다. 유기 광 방출층은 구체적으로 광 방출층, 정공 주입층, 전자 주입층, 정공 수송층, 및 전자 수송층을 포함한다. 기본적으로, OLED는 애노드, 광 방출층, 및 캐소드의 순으로 적층되는 구조를 갖는다. 이러한 구조 외에도, OLED는 애노드, 정공 주입층, 광 방출층, 캐소드의 순으로 적층되는 구조 혹은 애노드, 정공 주입증, 광 방출층, 전자 수송층, 및 캐소드의 순으로 적층되는 구조를 갖는다.
도 11a에 도시한 상태가 상기의 방법에 의해 얻어진 후에, 지지체(608)가 본딩층(607)을 통해 본딩된다(도 11b). 이 실시예에서, 플라스틱 기판은 지지체(608)로서 사용된다. 구체적으로, 10㎛ 또는 그보다 큰 두께를 가지며, 예를 들면, PES(polyether sulfone), PC(polycarbonate), PET(polyethylene terephthalate), 혹은 PEN(polyethylene naphthalate)로 만들어지는 수지 기판을 지지체로서 사용할 수 있다. 이들 플라스틱 기판들에 관하여, 유기 화합물층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 방지하는 효과는 작다. 이에 따라, 예를 들면, 유기 화합물층의 열화를 촉진시키는 습기나 산소와 같은 외부로부터의 재료의 인입을 충분히 방지하기 위한 구조를 얻기 위해서 플라스틱 기판인 지지체를 피복하도록 질화 알루미늄(AIN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층을 제공하는 것이 바람직하다. 질화 알루미늄 옥사이드(AlNXOY(X>Y))가 사용될 때는, 막 내 함유되는 질소의 농도가 10 atoms% 내지 80 atoms%인 것이 바람직하다는 것을 주의하라. 예를 들면, AlN막은 아르곤 가스와 질소가스의 혼합가스를 포함하는 대기 중에서 바람직하게는 2N 또는 그보다 큰 순도를 갖는 질화 알루미늄(AlN) 타겟을 사용한 스퍼터링 방법에 의해 형성된다. 막은 또한 질소 가스를 포함하는 대기에서 알루미늄(Al) 타겟을 사용하여 형성될 수도 있다.
또한, 200nm의 막 두께를 갖는 AlNXOY 막이 형성된 막 기판에 OLED를 시일링하여 얻어진 샘플과 200nm의 막 두께를 갖는 SiN막이 형성된 막 기판에 OLED를 시일링하여 얻어진 샘플을 준비한다. 이어서, 85℃로 가열된 수증기 대기 중에서 시간 변동을 검사하기 위한 테스트가 행해진다. 결과로서, SiN막을 사용한 샘플과 비교하여, AlNXOY 막을 사용한 샘플 내 OLED는 긴 수명을 가지며 장시간 광 방출이 가능하게 되었다. 테스트 결과로부터, SiN 막에 비해서, AlNXOY 막은 유기 화합물층의 열화를 촉진하는 습기나 산소와 같은 외부로부터의 재료의 인입을 방지할 수 있다고 할 수 있다.
또한, 플라스틱 기판의 단지 일 표면만이 이들 막들(각각 AIN, AlNXOY(X>Y), 등으로 만들어 진 것)로 피복된 구조가 사용될 수도 있다. 또한, 이 막들(각각 AIN, AlNXOY(X>Y), 등으로 만들어 진 것)은 층간 절연막(606) 상에 형성될 수도 있다.
또한, 도 18은 각각이 100nm의 막 두께를 갖는, AIN 막 및 AlNXOY(X>Y) 막의 투과율을 도시한 것이다. 도 18에 도시한 바와 같이, 이 막들(각각 AIN, AlNXOY(X>Y), 등으로 만들어 진 것)은 매우 높은 투명한 특성(가시광 범위에서 투과율이 80% 내지는 91.3%)을 가지며, 이에 따라 광 방출 소자에 의해 광 방출을 방해하지 않는다. 또한, 막들(각각 AIN, AlNXOY(X>Y), 등으로 만들어 진 것)은 높은 열 전도율을 갖고 있다. 이에 따라, 열 방사 효과가 있다.
지지체(608) 및 본딩층(607)을 OLED에서 보았을 경우에, 이들이 관찰자측(광 방출 소자 사용자측)에 배치되었을 때, 이들은 광 투과재료로 만들어져야 함을 주의하라.
다음에, 실시 형태 1 내지 3의 처리들 중 어느 하나를 접촉특성을 부분적으로 감소시키기 위해 수행하고, 이어서 제1 재료층(601)이 형성된 기판(600)을 물리적 수단으로 박리한다(도 11c). 여기서, 제2 재료층(602)은 압축 응력을 가지며 제1 재료층(601)은 인장 응력을 갖는다. 이에 따라, 기판은 비교적 작은 힘(예를 들면, 사람의 손, 노즐로부터 내뿜어진 가스의 분출 압력, 초음파, 등에 의해서)으로 박리될 수 있다.
다음에, 박리 후에 결과적인 층은 에폭시 수지 등으로 된 본딩층(609)을 통해 이송체(610)에 본딩된다(도 11d). 이 실시예에서, 플라스틱 막 기판이 중량 감 소를 위해 이송체(610)로서 사용된다.
지지체의 경우와 같이, 유기 화합물층의 열화를 촉진하는 이를테면 습기나 산소와 같은 외부로부터의 재료의 인입을 충분히 방지하기 위해 플라스틱 기판인 지지체에, 질화 알루미늄(AIN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층이 제공된다.
이에 따라, 유연한 지지체(608) 및 유연한 이송체(610)가 개재된 유연한 광 방출 소자가 얻어질 수 있다. 지지체(608) 및 이송체(610) 각각이 동일한 재료로 만들어질 때, 열 팽창계수들이 서로 동일하게 됨에 유의한다. 그러므로, 열 변동에 기인한 응력 왜곡의 영향이 감소될 수 있다.
이어서, 필요하다면, 유연한 지지체(608) 및 유연한 이송체(610)는 원하는 형상들로 분할된다. 이어서, FPC(도시되지 않음)이 공지의 기술로 본딩된다.
[실시예 5]
실시예 4에 의해 얻어진 EL 모듈의 구조를 도 12a 및 12b의 평면도와 단면도를 사용하여 기술한다. 막 기판(900a)은 실시예 4의 이송체(610)에 해당한다. 열 전도성을 갖는 막(900b)(통상, 질화 알루미늄막 혹은 알루미늄 옥시나이트라이드 막)이 막 기판(900a) 상에 형성되는 예를 여기 나타낸다.
도 12a는 EL 모듈을 도시한 평면도이고 도 12b는 A-A'선을 따라 도 12a를 절단하여 얻어진 단면도이다. 도 12a에서, 열 전도성을 갖는 막(900b)이 유연한 막 기판(900a)(예를 들면, 플라스틱 기판)에 형성되고, 압축 응력(901)을 갖는 막(예를 들면, 산화 실리콘막)이 이에 본딩층(923)을 통해 본딩된다. 화소부(902), 소스측 구동기 회로(904), 및 게이트측 구동기 회로(903)가 압축 응력(901)을 갖는 막 상에 형성된다. 화소부 및 구동기 회로들은 위의 실시예 1에 따라 얻어질 수 있다.
열 전도성을 갖는 위의 막(900b)은 질화 알루미늄(AlN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택되는 재료로 된 단층, 혹은 이들의 적층을 나타낸다. 열 전도성을 갖는 상기한 막(900b)이 제공될 때, 소자에서 발생된 열이 방사될 수 있어 유기 화합물층의 열화를 촉진하는 습기나 산소와 같은 재료가 외부로부터 인입되는 것을 충분히 방지할 수 있다.
또한, 참조부호 918은 유기 수지를 나타내며, 919는 보호막을 나타낸다. 화소부 및 구동기 회로부를 유기 수지(918)로 피복한다. 유기수지는 보호막(919)으로 피복된다. 본딩층을 통해 커버 부재(920)를 사용하여 시일링이 행해진다. 커버 부재(920)는 박리전에 지지체로서 본딩된다. 열, 외력, 등에 기인한 변형을 억제시키기 위해서, 막 기판(900a)과 동일한 재료의 기판, 예를 들면, 플라스틱 기판이 커버 부재(920)로서 사용되는 것이 바람직하다. 여기서는, 도 12b에 도시한 바와 같이 오목 형상(3㎛ 내지 10㎛의 깊이)으로 가공된 기판이 사용된다. 건조제(921)를 배치할 수 있는 오목부(50㎛ 내지 200㎛의 깊이)를 형성하도록 기판을 더 가공하는 것이 바람직하다. 또한, EL 모듈이 복수의 갱 프린팅(gang printing)에 의해 제조될 때, 기판 및 커버 부재는 서로 본딩될 수 있고 이후 이들의 단부 표면들을 정렬시키기 위해서 CO2 레이저 등을 사용하여 분할한다.
참조부호 908은 입력된 신호들을 소스측 구동기 회로(904)와 게이트측 구동기 회로(903)에 전송하기 위한 배선을 나타냄에 주의한다. 배선(908)은 비디오 신호와 클럭신호를 외부 입력단자로서의 FPC(유연한 인쇄회로)(909)로부터 수신한다. 여기에는 FPC만이 도시되어 있음에 유의한다. 그러나, 인쇄 배선판(PWB)이 FPC에 부착될 수 있다. 이 명세서에서 광 방출 장치는 광 방출 장치의 본체만이 아니라 FPC 혹은 PWB가 부착된 광 방출 장치도 포함한다.
다음에, 도 12b를 사용하여 단면 구조를 기술한다. 열 전도성을 갖는 막(900b)을 막 기판(900a) 상에 형성하고, 압축 응력을 갖는 막(901)을 본딩 층(923)을 통해 그 막(900b)에 본딩하고 절연막(910)을 그 위에 형성한다. 절연막(910) 상에 화소부(902) 및 게이트측 구동기 회로(903)가 형성된다. 화소부(902)는 각각이 전류 제어 TFT(911) 및 이의 드레인에 전기적으로 접속되는 화소 전극(912)을 포함하는 복수의 화소들로 구성된다. 또한, 게이트측 구동기 회로(903)는 n채널 TFT(913) 및 p채널 TFT(914)가 결합된 CMOS 회로로 구성된다.
이 TFT들(911, 913, 914를 포함함)은 바람직하게는 위의 실시예 1에서 n채널 TFT 및 p채널 TFT에 따라 제조된다.
실시예 1 및 2에 따라 동일 기판 상에 화소부(902), 소스측 구동기 회로(904) 및 게이트측 구동기 회로(903)가 형성된 후에, 지지체(여기서는, 커버 부재)가 실시예 2에 따라 본딩되고 이어서 기판(도시되지 않음)이 박리됨에 유의한다. 이어서, 열 전도성을 갖는 막(900b)이 형성된 막 기판(900a)을 본딩 층(923)을 통해 본딩한다.
또한, 도 12b에 도시한 오목형상을 갖는 커버 부재(920)가 사용될 때, 지지체로부터의 커버 부재(920)가 본딩된다. 배선 리드 단자부(접속부)는 박리할 때 절연막(910)만을 가지므로, 기계적 강도가 낮다는 것에 유의한다. 이에 따라, FPC(909)는 박리 전에 본딩되고 유기 수지(922)를 사용하여 고정되는 것이 바람직하다.
알칼리 금속이온이나 알칼리토 금속 이온 등의 불순물 이온의 확산을 차단할 뿐만 아니라 알칼리 금속 이온이나 알칼리토 금속 이온 등의 불순물 이온을 활발히 흡수하는 재료를 TFT와 OLED 사이에 제공된 절연막용으로 사용하는 것이 바람직함에 유의한다. 또한, 나중 공정의 온도에 저항력이 있는 재료가 적합하다. 이러한 조건들에 부합되는 재료의 예로서는, 대량의 불소를 포함하는 질화 실리콘막이 있다. 질화 실리콘막에 함유된 불소의 농도는 1 x 1019 /cm3 또는 그보다 높이 설정되는 것이 바람직하다. 바람직하게는, 질화 실리콘막 내 불소의 조성비는 1% 내지 5%로 설정된다. 질화 실리콘막 내 불소는 알칼리 금속 이온, 알칼리토 금속 이온 등에 본딩되므로 막에 흡수된다. 또한, 또다른 예로서, 알칼리 금속 이온, 알칼리토 금속 이온 등을 흡수하기 위한 안티몬(Sb) 화합물, 주석(Sn) 화합물, 혹은 인듐(In) 화합물로 된 입자를 포함하는 유기 수지막, 예를 들면, 오산화 안티몬(Sb2O5nH2O)을 포함하는 유기 수지막이 있다. 유기 수지막은 평균 그레인 크기가 10nm 내지 20nm인 입자를 포함하고 매우 높은 투명한 특성을 갖고 있음에 유의한다. 오산화 안티몬 입자로 대표되는 안티몬 화합물은 용이하게 알칼리 금속 이온 혹은 알칼리토 금속 이온 등의 불순물 이온을 흡수한다.
화소 전극(912)은 광 방출 소자(OLED)의 캐소드로서 작용한다. 뱅크들(915)은 화소 전극(912)의 양단에 형성된다. 광 방출 소자의 유기 화합물층(916) 및 애노드(917)는 화소전극(912) 상에 형성된다.
유기 화합물층(916)으로서, 광 방출층, 전하 수송층, 전하 주입층을 자유롭게 조합하여 형성된 유기 화합물층(광 방출 및 캐리어 수송을 유발시키는 층)을 사용하는 것이 바람직하다. 예를 들면, 저분자계 유기 화합물 재료 혹은 폴리머계 유기 화합물 재료를 사용하는 것이 바람직하다. 또한, 유기 화합물층(916)으로서, 싱글렛 여기에 의해 광 방출(형광)이 야기되는 광 방출 재료로 된 박막(싱글렛 화합물) 혹은 트리플렛 여기에 의해 광 방출(인광)이 야기되는 광 방출 재료로 된 박막(트리플렛 화합물)이 사용될 수 있다. 또한, 탄화 실리콘과 같은 무기 재료를 전하 수송층 및 전하 주입층용으로 사용할 수 있다. 유기재료들 및 무기재료들로서 공지의 재료들이 사용될 수 있다.
애노드(917)는 모든 화소들에 공통인 배선으로서 작용하며 접속 배선(908)을 통해 FPC(909)에 전기적으로 접속된다. 또한, 화소부(902) 및 게이트측 구동기 회로(903)에 포함된 모든 요소들은 애노드(917), 유기 수지(918), 및 보호막(919)으로 피복된다.
가시광에 투명하거나 반투명한 재료가 유기 수지(918)로서 사용되는 것이 바람직함을 주의하라. 또한, 유기 수지(918)는 습기 및 산소를 투과시키지 않는 재료인 것이 바람직하다.
또한, 광 방출 소자를 유기 수지(918)로 완전히 피복한 후에, 적어도 보호막(919)을 도 12a 및 12b에 도시한 바와 같이 유기 수지(918)의 표면(노출된 표면) 상에 형성하는 것이 바람직하다. 보호막은 기판의 이면을 포함하는 전체 표면 상에 형성될 수도 있다. 여기서는, 외부 입력단자(FPC)가 형성된 부분에 보호막을 형성하지 않는 것이 필요하다. 마스크를 사용하여 보호막을 형성하지 않도록 할 수 있다. 또는, CVD 장치에서 마스킹 테이프로서 사용되는 테플론(등록상표) 등으로 만들어진 테이프로 외부 입력단자 부분을 피복함으로써 보호막을 형성하지 않도록 할 수도 있다. 막(900b)과 동일한 열 전도성을 갖는 막을 보호막(919)으로서 사용할 수도 있다.
광 방출 소자가 위의 구조에서 보호막(919)으로 시일링될 때, 광 방출 소자는 외부로부터 완전히 차폐될 수 있고 유기 화합물층의 산화에 기인하여 열화를 촉진하는 습기 혹은 산소와 같은 재료가 외부로부터 인입되는 것을 방지할 수 있다. 또한, 열 전도성을 갖는 막(900b)에 의해 열이 확산될 수 있다. 따라서, 고 신뢰성의 광 방출 소자가 얻어질 수 있다.
또한, 화소 전극이 애노드로서 사용되고, 유기 화합물층 및 캐소드가 적층되어 도 12에 도시한 광 방출 방향에 반대되는 방향으로 광 방출을 야기하는 구조가 사용될 수도 있다. 도 13은 예를 도시한 것이다. 평면도는 도 12a와 동일하므로 여기서는 생략함에 주의하라.
도 13에 도시한 단면구조를 이하 기술한다. 열 전도성을 갖는 막(1000b)을 막 기판(1000a)에 형성하고 이 위에 절연막(1010)이 형성된다. 화소부(1002) 및 게이트측 구동기 회로(1003)가 절연막(1010) 상에 형성된다. 화소부(1002)는 전류 제어 TFT(1011)와 이의 드레인에 전기적으로 접속된 화소 전극(1012)을 각각이 포함하는 복수의 화소들로 구성된다. 기판 상에 형성된 피박리층이 실시 형태들에 따라 박리된 후에, 열 전도성을 갖는 막(1000b)이 형성된 막 기판(1000a)이 본딩층(1023)을 통해 본딩됨에 유의한다. 또한, 게이트측 구동기 회로(1003)는 n채널 TFT(1013) 및 p채널 TFT(1014)가 조합된 CMOS 회로로 구성된다.
열 전도성을 갖는 위의 막(1000b)은 질화 알루미늄(AlN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층을 나타낸다. 열 전도성을 갖는 막(1000b)이 제공되었을 때, 소자에서 발생된 열이 방사될 수 있어 유기 화합물층의 열화를 촉진하는 습기나 산소와 같은 재료가 외부로부터 인입되는 것을 충분히 방지할 수 있다.
이 TFT들(1011, 1013, 1014를 포함함)은 위의 실시예 1에서 n채널 TFT(201) 및 p채널 TFT(202)에 따라 제조되는 것이 바람직하다.
화소 전극(1012)은 광 방출 소자(OLED)의 애노드로서 작용한다. 뱅크들(1015)은 화소 전극(1012)의 양단에 형성된다. 광 방출 소자의 유기 화합물층(1016) 및 캐소드(1017)는 화소전극(1012) 상에 형성된다.
애노드(1017)는 모든 화소들에 공통인 배선으로서 작용하며 접속 배선(1008)을 통해 FPC(1009)에 전기적으로 접속된다. 또한, 화소부(1002) 및 게이트측 구동기 회로(1003)에 포함된 모든 요소들은 애노드(1017), 유기 수지(1018), 및 보호막(1019)으로 피복된다. 막(1000b)과 동일한 열 전도성을 갖는 막이 보호막(1019)으로서 사용될 수 있다. 이것은 본딩층을 통해 커버 부재(1020)에 본딩된다. 커버 부재에 오목부가 제공되고 건조제(1021)가 그에 배치된다.
도 13에 도시한 오목형상을 갖는 커버 부재(1020)가 사용될 때, 지지체로서의 커버 부재(1020)가 본딩된다. 배선 리드 단자부(접속부)는 박리할 때 절연막(1010)만을 가지므로 기계적 강도가 낮아짐에 유의한다. 이에 따라, FPC(1009)를 박리 전에 본딩하고 이에 유기 수지(1022)를 사용하여 고정하는 것이 바람직하다.
또한, 도 13에서, 화소전극이 애노드로서 사용되고, 유기 화합물층 및 캐소드가 적층된다. 이에 따라, 광 방출 방향은 도 13에 화살표로 표시한 방향이 된다.
탑 게이트 TFT의 예를 여기에 기술하였지만, 본 발명은 TFT 구조와 무관하게 적용될 수 있다. 본 발명은 또한, 예를 들면, 바텀(bottom) 게이트(역 스태거) TFT 혹은 스태거 TFT에도 적용될 수 있다.
[실시예 6]
탑 게이트 TFT가 사용되는 예를 실시예 5에서 설명하였다. 그러나, 바텀 게이트 TFT도 사용될 수 있다. 바텀 게이트 TFT가 사용되는 예를 도 14에 도시하였다.
도 14에 도시한 바와 같이, n채널 TFT(1113), p채널 TFT(1114), 및 n채널 TFT(1111)에 바텀 게이트 구조가 사용된다. 바텀 게이트 구조는 공지의 기술을 사용하여 바람직하게 얻어진다. 이들 TFT들의 각각의 활성층이 결정 구조를 갖는 반도체 막(폴리실리콘 등으로 만들어짐)이거나 비정질 구조를 갖는 반도체막(비정질 실리콘 등으로 만들어짐)일 수 있다.
또한, 도 14에서, 참조부호 1100a는 유연한 막 기판(예를 들면 플라스틱 기판), 1100b는 열 전도성을 갖는 막, 1101은 압축 응력을 갖는 막(예를 들면, 산화 실리콘막), 1102는 화소부, 1103은 게이트측 구동기 회로, 1110은 절연막, 1112는 화소전극(캐소드), 1115는 뱅크들, 1116은 유기 화합물층, 1117은 애노드, 1118은 유기 수지, 1119는 보호막, 1120은 커버 부재, 1121은 건조제, 1122는 유기 수지, 1123을 본딩층을 나타낸다.
열 전도성을 갖는 위의 막(1100b)은 질화 알루미늄(AlN), 질화 알루미늄 옥사이드(AlNXOY(X>Y)), 알루미늄 옥시나이트라이드(AlNXOY(X<Y)), 산화 알루미늄(Al2O3), 및 산화 베릴륨(BeO) 중에서 선택된 재료로 만들어진 단층, 혹은 이들의 적층을 나타낸다. 열 전도성을 갖는 막(1100b)이 제공되었을 때, 소자에서 발생된 열이 방사될 수 있어 유기 화합물층의 열화를 촉진하는 이를테면 습기나 산소와 같은 재료가 외부로부터 인입되는 것을 충분히 방지할 수 있다. 또한, 막(1100b)과 동일한 열 전도성을 갖는 막은 보호막(1119)으로서 사용될 수 있다.
또한, n채널 TFT(1113), p채널 TFT(1114), 및 n채널 TFT(1111)을 제외한 구조는 실시예 5와 동일하므로 여기서는 설명은 생략한다.
[실시예 7]
본 발명을 구현함으로써 제조된 구동기 회로부 및 화소부는 여러 가지 모듈들(활성 매트릭스 액정 모듈, 활성 매트릭스 EL 모듈 및 활성 매트릭스 EC 모듈)에 이용될 수 있다. 즉, 모든 전자장치들은 본 발명을 구현함으로써 완성된다.
다음은 이러한 전자장치들로서 주어질 수 있다. 비디오 카메라들, 디지털 카메라들, 헤드 장착 디스플레이들(고글형 디스플레이들), 자동차 항법 시스템들, 프로젝터들, 카 스테레오들, 개인용 컴퓨터들, 휴대 정보 단말들(이동 컴퓨터들, 이동전화들, 혹은 전자책들 등). 이 예들을 도 15a 내지 15f 및 16a 내지 16c에 도시하였다.
도 15a는 본체(2001), 이미지 입력부(2002), 표시부(2003), 키보드(2004) 등을 포함하는 개인용 컴퓨터이다. 본 발명은 표시부(2003)에 적용할 수 있다.
도 15b는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치들(2104), 밧데리(2105), 이미지 수신부(2106) 등을 포함하는 비디오 카메라 이다. 본 발명은 표시부(2102)에 적용할 수 있다.
도 15c는 본체(2201), 카메라부(2202), 이미지 수신부(2203), 조작 스위치들(2204), 표시부(2205) 등을 포함하는 이동 컴퓨터이다. 본 발명은 표시부(2205)에 적용할 수 있다.
도 15d는 본체(2301), 표시부(2302), 암(arm) 부(2303) 등을 포함하는 고글형 디스플레이이다. 본 발명은 표시부(2302)에 적용할 수 있다.
도 15e는 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404), 조작 스위치들(2405) 등을 포함하는 프로그램을 기록하는 기록매체(이하 기록매체라 함)를 사용하는 플레이어이다. 이 장치는 기록매체용으로 DVD(디지털 다기능 디스크), CD, 등을 사용하며, 음악 감상, 영화 감상, 게임들 및 인터넷 사용을 수행할 수 있다. 본 발명은 표시부(2402)에 적용할 수 있다.
도 15f는 본체(2501), 표시부(2502), 뷰 파인더(2503), 조작 스위치들(2504), 이미지 수신부(도면에 도시되지 않음) 등을 포함하는 디지털 카메라이다. 본 발명은 표시부(2502)에 적용할 수 있다.
도 16a는 본체(2901), 음성 출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치들(2905), 안테나(2906), 이미지 입력부(CCD, 이미지 센서 등)(2907) 등을 포함하는 이동전화이다. 본 발명은 표시부(2904)에 적용할 수 있다.
도 16b는 본체(3001), 표시부들(3002, 3003), 기록매체(3004), 조작 스위치들(3005), 안테나(3006) 등을 포함하는 휴대용 책(전자책)이다. 본 발명은 표시부들(3002, 3003)에 적용할 수 있다.
도 16c는 본체(3101), 지지부(3102), 표시부(3103) 등을 포함하는 디스플레이이다. 본 발명은 표시부(3103)에 적용할 수 있다.
또한, 도 16c에 도시한 디스플레이는, 예를 들면, 5 내지 20인치 스크린 디스플레이의 소형, 중형 혹은 대형이다. 더욱이, 이러한 크기의 표시부를 형성하기 위해서 1 x 1m 기판을 사용한 복수의 패턴을 수행함으로써 대량 생산하는 것이 바람직하다.
전술한 바와 같이, 본 발명의 적용가능한 범위는 매우 크며, 본 발명은 각종 분야의 전자장치들의 방법들에 적용될 수 있다. 이 실시예의 전자장치들은 실시형태 1 내지 6의 구성들의 임의의 조합을 이용함으로써 달성될 수 있다.
[실시예 8]
이 실시예에서, 전기영동(electrophoretic) 표시장치를 실시예 7에 기술한 표시부로서 사용되는 예를 설명한다. 통상, 도 16b에 도시한 휴대용 책(전자책)의 표시부(3002 또는 3003)에 적용된다.
전기영동 표시장치(전기영동 디스플레이)는 전자 페이퍼라고도 하는 것으로 종이처럼 읽기가 쉽다. 또한, 다른 표시장치에 비해 낮은 소비전력의 경량박형의 장치가 얻어질 수 있다.
전기영동 디스플레이에 관하여, 각종의 유형들이 고찰될 수 잇다. 양전하를 갖는 제1 입자와 음전하를 갖는 제2 입자를 함유하는 복수의 마이크로 캡슐들을 용매 또는 용질에 분산시킴으로써 제작된다. 이어서, 마이크로 캡슐들에 전계를 인가 하였을 때, 각각의 마이크로 캡슐들 내 입자들은 서로 대향하는 방향들로 이동되어 일측에 수집된 입자들의 색만을 표시한다. 제 1 입자 혹은 제 2 입자는 안료를 포함하며 어떠한 전계도 발생되지 않은 경우엔 이동하지 않음에 유의한다. 또한, 제1 입자의 컬러와 제2 입자의 컬러는 서로 다른 것으로 가정한다(무색의 경우를 포함한다).
이에 따라, 전기영동 디스플레이는 고 유전상수의 재료가 고 전계 영역으로 이동되는 것과 같은 소위 유전 이동 효과를 이용하는 디스플레이이다. 전기영동 디스플레이의 경우에, 액정표시장치에 필요한 분광판 및 대향 전극은 필요하지 않다. 따라서, 두께 및 중량이 반으로 감소된다.
위의 마이크로 캡슐들을 용매 내에 분산시킬 때, 이것을 전자 잉크라 한다. 전자 잉크는 유리, 플라스틱, 천, 종이, 등의 표면 상에 프린트될 수 있다. 또한, 컬러필터 혹은 안료를 갖는 입자가 사용될 땐, 컬리 표시가 가능하다.
두 개의 전극들 사이에 개재되게 적합하게 복수의 마이크로 캡슐들이 활성 매트릭스 기판 상에 배치될 때, 활성 매트릭스 표시장치가 완성된다. 이에 따라, 전계가 마이크로 캡슐들에 인가될 때, 표시가 행해질 수 있다. 예를 들면, 실시예 1에서 얻어진 활성 매트릭스 기판이 사용될 수 있다. 전자 잉크는 직접 플라스틱 기판 상에 프린트될 수 있다. 활성 매트릭스 유형이 사용될 때, 열과 유기 용매에 감응하는 플라스틱 막 상에 소자가 형성되는 경우에 비해, 소자 및 전자 잉크가 유리 기판 상에 형성되고, 플라스틱 기판에 본딩하기 전에 실시형태 1 내지 3 및 실시예 2에 따라 유리기판이 박리될 때 공정 마진이 바람직하게 향상된다.
마이크로 캡슐들 내 제 1 입자 및 제 2 입자로서는, 전도체 재료, 절연체 재료, 반도체 재료, 자기 재료, 액정 재료, 강유전 재료, 전장발광 재료, 전기 화학 재료, 전기영동 재료, 혹은 이들의 화합재료가 사용되는 것이 바람직함에 유의한다.
본 발명에 따라서, 소 영역을 갖는 피박리층만이 아니라 큰 영역을 갖는 피박리층이 고수율로 전체 표면에 걸쳐 박리될 수 있다.
또한, 본 발명에 따라서, 피박리층이 물리적인 수단, 예를 들면 사람의 손으로 쉽게 박리될 수 있다. 따라서, 대량 생산에 적합한 공정일 수 있다. 또한, 피박리층을 박리하기 위한 제조 장치가 대량 생산용으로 제작될 때, 대형 제조 장치가 저비용으로 제작될 수 있다.

Claims (26)

  1. 기판으로부터 피박리층을 박리하는 방법에 있어서,
    상기 기판 상에 제1 재료층을 형성하고, 상기 제1 재료층 상에 제2 재료층을 형성하고, 상기 제2 재료층 위에 피박리층을 형성하는 단계;
    상기 제1 재료층의 부분에 레이저 광을 부분적으로 조사하는 단계; 및 그 후,
    상기 제1 재료층이 제공되는 상기 기판으로부터 상기 피박리층을, 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 계면 중 하나에서 박리하는 단계를 포함하고,
    레이저 광은 상기 피박리층 측으로부터 상기 제1 재료층으로 조사되는, 층 박리 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 기판으로부터 피박리층을 박리하는 방법에 있어서,
    상기 기판 상에 제1 재료층을 형성하고, 상기 제1 재료층 상에 제2 재료층을 형성하고, 상기 제2 재료층 위에 피박리층을 형성하는 단계;
    상기 제 1 재료층의 부분에 레이저 광을 부분적으로 조사하는 단계; 및 그 후,
    지지체를 상기 피박리층에 본딩하는 단계; 및
    상기 제 1 재료층이 제공되는 상기 기판으로부터 상기 지지체가 본딩되는 상기 피박리층을, 상기 제 2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 계면 중 하나에서 박리하는 단계를 포함하고,
    레이저 광은 상기 피박리층 측으로부터 상기 제1 재료층으로 조사되는, 층 박리 방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 박리는 접촉특성을 감소시키기 위한 처리가 수행되는 영역으로부터 행해지는, 층 박리 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항 또는 제 6 항에 있어서, 상기 제2 재료층은 상기 박리 전에 -1 dyne/cm2 내지 -1 x 1010 dyne/cm2의 압축 응력을 나타내며 상기 제1 재료층은 상기 박리 전에 1 dyne/cm2 내지 1 x 1010 dyne/cm2의 인장 응력을 나타내는, 층 박리 방법.
  11. 반도체 장치 제조 방법에 있어서,
    기판 상에 제1 재료층을 형성하는 단계;
    상기 제1 재료층 상에 제2 재료층을 형성하는 단계;
    상기 제2 재료층 위에 소자를 포함하는 피박리층을 형성하는 단계;
    상기 소자를 포함하는 상기 피박리층에 지지체를 본딩하는 단계;
    상기 기판으로부터 상기 피박리층 및 상기 지지체를 박리하는 단계; 및
    상기 소자를 포함하는 상기 피박리층에 이송체를 본딩하여 상기 지지체와 상기 이송체 사이에 상기 소자를 개재시키는 단계를 포함하고,
    레이저 광은 상기 박리 전에 상기 제1 재료층의 부분을 부분적으로 조사하고,
    레이저 광은 상기 피박리층 측으로부터 상기 제1 재료층으로 조사되는, 반도체 장치 제조 방법.
  12. 제 11 항에 있어서, 상기 박리는 접촉특성을 감소시키기 위한 처리가 수행되는 영역으로부터 행해지는, 반도체 장치 제조 방법.
  13. 삭제
  14. 삭제
  15. 제 11 항에 있어서, 상기 박리는 상기 기판의 단부 표면 상으로 가스를 내뿜어 행해지는, 반도체 장치 제조 방법.
  16. 제 11 항에 있어서, 상기 박리는 레이저 광의 조사와 함께 상기 기판의 단부 표면 상으로 가스를 내뿜어 행해지는, 반도체 장치 제조 방법.
  17. 제 11 항에 있어서, 상기 박리는 접촉특성을 감소시키기 위한 처리가 수행되는 영역으로부터 상기 레이저 광을 사용한 주사와 함께 상기 기판의 단부 표면 상으로 가스를 내뿜어 행해지는, 반도체 장치 제조 방법.
  18. 제 16 항에 있어서, 상기 가스는 가열된 질소 가스인, 반도체 장치 제조 방법.
  19. 제 11 항에 있어서, 상기 레이저 광의 발진 유형은 연속 발진 및 펄스 발진 중 하나인, 반도체 장치 제조 방법.
  20. 제 1 항 또는 제 6 항에 있어서, 상기 레이저 광은 YAG, YVO4, YLF, 및 Nd, Tm, 및 Ho 중 하나가 도핑된 YAlO3를 사용한 고체 레이저, 엑시머 레이저, CO2 레이저, 아르곤 레이저, 및 반도체 레이저로 구성된 그룹 중에서 선택된 레이저로부터 방출되는, 층 박리 방법.
  21. 기판으로부터 피박리층을 박리하는 방법에 있어서,
    상기 기판 상에 제1 재료층을 형성하는 단계;
    상기 제1 재료층 상에 제2 재료층을 형성하는 단계;
    상기 제2 재료층 상에 피박리층을 형성하는 단계;
    상기 제1 재료층과 상기 제2 재료층 사이의 접촉특성을 부분적으로 감소시키기 위해 스크래칭 처리를 수행하는 단계로서, 상기 처리는 상기 기판의 외측 에지 근방 영역 상에서 수행되는, 상기 스크래칭 처리 수행 단계; 및
    상기 제1 재료층이 제공되는 상기 기판으로부터 상기 피박리층을, 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 계면 중 하나에서 박리하는 단계를 포함하고,
    상기 접촉특성을 부분적으로 감소시키기 위한 상기 스크래칭 처리는 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 상기 계면 부분 중 하나가 손상되도록 상기 기판의 상기 외측 에지를 따라 외부로부터 압력을 국부적으로 가하는, 층 박리 방법.
  22. 기판으로부터 피박리층을 박리하는 방법에 있어서,
    상기 기판 상에 제1 재료층을 형성하는 단계;
    상기 제1 재료층 상에 제2 재료층을 형성하는 단계;
    상기 제2 재료층 위에 피박리층을 형성하는 단계;
    상기 제1 재료층과 상기 제2 재료층 사이의 접촉특성을 부분적으로 감소시키기 위해 스크래칭 처리를 수행하는 단계로서, 상기 처리는 상기 기판의 외측 에지 근방 영역 상에서 수행되는, 상기 스크래칭 처리 수행 단계;
    지지체를 상기 피박리층에 본딩하는 단계; 및
    상기 제1 재료층이 제공되는 상기 기판으로부터 상기 지지체가 본딩되는 상기 피박리층을, 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 계면 중 하나에서 박리하는 단계를 포함하고,
    상기 접촉특성을 부분적으로 감소시키기 위한 상기 스크래칭 처리는 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 상기 계면 부분 중 하나가 손상되도록 상기 기판의 상기 외측 에지를 따라 외부로부터 압력을 국부적으로 가하는, 층 박리 방법.
  23. 반도체 장치 제조 방법에 있어서,
    기판 상에 제1 재료층을 형성하는 단계;
    상기 제1 재료층 상에 제2 재료층을 형성하는 단계;
    상기 제2 재료층 위에 소자를 포함하는 피박리층을 형성하는 단계;
    상기 소자를 포함하는 상기 피박리층에 지지체를 본딩하는 단계;
    상기 기판으로부터 상기 피박리층 및 상기 지지체를 박리하는 단계; 및
    상기 소자를 포함하는 상기 피박리층에 이송체를 본딩하여 상기 지지체와 상기 이송체 사이에 상기 소자를 개재시키는 단계를 포함하고,
    접촉특성을 부분적으로 감소시키기 위한 스크래칭 처리가 상기 제2 재료층의 안쪽 부분 및 상기 제2 재료층과 상기 제1 재료층 사이의 계면 부분 중 하나가 손상되도록 상기 기판의 외측 에지를 따라 외부로부터 압력을 국부적으로 가하는, 반도체 장치 제조 방법.
  24. 제 1 항, 제 6 항, 제 21 항 또는 제 22 항 중 어느 한 항에 있어서, 상기 피박리층은 반도체층들을 포함하고, 상기 반도체층들은 제1 부분 위에 형성되고, 레이저 광을 상기 제1 부분과 상기 기판의 외부 에지 사이에 위치하는 제2 부분에 부분적으로 조사하는, 층 박리 방법.
  25. 제 11 항에 있어서, 상기 레이저 광은 YAG, YVO4, YLF, 및 Nd, Tm, 및 Ho 중 하나가 도핑된 YAlO3를 사용한 고체 레이저, 엑시머 레이저, CO2 레이저, 아르곤 레이저, 및 반도체 레이저로 구성된 그룹 중에서 선택된 레이저로부터 방출되는, 반도체 장치 제조 방법.
  26. 제 11 항 또는 제 23 항에 있어서, 상기 피박리층은 반도체층들을 포함하고, 상기 반도체층들은 제1 부분 위에 형성되고, 레이저 광을 상기 제1 부분과 상기 기판의 외부 에지 사이에 위치하는 제2 부분에 부분적으로 조사하는, 반도체 장치 제조 방법.
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