KR100975802B1 - 발광 장치 및 발광 장치를 형성하는 방법 - Google Patents

발광 장치 및 발광 장치를 형성하는 방법 Download PDF

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Abstract

본 발명은 피박리층에 손상을 주지 않는 박리 방법을 제공하며, 작은 면적을 가지는 피박리층 뿐만 아니라, 전체 표면에 걸쳐 큰 면적을 가지는 피박리층에 대해서도 양호한 생산율로 박리할 수 있게 하는 것을 목적으로 한다. 금속층 또는 질화물층(11)이 기판상에 제공되고, 추가로, 상기 금속층 또는 질화물층(11)과 접촉하는 산화물층(12)이 제공되며, 또한, 적층체 막 형성 또는 500℃ 이상의 온도에서 열처리가 수행되는 경우에, 이는 상기 층내에서 또는 상기 산화물층(12)과의 계면상에서 물리적 수단에 의해 쉽고 깨끗하게 분리될 수 있다.
Figure 112009052532415-pat00001
물리적 수단, 산화물층, 박리, 계면, 반도체 디바이스

Description

발광 장치 및 발광 장치를 형성하는 방법{A light emitting device and a method of forming a light emitting device}
발명의 분야
본 발명은 피박리층을 박리하는 방법에 관한 것으로, 특히, 다양한 소자들을 포함하는 피박리층을 박리하는 방법에 관한 것이다. 또한, 본 발명은 박리된 피박리층이 페이스트부착되어 베이스 부재상으로 전이되는, 박막 트랜지스터(이하, TFT라 지칭함)로 구성된 회로를 가지는 반도체 디바이스 및 이 반도체 디바이스를 제조하는 방법에 관한 것이다. 예로서, 본 발명은 액정 모듈로 대표되는 전자-광학 디바이스, EL 모듈로 대표되는 발광 디바이스 및 이런 디바이스들이 부품으로서 그 위에 장착되어 있는 전자 기기에 관한 것이다.
본 명세서에서, 용어 "반도체 디바이스"는 일반적으로, 반도체 특성들을 활용함으로써 기능할 수 있는 디바이스를 나타내며, 전자-광학 디바이스, 발광 디바이스, 반도체 회로 및 전자 기기는 모두 반도체 디바이스이다.
관련 기술
최근, 절연면을 가지는 기판상에 형성된 반도체 박막(약 수 내지 수백 nm 범 위의 두께)을 사용하여 박막 트랜지스터(TFT)를 구성하는 기술이 주목을 끌고 있다. 박막 트랜지스터는 IC, 전자-광학 디바이스 등 같은 전자 디바이스들에 광범위하게 적용되며, 특히, 이미지 디스플레이 디바이스를 위한 스위칭 소자로서 개발되어야할 긴급한 필요성이 있다.
비록, 이런 이미지 디스플레이 디바이스를 활용하는 응용 분야들에 관하여 다양한 응용분야들이 기대되지만, 특히, 휴대용 장치들에 대한 그 활용이 주목을 끌고 있다. 현재, 비록 다수의 유리 기판들 및 석영 기판들이 활용되고 있지만, 쉽게 균열이 발생하고, 무겁다는 결점들이 존재한다. 더욱이, 유리 기판들과 석영 기판들은 대량 생산시 대형으로 제조하는 것이 곤란하며, 이들은 이를 위해서는 부적합하다. 따라서, TFT 소자를 가요성을 가지는 기판, 대표적으로, 가요성 플라스틱 막상에 형성하는 시도가 이뤄지고 있다.
그러나, 플라스틱 막의 내열성이 낮기 때문에, 공정의 최고 온도를 낮출 수 밖에 없다. 결과적으로, 현재, 유리 기판들상에 형성된 것들에 비해 그다지 양호한 전기적 특성들을 가지지 못하는 TFT가 형성된다. 따라서, 플라스틱 막을 활용함으로써 고성능을 가지는 액정 디스플레이 디바이스 및 발광 소자가 아직까지 실현되지 못하고 있다.
또한, 상술한 기판으로부터 격리된 층을 경유하여 기판상에 존재하는 피박리층을 박리하는 방법이 이미 제안되어 있다. 예로서, 일본 특개평 10-125929호 및 일본 특개평 10-125931호 공보에 개시된 기술들은 비정질 실리콘(또는, 다결정 실리콘)으로 구성된 격리된 층이 제공되고, 레이저 빔이 기판을 투과함으로써 조사되 어 비정질 실리콘내에 포함된 수소를 방출시켜, 스페이스-갭을 발생시키고 기판을 분리시키는 기술들이다. 부가적으로, 이 기술을 활용하여, 플라스틱 막 상의 피박리층(공보에서는, 전이층이라 지칭됨)을 페이스트부착함으로써 액정 디스플레이 디바이스가 완성되는 것도 일본 특개평 10-125930호 공보에 개시되어 있다.
그러나, 상술한 방법에서, 높은 투명성을 가지는 기판을 사용하는 것이 중요하며, 또한, 비정질 실리콘내에 함유된 수소를 방출시키기 위해 충분한 에너지를 부여하는 목적을 위해, 비교적 큰 레이저 빔의 조사가 필수적이고, 결과적으로, 피박리층이 손상되는 문제가 발생한다. 또한, 상술한 방법에서, 격리된 층상에 소자가 제조되는 경우에, 소자 제조 공정에서 고온에서의 열처리 등이 수행되면, 격리된 층내에 포함된 수소가 분산 또는 감소된다. 이 경우에, 레이저 빔이 격리된 층상에 조사된다 하더라도, 박리가 충분히 수행되지 않을 가능성이 있다. 따라서, 격리된 층내에 함유된 수소의 양을 유지하기 위해서, 격리된 층 형성 이후의 공정들이 제한된다는 문제점이 발생한다. 더욱이, 상술한 공보의 경우에, 피박리층에 대한 손상을 방지하기 위해서, 방사선 차폐층 또는 반사층이 제공되는 것도 기술되어 있다. 그러나, 이 경우에, 투과형 액정 디스플레이 디바이스를 제조하는 것이 곤란하다. 부가적으로, 상술한 방법에 의해서는 큰 면적을 가지는 피박리층을 박리하는 것이 곤란하다.
본 발명은 상술한 문제점들을 고려하여 이루어진 것이며, 본 발명은 피박리층을 손상시키지 않고, 피박리층을 박리 시키는 박리 방법을 제공하고, 작은 면적을 가지는 피박리층의 박리는 물론 큰 면적을 가지는 피박리층의 표면에 걸친 전체적인 박리를 가능하게 하는 것을 목적으로 한다.
또한, 본 발명은 피박리층의 형성시, 열처리 온도, 기판의 종류 등 같은 제한들을 받지 않고 박리시키는 박리 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 다양한 베이스 부재들상에 피박리층을 페이스트부착함으로써 중량 절감형 반도체 디바이스와, 이를 제조하기 위한 그 방법을 제공하는 것을 목적으로 한다. 특히, 본 발명은 다양한 소자들(박막 다이오드, 실리콘의 PIN 접합부로 구성된 광전 변환 소자)을 페이스트부착하는 것에 의해 중량 절감형 반도체 디바이스와 이를 제조하는 그 방법을 제공하는 것을 목적으로 한다. 본 발명자들이 다수의 실험들을 수행하면서 이들에 관해 고려하였을 때, 본 발명자들은 바람직하게는 금속 질화물층인, 기판상에 제공된 질화물층과, 상기 금속 질화물층과 접촉하는 산화물층을 제공하고, 추가로, 산화물층상에서 성막 또는 500℃ 이상의 온도에서 열처리를 수행하였을 때의 시간 동안, 막 박리 등 같은 공정들의 비정상이 발생하지 않는다는 것을 발견하였지만, 본 발명자들은 물리적 힘, 대표적으로, 기계적 힘(예로서, 사람의 손에 의한 박리)을 부가함으로써, 산화물층상에서 또는 그들 사이의 계면에서 쉽고 명백하게 분리시킬 수 있게 되는 박리 방법을 발견하였다.
특히, 질화물층과 산화물층 사이의 접합력은 열 에너지에 대해 내구성이 있는 강도를 가지지만, 질화물층과, 산화물층의 막 응력들이 서로 상이하며, 질화물층과 산화물층 사이에 응력 변형이 존재하기 때문에, 동적 에너지가 약해지고, 이는 박리에 적합하다. 본 발명자들은 이 방식으로 막 응력을 활용하여 박리를 수행하는 박리 단계를 응력 박리 공정이라 지칭한다.
본 명세서에서, 막의 내부 응력(막 응력이라 지칭됨)은 기판상에 형성된 막의 내부의 주어진 단면이 고려될 때, 단면의 일 측면이 나머지 측면상에 영향을 가지는 단위 단면적당 힘이다. 내부 응력은 진공 증착, 스퍼터링, 기상 증착법 등에 의해 형성된 박막에 항상 다소 존재한다. 이 값은 최대 109N/m2에 달한다. 내부 응력값은 박막의 재료, 기판의 물질, 박막의 형성 조건들 등에 의해 변화한다. 또한, 내부 응력값은 열처리를 수행함으로써도 변화한다.
또한, 기판 표면에 대해 수직방향으로 확산되는 단위 단면적을 통해 상대편에 영향을 가지는 힘이 인장 방향으로 작용하는 경우에, 이는 인장 상태라 지칭되고, 이때 내부 응력은 인장 응력이라 지칭된다. 힘이 추진 방향으로 작용하는 경우에, 이는 압축 상태라 지칭되고, 이때의 내부 응력은 압축 응력이라 지칭된다. 본 명세서에서, 그래프로 그려지거나, 표에 표시될 때, 인장 응력은 양수(+)로 플로팅되고, 압축 응력은 음수(-)로 플로팅된다는 것을 인지하여야만 한다.
본 명세서에 개시된 박리 방법에 관한 본 발명의 제 1 구성은 기판으로부터 피박리층을 박리시키는 박리 방법이며, 이는, 상기 기판상에 질화물층이 제공되고, 적어도 상기 질화물층과 접촉하는 산화물층을 포함하는 적층체로 구성된 피박리층이 상기 질화물층이 그 위에 제공되어 있는 기판상에 형성된 이후에, 산화물층의 내측상에서, 또는, 상기 산화물층과의 계면상에서, 상기 질화물층이 그 위에 제공되어 있는 기판으로부터 관련 피박리층이 물리적 수단에 의해 박리되는 것을 특징으로 한다.
또한, 이는 접착제를 사용하여 지지체가 접착된 이후에, 박리될 수 있다.
본 발명의 명세서에 개시된 박리 방법에 관한 본 발명의 제 2 구성은 기판으로부터 피박리층을 박리시키는 박리 방법이며, 이는, 상기 기판상에 질화물층이 제공되고, 적어도 상기 질화물층과 접촉하는 산화물층을 포함하는 적층체로 구성된 피박리층이 상기 질화물층이 그 위에 제공되어 있는 기판상에 형성된 이후에, 산화물층의 내측상에서 또는 상기 산화물층과의 계면상에서 상기 질화물층이 그 위에 제공되어 있는 기판으로부터 상기 지지체에 접착된 관련 피박리층이 물리적 수단에 의해 박리되는 것을 특징으로 한다.
또한, 상술한 제 2 구성에서, 박리를 촉진하기 위해서, 상기 지지체가 접착되기 이전에, 열처리 또는 레이저 빔의 조사가 수행될 수 있다. 이 경우에, 레이저 빔을 흡수하는 재료를 선택하고, 질화물층과 산화물층 사이의 계면을 가열함으로써 쉽게 박리되도록 할 수 있다. 그러나, 레이저 빔이 사용되는 경우에, 투명한 것이 기판으로서 사용되어야 한다.
또한, 상술한 구성에서, 질화물층에 관하여, 다른 층이 기판과 질화물층 사 이에 제공될 수 있고, 예로서, 절연층, 금속층 등이 제공될 수 있다. 그러나, 공정을 단순화하기 위해서, 기판의 표면과 접촉하는 질화물층이 형성된다.
또한, 질화물층 대신, 금속층, 바람직하게는 질화물 금속층이 사용될 수 있으며, 금속층, 바람직하게는 금속 질화물층이 제공되고, 추가로, 산화물층이 상기 금속 질화물층과 접촉하여 제공되고, 추가로, 온도가 500℃ 이상인 열처리 또는 성막 처리가 수행되는 경우에, 막 박리가 발생하지 않으며, 이는 산화물층의 내측상에서 또는 산화물층과의 계면상에서 물리적 수단에 의해 쉽고 명확하게 분리될 수 있다.
본 명세서에 개시된 박리 방법에 관한 본 발명의 제 3 구성은 기판으로부터 피박리층을 박리 시키는 방법이며, 이는 상기 기판상에 금속층이 제공되고, 적어도 상기 금속층과 접촉하는 산화물층을 함유하는 적층체로 구성된 피박리층이 상기 금속층이 그 위에 제공되어 있는 기판상에 형성된 이후에, 상기 산화물층의 내측상에서 또는 상기 산화물층과의 계면상에서, 그 위에 상기 금속층이 제공되어 있는 기판으로부터 관련 피박리층이 물리적 수단에 의해 박리되는 것을 특징으로 한다.
또한, 이는 접착제를 사용하여 지지체가 접착된 이후에 박리될 수 있다.
본 명세서에 개시된 박리 방법에 관한 본 발명의 제 4 구성은 기판으로부터 피박리층을 박리시키는 방법이며, 이는, 상기 기판상에, 금속층이 제공되고, 적어도 상기 금속층과 접촉하는 산화물층을 포함하는 적층체로 구성된 피박리층이 상기 금속층이 그 위에 제공되어 있는 기판상에 형성된 이후에, 상기 산화물층의 내측상에서 또는 상기 산화물층과의 계면상에서 상기 금속층이 그 위에 제공되어 있는 기 판으로부터 상기 지지체에 접착된 피박리층이 물리적 수단에 의해 박리되는 것을 특징으로 한다.
또한, 상술한 제 4 구성에서, 박리를 촉진하기 위해서, 상기 지지체가 접착되기 이전에, 레이저 빔의 조사 또는 열 처리가 수행될 수 있다. 이 경우에, 레이저 빔을 흡수하는 재료를 선택하고, 금속층과 산화물층 사이의 계면을 가열함으로써, 쉽게 박리되도록 할 수 있다. 그러나, 레이저 빔이 사용되는 경우에, 투명한 것이 기판으로서 사용되어야 한다.
본 발명의 명세서에서, 물리적 수단은 화학이 아닌 물리학에 의해 인식되는 수단을 지칭하며, 명백히, 이 용어는 동역학의 법칙들에 귀속될 수 있은 프로세스를 가지는 동적 수단 또는 기계적 수단을 나타내고, 또한, 동적 에너지(기계적 에너지)를 변화시키기 위한 수단을 나타낸다.
그러나, 상술한 제 2 구성 및 제 4 구성 중 어느 한쪽에서, 이들이 물리적 수단에 의해 박리될 때, 산화물층과 금속층 사이의 접합력이 지지체와의 접합력 보다 작아지도록 하는 것이 필요하다.
또한, 상술한 제 3 구성 또는 제 4 구성에서, 상기 금속층은 Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분이 상기 원소인 합금 재료들 또는 화합물들로 구성되는 단층, 또는, 이들 금속들이나 이들의 혼합물의 적층체라는 사실을 특징으로 한다.
또한, 상술한 제 3 구성 또는 제 4 구성에서, 금속층에 대하여, 예로서, 절연층 등의 다른 층이 기판과 금속층 사이에 제공될 수 있지만, 공정의 단순화를 위 해서, 기판의 표면과 접촉하는 금속층이 형성되는 것이 바람직하다.
또한, 상술한 본 발명에서, 투명성을 가지는 기판에 한정되지 않는, 모든 종류의 기판들, 예로서, 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판, 금속 기판이 사용될 수 있으며, 상기 기판상에 제공된 피박리층이 박리될 수 있다. 또한, 상술한 각 구성들에서, 상기 산화물층은 실리콘 산화물 재료나, 금속 산화물 재료로 구성된 단층 또는 이들의 적층체인 것을 특징으로 한다.
또한, 상술한 각 구성들에서, 박리를 촉진하기 위하여, 상기 물리적 수단에 의해 박리가 수행되기 이전에, 가열 처리 또는 레이저 빔의 조사가 이루어질 수 있다.
또한, 상술한 본 발명의 박리 방법을 사용하여, 기판상에 제공된 피박리층을 전사체상으로 페이스트부착(전이)함으로써 반도체 디바이스가 제조될 수 있으며, 반도체 제조 방법에 관한 본 발명의 구성은, 기판상에 질화물층을 형성하는 단계와, 상기 질화물층상에 산화물층을 형성하는 단계와, 상기 산화물층상에 절연층을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 상기 지지체가 상기 소자에 접착된 이후에, 상기 산화물층의 내측상에서, 또는, 상기 산화물층과의 계면상에서 상기 기판으로부터 관련 지지체를 물리적 수단에 의해 박리하는 단계, 및, 상기 산화물층 또는 상기 절연층에 전사체를 접착시키고, 상기 소자를 상기 지지체와 상기 전사체 사이에 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
또한, 상술한 구성에서, 박리를 촉진하기 위하여, 상기 지지체가 접착되기 이전에, 열처리 또는 레이저 빔의 조사가 이루어질 수 있다. 이 경우에, 질화물층을 위해, 레이저 빔을 흡수하는 재료를 선택하고, 질화물층과 산화물층 사이의 계면을 가열함으로써, 쉽게 박리되게 할 수 있다. 그러나, 레이저 빔이 사용되는 경우에, 투명한 것이 기판으로서 사용되어야 한다.
또한, 박리를 촉진하기 위해서, 질화물층상에 입자형 산화물을 제공하고, 관련 입자형 산화물을 덮기 위한 산화물층을 제공함으로써 쉽게 박리되도록 할 수 있으며, 반도체 디바이스 제조 방법에 관한 본 발명의 구성은, 기판상에 질화물층을 형성하는 단계와, 상기 질화물층상에 입자형 산화물을 형성하는 단계와, 상기 질화물층상의 상기 산화물을 덮도록 산화물층을 형성하는 단계와, 상기 산화물층상에 절연층을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 지지체가 상기 소자에 접착된 이후에, 산화물층의 내측상에서 또는 상기 산화물층과의 계면상에서, 기판으로부터 관련 지지체를 물리적 수단에 의해 박리하는 단계, 및, 상기 절연층 또는 상기 산화물층에 전사체를 접합하고, 상기 지지체와 상기 전사체 사이에 상기 소자를 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
또한, 다른 반도체 디바이스 제조 방법에 관한 본 발명의 구성은 기판상에 금속 재료 함유층을 형성하는 단계와, 상기 금속 재료 함유층상에 산화물층을 형성하는 단계와, 상기 산화물층상에 절연층을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 지지체가 상기 소자에 접착된 이후에, 산화물층의 내측, 또는, 상기 산화물층과의 계면상에서 기판으로부터 관련 지지체를 물리적 수단에 의 해 박리하는 단계, 및, 상기 절연층 또는 상기 산화물층에 전사체를 접착시키고, 상기 지지체와 상기 전사체 사이에 상기 소자를 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
또한, 상술한 구성에서, 박리를 촉진하기 위해서, 상기 지지체가 접착되기 이전에, 열처리 또는 레이저 빔의 조사가 이루어질 수 있다. 이 경우에, 금속층을 위해, 레이저 빔을 흡수하는 재료를 선택하고, 금속층과 산화물층 사이의 계면을 가열함으로써, 쉽게 박리되도록 할 수 있다. 그러나, 레이저 빔이 사용되는 경우에, 투명한 것이 기판으로서 사용되어야 한다.
또한, 박리를 촉진하기 위해서, 금속 재료 함유층상에 입자형 산화물을 제공하고, 관련 입자형 산화물을 덮기 위한 산화물층을 제공함으로써 쉽게 박리되도록 할 수 있으며, 반도체 디바이스 제조 방법에 관한 본 발명의 구성은, 기판상에 금속 재료 함유층을 형성하는 단계와, 상기 금속 재료 함유층상에 입자형 산화물을 형성하는 단계와, 상기 산화물을 덮기 위한 산화물층을 형성하는 단계와, 상기 산화물층상에 절연층을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 지지체가 상기 소자에 접착된 이후에, 상기 산화물층의 내측 또는 상기 산화물층과의 계면상에서, 기판으로부터 관련 지지체를 물리적 수단에 의해 박리하는 단계, 및, 상기 절연층 또는 상기 산화물층에 전사체를 접착하고, 상기 지지체와 상기 전사체 사이에 상기 소자를 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
상술한 구성에서, 상기 금속 재료 함유층은 질화물이고, 상기 금속 재료는 Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분이 상기 원소인 합금 재료들 또는 화합물들로 이루어지는 단층 또는 이들 금속들이나 이들의 혼합물의 적층체인 것을 특징으로 하는 것이 바람직하다.
또한, 기판상에 제공된 피박리층을 상술한 본 발명의 박리 방법을 사용하여 제 1 전사체 또는 제 2 전사체상으로 페이스트부착함으로써 반도체 디바이스가 제조될 수 있으며, 반도체 디바이스 제조 방법에 관한 본 발명의 구성은 기판상에 금속 재료 함유층을 형성하는 단계와, 상기 금속 재료 함유층상에 입자형 산화물을 형성하는 단계와, 상기 산화물층 상에 절연막을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 상기 산화물층의 내측 또는 상기 산화물층과의 계면상에서, 기판으로부터 물리적 수단에 의해 박리하는 단계와, 상기 절연층 또는 상기 산화물층에 제 1 전사체를 접착하는 단계, 및, 상기 소자에 제 2 전사체를 접착하고, 상기 제 1 전사체와 상기 제 2 전사체 사이에 상기 소자를 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
상술한 구성에서, 상기 금속 재료 함유층은 질화물이고, 상기 금속 재료는 Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분이 상기 원소인 합금 재료들 또는 화합물들로 이루어지는 단층 또는 이들 금속들이나 이들의 혼합물의 적층체인 것을 특징으로 하는 것이 바람직하다.
또한, 반도체 디바이스 제조 방법에 관한 본 발명의 구성은 기판상에 질화물 층을 형성하는 단계와, 상기 질화물층상에 산화물층을 형성하는 단계와, 상기 산화물층상에 절연층을 형성하는 단계와, 상기 절연층상에 소자를 형성하는 단계와, 산화물층의 내측 또는 상기 산화물층과의 계면상에서, 기판으로부터 물리적 수단에 의해 박리하는 단계와, 상기 절연층 또는 상기 산화물층에 제 1 전사체를 접착하는 단계, 및, 상기 소자에 제 2 전사체를 접착하고, 상기 제 1 전사체와 상기 제 2 전사체 사이에 상기 소자를 샌드위치식으로 배치하는 단계를 가지는 것을 특징으로 하는 반도체 디바이스 제조 방법이다.
또한, 상술한 반도체 디바이스 제조 방법에 관한 상술한 각 구성들은 상기 산화물층이 실리콘 산화물 재료 또는 금속 산화물 재료로 구성된 단층이나, 이들의 적층체인 것을 특징으로 한다.
또한, 상술한 반도체 디바이스 제조 방법에 관한 상술한 각 구성들은 박리를 추가로 촉진하기 위해서, 박리가 상기 물리적 수단에 의해 수행되기 이전에, 열처리 또는 레이저 빔 조사가 수행될 수 있다.
또한, 상술한 반도체 디바이스 제조 방법에 관한 상술한 각 구성들은 상기 소자가 액티브층으로서 반도체층을 포함하는 박막 트랜지스터인 것을 특징으로 하고, 상기 반도체층을 형성하는 단계는, 열처리 또는 레이저 빔 조사를 수행함으로써 비정질 구조를 가지는 반도체층이 결정화되어 이를 결정 구조를 가지는 반도체층으로 만드는 단계이다.
본 명세서에서, 용어 "전사체"는 박리된 이후에, 피박리층에 접착되는 것이며, 특별히 제한되지 않고, 플라스틱, 유리, 금속, 세라믹 등 같은 소정의 성분으 로 이루어진 베이스 부재일 수 있다는 것을 인지하여야 한다. 또한, 본 명세서에서, 용어 "지지체"는 물리적 수단에 의해 박리될 때, 피박리층에 접착되는 것이며, 특별히 제한되지 않고, 플라스틱, 유리, 금속, 세라믹 등 같은 소정의 성분으로 이루어진 베이스 부재일 수 있다. 또한, 전사체의 형상과, 지지체의 형상 양자 모두는 특별히 제한되지 않으며, 평면을 가지는 것, 곡면을 가지는 것, 굴곡될 수 있는 표면을 가지는 것 또는 막형상인 것일 수 있다. 또한, 중량 절감이 최우선인 경우에, 막형상의 플라스틱 기판, 예로서, 폴리에틸렌 테레프탈레이트(PET), 폴리에테르 설폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에스터 에테르 케톤(PEEK), 폴리설폰(PSF), 폴리에스터 이미드(PEI), 폴리아크릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드 등인 것이 적합하다.
상술한 반도체 디바이스 제조 방법에 관한 상술한 각 구성에서, 액정 디스플레이 디바이스가 제조되는 경우에, 지지체는 대향 기판으로서 제조되고, 지지체는 접착 부재 같은 밀봉 부재를 사용하여 피박리층에 접착될 수 있다. 이 경우에, 상기 피박리층상에 제공된 소자는 화소 전극을 가지며, 이는 액정 재료가 관련 화소 전극과 상기 대향 기판 사이에 패킹되도록 이루어져 있다.
또한, 상술한 반도체 디바이스 제조 방법에 관한 상술한 각 구성에서, OLED를 가진 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 유기 화합물층의 열화를 촉진시키는 습기 함량, 산소 등 같은 물질들이 외부로부터 침투하는 것을 방지하도록 발광 소자가 외부로부터 완전히 단절되는 것이 적합하다. 또한, 중량 절감이 최우선인 경우에, 막 형상의 플라스틱 기판이 사용되는 것이 적합하 다. 그러나, 이는 유기 화합물층의 열화를 촉진시키는 수분 함량, 산소 등 같은 물질들이 외부로부터 침투하는 것을 방지하는 효과가 약하기 때문에, 예로서, 지지체상에 제 1 절연막, 제 2 절연막 및 제 3 절연막을 제공함으로써, 유기 화합물층의 열화를 촉진시키는 수분 함량, 산소 등 같은 물질들이 외부로부터 침투하는 것을 충분히 방지하도록 구성될 수 있다. 그러나, 상기 제 1 절연막(배리어막)과 제 3 절연막(배리어막) 사이에 샌드위치식으로 배치된 상기 제 2 절연막(응력 이완)은 그 막 응력이 상기 제 1 절연막 및 상기 제 3 절연막의 막 응력들 보다 작도록 이루어진다.
또한, OLED를 가지는 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 지지체상에 뿐만 아니라 전사체상에도 유사하게 제 1 절연막, 제 2 절연막 및 제 3 절연막을 제공함으로써, 수분 함량, 산소 등 같은 물질들의 외부로부터의 침입이 충분히 방지되는 것이 적합하다.
(실험 1)
여기서는, 질화물층 또는 금속층과 접촉하는 산화물층이 제공되고, 피박리층이 기판으로부터 박리될 수 있는지 아닌지를 검증하기 위해 하기의 실험이 수행되었다.
먼저, 도 3a에 도시된 바와 같은 적층체가 기판상에 형성된다.
기판(30)으로서, 유리 기판(#1737)이 사용된다.
또한, 기판(30)상에는, 알루미늄-실리콘 합금층(31)이 스퍼터링법에 의해 300nm의 두께로 형성된다. 이어서, 티타늄 질화물층(32)이 스퍼터링법에 의해 100nm의 두께로 형성된다. 이어서, 실리콘 산화물층(33)이 스퍼터링법에 의해 200nm의 두께로 형성된다. 실리콘 산화물층(33)의 성막 조건들은 150℃의 기판 온도, 0.4Pa의 성막 압력, 3kW의 성막 전력, 아르곤 용적 유량/산소 용적 유량=35sccm/15sccm이고, 실리콘 산화물 타겟(직경, 30.5cm)을 사용하여, RF법의 스퍼터링 장치를 사용함으로써 이루어진다.
이어서, 주 피복 절연층이 플라즈마 CVD법에 의해 실리콘 산화물층(33)상에 형성된다. 주 피복 절연층으로서는, 원료 가스들(SiH4, NH3 및 N2O)로부터 제조된 실리콘 산질화물막(34a; 조성비 Si=32%, O=27%, N=24% 및 H=17%)이 플라즈마 CVD법에 의해 300℃의 성막 온도에서 50nm의 두께로 형성된다. 이어서, 오존수(ozone water)에 의해 표면이 세척된 이후에, 표면의 산화물막이 희석 불화수소산(1:100 희석)에 의해 제거된다. 이어서, 원료 가스들(SiH4 및 N2O)로부터 제조된 실리콘 산질화물막(34b; 조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 300℃의 성막 온도에서 100nm의 두께로 적층-형성되고, 추가로, 비정질 구조를 가지는 반도체층(여기서는, 비정질 실리콘층(35))이 플라즈마 CVD법에 의해 공기 방출 없이 300℃의 성막 온도에서 54nm의 두께로 형성된다(도 3a).
이어서, 중량으로 환산되었을 때, 10ppm의 니켈을 포함하는 니켈 아세테이트 용액이 스피너에 의해 코팅된다. 코팅 대신 스퍼터링법에 의해 니켈 원소를 전체 표면에 걸쳐 확산시키는 방법이 사용될 수 있다. 이어서, 결정 구조를 갖는 반도체 막(여기서는, 다결정 실리콘층(36))이 열처리 및 그 결정화를 수행함으로써 형성된 다(도 3b). 여기서, 탈수를 위한 열처리(500℃, 1시간)가 수행된 이후에, 결정화를 위한 열처리(550℃, 4시간)를 수행함으로써, 결정 구조를 가지는 실리콘 막이 얻어진다. 비록, 여기서, 실리콘의 결정화를 촉진하기 위한 금속 원소로서 니켈을 사용하는 결정화 기술이 사용되지만, 다른 공지된 결정화 기술, 예로서, 고상 결정화 방법이나 레이저 결정화 방법이 사용될 수 있다는 것을 인지하여야 한다. 이어서, 접착층(37)으로서, 에폭시 수지가 사용되고, 필름 기판(38; 여기서는, 폴리에틸렌 테레프탈레이트(PET))이 다결정 실리콘층(36)상으로 페이스트부착된다(도 3c).
도 3c의 상태가 얻어진 이후에, 필름 기판(38)과 기판(30)이 분리되도록 사람의 손에 의해 이들이 당겨진다. 당겨져 분리된 기판(30)상에는 적어도 티타늄 질화물과, 알루미늄-실리콘 합금층이 남아있게 된다는 것을 인지하여야 한다. 이 실험에 의해 실리콘 산화물(33)의 내측 또는 실리콘 산화물(33)과의 계면상에서 박리되는 것이 기대된다.
이 방식으로, 질화물층 또는 금속층과 접촉하는 산화물층을 제공하고, 관련 산화물층상에 제공된 피박리층을 당겨 분리시킴으로써 기판(30)의 전체 표면으로부터 피박리층이 박리될 수 있다.
(제 2 실험)
박리가 발생하는 위치를 명기하기 위해서, 본 발명의 박리 방법에 의해 부분적으로 박리되고, 그 경계부 부근의 단면을 시험하기 위한 실험이 수행되었다.
기판으로서, 유리 기판(#1737)이 사용된다.
또한, 기판상에는, 티타늄 질화물층이 스퍼터링법에 의해 기판상에 100nm의 두께로 형성된다.
이어서, 실리콘 질화물층이 스퍼터링법에 의해 200nm의 두께로 형성된다. 실리콘 산화물층의 성막을 위한 조건들은 150℃의 기판 온도, 0.4Pa의 성막 압력, 3kW의 성막 전력, 아르곤 용적 유량/산소 용적 유량=35sccm/15sccm이고, 실리콘 산화물 타겟(직경, 30.5cm)을 사용하여, RF법의 스퍼터링 장치를 사용함으로써 이루어진다.
이어서, 주 피복 절연층이 플라즈마 CVD법에 의해 실리콘 산화물층(33)상에 형성된다. 주 피복 절연층으로서는, 원료 가스들(SiH4, NH3 및 N2O)로부터 제조된 실리콘 산질화물막(조성비 Si=32%, O=27%, N=24% 및 H=17%)이 플라즈마 CVD법에 의해 300℃의 성막 온도에서 50nm의 두께로 형성된다. 이어서, 오존수에 의해 표면이 세척된 이후에, 표면의 산화물막이 희석 불화수소산(1:100 희석)에 의해 제거된다. 이어서, 원료 가스들(SiH4 및 N2O)로부터 제조된 실리콘 산질화물막(조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 300℃의 성막 온도에서 100nm의 두께로 적층-형성되고, 추가로, 비정질 구조를 가지는 반도체층(여기서는, 비정질 실리콘층)이 플라즈마 CVD법에 의해 공기 방출 없이 300℃의 성막 온도에서 54nm의 두께로 형성된다.
이어서, 중량으로 환산되었을 때, 10ppm의 니켈을 포함하는 니켈 아세테이트 용액이 스피너에 의해 코팅된다. 코팅 대신 스퍼터링법에 의해 니켈 원소를 전체 표면에 걸쳐 확산시키는 방법이 사용될 수 있다. 이어서, 결정 구조를 갖는 반도체 막(여기서는, 다결정 실리콘층)이 열처리 및 그 결정화를 수행함으로써 형성된다. 여기서, 탈수를 위한 열처리(500℃, 1시간)가 수행된 이후에, 결정화를 위한 열처리(550℃, 4시간)를 수행함으로써, 결정 구조를 가지는 실리콘 막이 얻어진다.
이어서, 접착 테이프가 다결정 실리콘층의 부분상에 페이스트부착되고, 이들은 접착 테이프와 기판이 분리되도록 사람의 손에 의해 당겨지게 된다. 이때, 단지 접착 테이프가 페이스트부착된 위치만이 박리되고, 테이프로 전이된다. 기판 측면상의 박리된 경계부의 TEM 사진이 도 20a에 도시되어 있으며, 그 개략도가 도 20b에 도시되어 있다.
도 20에 도시된 바와 같이, 티타늄층은 유리 기판상에 전체적으로 남겨지고, 테이프가 접착되고 전이된 부분은 확실히 전이되며, 적층체(스퍼터링법에 의한 SiO2 막, PCVD법에 의한 절연막(1) 및 (2), 다결정 실리콘막)가 제거된다. 이들로부터, 스퍼터링법에 의한 SiO2 막과 티타늄 질화물층 사이의 계면상에서 박리가 발생된다는 것을 이해할 수 있다.
(제 3 실험)
여기서는, 질화물층 또는 금속층의 재료가 TiN, W 및 WN으로 이루어지는 경우에, 산화물층상에 제공된 피박리층이 박리될 수 있는지 아닌지를 확인하기 위해, 질화물층이나 금속층과 접촉하는 산화물층(실리콘 산화물 : 막두께, 200nm)을 제공함으로써, 하기의 실험이 수행되었다.
제 1 샘플로서, 스퍼터링법을 사용하여 유리 기판상에 TiN이 100nm의 막 두 께로 형성된 이후에, 스퍼터링에 의해 200nm의 두께를 가지는 실리콘 산화물막이 형성된다. 실리콘 산화물의 형성 단계를 수행한 이후에, 적층 및 결정화가 제 1 실험과 유사하게 수행된다.
제 2 샘플로서, 스퍼터링법에 의해 유리 기판상에 W가 50nm의 막 두께로 형성된 이후에, 두께가 200nm인 실리콘 산화물 막이 스퍼터링법을 사용하여 형성된다. 실리콘 산화물막의 형성 단계를 수행한 이후에, 적층 및 결정화가 제 1 실험과 유사하게 수행된다.
제 3 샘플로서, 스퍼터링법에 의해 유리 기판상에 WN이 50nm의 막 두께로 형성된 이후에, 두께가 200nm인 실리콘 산화물 막이 스퍼터링법을 사용하여 형성된다. 실리콘 산화물막의 형성 단계를 수행한 이후에, 적층 및 결정화가 제 1 실험과 유사하게 수행된다.
이 방식으로 제 1 내지 제 3 샘플이 형성되고, 피박리층에 접착 테이프를 접착시킴으로서 피박리층이 박리되는지 아닌지를 확인하기 위해, 실험이 수행되었다. 결과가 표 1에 나타나 있다.
제 1 재료층
(하부층)		 제 2 재료층
(상부층)		 테이프 테스트
제 1 샘플 TiN(100nm) 실리콘 산화물(200nm) 박리
제 2 샘플 W(50nm) 실리콘 산화물(200nm) 박리
제 3 샘플 WN(50nm) 실리콘 산화물(200nm) 박리
또한, 열처리(550℃, 4시간) 이전과 이후에, 각 실리콘 산화물막, TiN막, W막상의 내부 응력이 측정되었다. 결과가 표 2에 나타나 있다.
막의 내부 응력값(dyne/cm2)
성막 이후 열처리 이후
실리콘 산화물막 -9.40E+08 -1.34E+09
-9.47E+08 -1.26E+09
TiN 막 3.90E+09 4.36E+09
3.95E+09 4.50E+09
W 막 -7.53E+09 8.96E+09
-7.40E+09 7.95E+09
실리콘 산화물 막에 대하여, 스퍼터링법에 의해 실리콘 기판상에 400nm의 막 두께로 형성된 막이 측정되었다는 것을 인지하여야 한다. TiN 막과 W 막에 대하여, 스퍼터링법에 의해 유리 기판상에 400nm의 막 두께로 이들이 형성된 이후에, 내부 응력이 측정되고, 그후, 실리콘 산화물막이 덮개막으로서 적층된다. 열처리가 수행된 이후에, 덮개막이 에칭에 의해 제거되고, 그후, 내부 응력이 다시 측정된다. 또한, 각 샘플당 두 개의 시편이 제조되고, 측정이 수행된다.
W 막에 대하여, 비록 성막 직후에 압축 응력(약 -7×109(Dyne/cm2))을 가지지만, 막은 열처리에 의해 인장 응력(약 8×109 - 9×109(Dyne/cm2))을 가지게 되고, 박리 상태는 양호하였다. TiN 막에 대하여, 열처리 이전 및 이후에 응력은 거의 변화되지 않았으며, 인장 응력(약 3.9×109 - 4.5×109(Dyne/cm2))을 가지는 상태로 남아있었다. 또한, 실리콘 산화물 막에 대하여, 응력은 열처리 이전 및 이후에 거의 변화되지 않았으며, 압축 응력(약 -9.4×108 - -1.3×109(Dyne/cm2))을 가지는 상태로 남아있었다.
이들 결과로부터, 박리 현상은 다양한 인자들로 인한 접착성에 관련하지만, 그러나, 특히, 내부 응력에 깊이 관련되어 있다는 것을 알 수 있으며, 산화물층이 질화물층 또는 금속층상에 형성되는 경우에, 피박리층은 질화물층 또는 금속층과 산화물층 사이의 계면의 전체 표면으로부터 박리될 수 있다는 것을 알 수 있다.
(제 4 실험)
가열 온도에 대한 의존성을 시험하기 위해서, 하기의 실험이 수행되었다.
샘플로서, 스퍼터링에 의해 기판 위에 50nm 두께로 W 막(텅스텐 막)을 형성한 이후에, 스퍼터링(10sccm의 아르곤 가스 유량, 30sccm의 산소 가스 유량, 0.4Pa의 성막 압력, 3kW의 스퍼터링 전력, 300℃의 기판 온도, 실리콘 타겟 사용)을 사용하여 실리콘 산화물 막이 200nm의 두께로 형성된다. 다음에, 주 피복 절연층(50nm의 실리콘 산질화물 막과, 100nm의 실리콘 산질화물막)과, 두께가 54nm인 비정질 실리콘 막이 제 1 실험에서와 동일한 방식으로 플라즈마 CVD에 의해 형성된다.
다음에, 가열 온도들의 조건들을 변화시키면서 열처리를 수행한 이후에, 접착재료를 사용하여 석영 기판이 비정질 실리콘 막(또는, 다결정 실리콘 막)상에 접착되고, 육안으로 이들이 박리되었는지 아닌지를 시험하기 위해, 그들을 당겨 석영 기판과 유리 기판을 서로 분리시킨다. 가열 온도에 대한 제 1 조건은 500℃ 및 1시간이고, 제 2 조건은 450℃ 및 1시간이며, 제 3 조건은 425℃ 및 1시간이고, 제 4 조건은 410℃ 및 1시간이며, 제 5 조건은 400℃ 및 1 시간이고, 제 6 조건은 350℃ 및 1시간이다.
실험들의 결과로서, 샘플이 제 1 내지 제 4 조건들에서 박리될 수 있었다. 샘플은 제 5 및 제 6 조건들하에서는 박리되지 않았다. 따라서, 본 발명에 따른 박리 방법은 적어도 410℃ 이상에서 열처리가 수행되는 것이 적합하다.
또한, W 막이 박리될 때, W 막은 유리 기판의 전체 표면상에 남아있고, 적층체(스퍼터링에 의한 SiO2 막과 PCVD에 의한 절연막들 (1) 및 (2)과 비정질 실리콘 막)가 석영 기판상으로 전이된다. 도 21은 TXRF에 의해 전이된 SiO2 막의 표면을 측정한 결과들을 나타낸다. 표면 조도(Rz; 30 지점들)는 AFM 측정에 의해 5.44nm이었다. 추가로, 도 22는 기준으로서, 석영 기판상에 형성된 50nm의 W 막의 표면을 측정한 결과들을 도시한다. 표면 조도(Rz; 30 지점들)는 AFM 측정에 의해 22.8nm이다. 또한, 도 23은 TXRF에 의해 단지 석영 기판만을 측정한 결과들을 나타낸다. 비교시 도 21 및 도 22의 W(텅스텐) 정점들이 유사하기 때문에, 미소량의 금속성 재료(여기서는 텅스텐)가 전이된 SiO2 막의 표면상에 접착되어 있다는 것이 발견되었다.
본 명세서에 개시된 본 발명의 구성에 따라서, 반도체 디바이스는 지지부와, 이 지지부에 접착된 피박리층과, 실리콘 산화물층을 포함하고, 실리콘 산화물막과 미소량의 금속성 재료가 실리콘 산화물 막 및 접착 재료 사이에 제공된다.
상기 구조에서, 금속성 재료는 W, Ti, Al, Ta, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로 구성되는 그룹으로부터 선택된 원소나 상기 원소를 주 성분으로서 함유하는 합금 재료 또는 화합물을 포함한다.
본 발명은 피박리층에 손상을 주지 않는 박리 방법을 제공하며, 작은 면적을 가지는 피박리층 뿐만 아니라, 전체 표면에 걸쳐 큰 면적을 가지는 피박리층에 대해서도 양호한 생산율로 박리할 수 있는 효과가 있다.
이하, 본 발명의 실시형태들이 설명된다.
제 1 실시형태
이하, 본 발명을 사용한 대표적인 박리 절차가 도 1을 참조로 개략적으로 예시된다.
도 1a에서, 참조 번호 10은 기판을 나타내고, 참조 번호 11은 질화물층 또는 금속층을 나타내며, 참조 번호 12는 산화물층을 나타내고, 참조 번호 13은 피박리층을 나타낸다.
도 1a에서, 기판(10)에 관하여, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 실리콘 기판, 금속 기판 또는 스테인레스 기판도 사용될 수 있다.
먼저, 도 1a에 도시된 바와 같이, 질화물층 또는 금속층(11)이 기판(10)상에 형성된다. 질화물층 또는 금속층(11)으로서, 대표적인 예들은 다음과 같다 : Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분들이 상기 원소들인 합금 재료들 또는 화합물들로 구성되는 단층이나, 이들의 적층체, 또는, 이들 질화물들, 예로서, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브데늄으로 구성되는 단층이나 이들의 적층체. 이들이 사용될 수 있다. 이어서, 산화물층(12)이 질화물층 또는 금속층(11)상에 형성 된다. 산화물층(12)으로서, 대표적인 일 예는 실리콘 산화물, 산질화 실리콘 및 금속 산화물 재료들을 사용할 수 있다. 산화물층(12)에 대하여, 스퍼터링법, 플라즈마 CVD법, 코팅법 같은 성막 방법들이 사용될 수 있다. 본 발명에서, 이 산화물층(12)의 막 응력과 질화물층 또는 금속층(11)의 막 응력이 서로 다르게 이루어지는 것이 중요하다. 각 막 두께는 약 1nm 내지 1000nm의 범위로 설정되며, 각 막 응력이 조절될 수 있다. 또한, 프로세스의 단순화를 도모하기 위하여, 질화물층 또는 금속층(11)이 기판(10)과 접촉하여 형성되는 일 예가 도 1에 도시되어 있지만, 기판(10)과 질화물층 또는 금속층(11) 사이에 절연층이나 금속층을 제공함으로써, 기판(10)과의 접착이 강화될 수 있다.
이어서, 피박리층(13)이 산화물층(12)상에 형성된다(도 1a). 피박리층은 그 대표적인 것이 TFT인, 다양한 소자들(박막 다이오드, 실리콘의 PIN 접합을 포함하는 광전 변환 소자, 및, 실리콘 저항 소자)을 포함하는 층일 수 있다. 또한, 기판(10)이 내구성을 가지는 범위내에서 열처리가 수행될 수 있다. 본 발명에서, 산화물층(12)의 막 응력과 질화물층 또는 금속층(11)의 막 응력이 상이하지만, 피박리층(13)의 제조 단계에서의 열처리에 의해 막 박리 등이 발생하지는 않는다.
이어서, 그 위에 질화물층 또는 금속층(11)이 제공되는 기판(10)이 물리적 수단에 의해 당겨져서 분리된다(도 1b). 산화물층(12)의 막 응력과 질화물층 또는 금속층(11)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 당겨 분리시킬 수 있다. 게다가, 비록, 여기서는, 피박리층(13)이 충분한 기계적 강도를 가지는 것으로 가정되는 일 예가 예시되었지만, 그러나, 피박리층(13)의 기계적 강도가 충분하지 못한 경우에, 피박리층(13)을 고정시키기 위한 지지체(미도시)가 페이스트부착된 이후에, 박리되는 것이 바람직하다. 이 방식으로, 산화물층(12)상에 형성된 피박리층(13)이 기판(10)으로부터 분리될 수 있다. 박리된 이후의 상태가 도 1c에 도시되어 있다. 실험에서, 텅스텐 막이 금속층(11)으로서 10nm의 두께를 가지고, 실리콘 산화물 막이 스퍼터링법에 의해 산화물층(12)으로서 200nm의 두께를 가지는 경우에, 박리는 본 발명의 박리 방법에 따라 확실해질 수 있다. 텅스텐 막이 금속층(11)으로서 50nm의 두께를 가지고, 실리콘 산화물 막이 스퍼터링법에 의해 산화물층(12)으로서 100nm의 두께를 가지는 경우에, 박리는 본 발명의 박리 방법에 따라 확실해질 수 있다. 텅스텐막이 금속층(11)으로서 50nm의 두께를 가지고, 실리콘 산화물 막이 스퍼터링법에 의해 산화물층(12)으로서 400nm의 두께를 가지는 경우에, 박리는 본 발명의 박리 방법에 따라 확실해질 수 있다.
또한, 박리된 이후에, 당겨져서 분리된 피박리층(13)이 전사체(미도시)상으로 페이스트부착될 수 있다.
또한, 본 발명은 다양한 반도체 디바이스들의 제조 방법에 적용될 수 있다. 특히, 이는 전사체 및 지지체를 위해 플라스틱 기판을 사용하여 가볍게 제조될 수 있다. 액정 디스플레이 디바이스가 제조되는 경우에, 지지체는 대향 기판으로서 제조되고, 지지체가 접착 부재로서 밀봉 부재를 활용하여 피박리층에 접착될 수 있다. 이 경우에, 상기 피박리층상에 제공된 소자는 화소 전극을 가지고, 이는 액정 재료가 관련 화소 전극과 상기 대향 기판 사이에 패킹되도록 제조된다. 또한, 액정 디스플레이 디바이스의 제조를 위한 프로세스들의 순서는 특별히 제한되지 않으며, 지지체로서 대향 기판이 페이스트부착된다. 액정이 주입된 이후에, 기판은 박리되어 전사체로서의 플라스틱 기판상에 페이스트부착되거나, 화소 전극이 형성된 이후에, 기판이 박리될 수 있고, 제 1 전사체로서의 플라스틱 기판이 페이스트부착된 이후에, 제 2 전사체로서의 대향 기판이 페이스트부착될 수 있다.
또한, OLED를 가지는 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 지지체는 밀봉 매체로서 제조되고, 유기 화합물층의 열화를 촉진시키는 수분 함량, 산소 등 같은 물질들이 외부로부터 침투하는 것을 방지하도록 발광 소자가 외부로부터 완전히 차단되는 것이 적합하다. 또한, OLED를 가지는 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 유기 화합물층의 열화를 촉진시키는 물, 산소 등 같은 물질들이 외부로부터 지지체내로 뿐만아니라 전사체내로 침입하는 것도 충분히 방지하는 것이 적합하다. 또한, 발광 디바이스의 제조를 위한 프로세스의 순서는 특별히 제한되지 않는다. 발광 소자가 형성된 이후에, 지지체로서의 플라스틱 기판이 페이스트부착될 수 있고, 이 기판이 박리되며, 전사체로서의 플라스틱 기판이 페이스트부착되거나, 발광 디바이스가 형성된 이후에, 기판이 박리될 수 있고, 제 1 전사체로서의 플라스틱 기판이 페이스트부착된 이후에, 제 2 전사체로서의 플라스틱 기판이 페이스트부착될 수 있다.
제 2 실시형태
본 실시형태에 대하여, 피박리층과 접촉하는 주 피복 절연층을 제공함으로써, 질화물층 또는 금속층과 기판으로부터의 불순물 확산을 방지하면서, 기판을 박리시키기 위한 박리 절차가 도 2에 개략적으로 도시되어 있다.
도 2a에서, 참조 번호 20은 기판을 나타내고, 참조 번호 21은 질화물층 또는 금속층을 나타내며, 참조 번호 22는 산화물층을 나타내고, 참조 번호 및 문자들 23a 및 23b는 주 피복 절연층들을 나타내며, 참조 번호 24는 피박리층을 나타낸다.
도 2a에서, 기판(20)에 대하여, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 실리콘 기판, 금속 기판 또는 스테인레스 기판도 사용될 수 있다.
먼저, 도 2a에 도시된 바와 같이, 질화물층 또는 금속층(21)이 기판(20)상에 형성된다. 질화물층 또는 금속층(21)으로서, 대표적인 예들은 다음과 같다 : Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분들이 상기 원소들인 합금 재료들 또는 화합물들로 구성되는 단층이나, 이들의 적층체, 또는, 이들 질화물들, 예로서, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브데늄 질화물으로 구성되는 단층이나 이들의 적층체. 이들이 사용될 수 있다. 이어서, 산화물층(22)이 질화물층 또는 금속층(21)상에 형성된다. 산화물층(22)으로서, 대표적인 일 예는 실리콘 산화물, 산질화 실리콘 및 금속 산화물 재료들을 사용할 수 있다. 스퍼터링법, 플라즈마 CVD법, 코팅법 등 같은 소정의 성막 방법들이 산화물층(22)에 적용될 수 있다는 것을 인지하여야 한다.
본 발명에서, 이 산화물층(22)의 막 응력과 질화물층 또는 금속층(21)의 막 응력이 서로 다르게 이루어지는 것이 중요하다. 각 막 두께는 약 1nm 내지 1000nm의 범위로 설정되며, 각 막 응력이 조절될 수 있다. 또한, 프로세스의 단순화를 도 모하기 위하여, 질화물층 또는 금속층(21)이 기판(20)과 접촉하여 형성되는 일 예가 도 2에 도시되어 있지만, 기판(20)과 질화물층 또는 금속층(21) 사이에 절연층이나 금속층을 제공함으로써, 기판(20)과의 접착이 강화될 수 있다.
이어서, 주 피복 절연층들(23a 및 23b)이 플라즈마 CVD법에 의해 산화물층(22)상에 형성된다. 여기서, 원료 가스들(SiH4, NH3 및 N2O)로부터 제조된 실리콘 산질화물막(23a; 조성비 Si=32%, O=27%, N=24% 및 H=17%)이 플라즈마 CVD법에 의해 400℃의 성막 온도에서 50nm의 두께로 형성(바람직하게는, 10 - 200nm)되며, 추가로, 원료 가스들(SiH4 및 N2O)로부터 제조된 실리콘 산질화물막(23b; 조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 400℃의 성막 온도에서 100nm(바람직하게는, 50 - 200nm)의 두께로 적층-형성된다. 그러나, 이는 특별히 제한되는 것은 아니며, 단층이나 셋 이상의 층들을 가지는 적층체가 사용될 수 있다. 이어서, 주 피복 절연층(23b)상에 피박리층(24)이 형성된다(도 2a).
이 방식으로, 2층 주 피복 절연층들(23a 및 23b)이 제조되는 경우에, 피박리층(24)이 형성되는 공정에서, 질화물층 또는 금속층(21)과 기판(20)으로부터 불순물들의 확산이 방지될 수 있다. 또한, 주 피복 절연층들(23a 및 23b)을 사용함으로써, 산화물층(22)과 박리(24)가 향상될 수 있다.
또한, 질화물층 또는 금속층(21)과 산화물층(22)으로 인해 오목부 및 볼록부가 표면상에 형성되는 경우에, 주 피복 절연층이 형성되기 이전 및 이후에 표면이 평탄화될 수 있다. 피박리층(24)의 관장 범위는 이것이 평탄화되었을 때, 보다 양 호해지며, 소자(24)를 함유하는 피박리층(24)이 형성되는 경우에, 소자 특성들이 보다 안정화되기 때문에 바람직하다. 평탄화 공정으로서, 피복막(레지스트 막 등)의 형성 이후에 에칭 등이 수행되는 에치 백(etch back) 방법, 화학 기계적 연마법(CMP법) 등이 사용될 수 있다는 것을 인지하여야 한다.
이어서, 질화물층 또는 금속층(21)이 그 위에 제공되어 있는 기판(20)이 물리적 수단에 의해 당겨져서 분리된다(도 2b). 산화물층(22)의 막 응력과 질화물층 또는 금속층(21)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 당겨져서 분리될 수 있다. 또한, 비록, 여기에서, 피박리층(24)이 충분한 기계적 강도를 가지는 것으로 가정되는 일 예가 도시되어 있지만, 그러나, 피박리층(24)의 기계적 강도가 충분하지 못한 경우에, 피박리층(24)을 고정시키기 위한 지지체(미도시)가 페이스트부착된 이후에, 박리되는 것이 바람직하다.
이 방식으로, 주 피복 절연층(22)상에 형성된 피박리층(24)이 기판(20)으로부터 분리될 수 있다. 박리된 이후의 상태가 도 2c에 도시되어 있다.
또한, 박리된 이후에, 당겨져서 분리된 피박리층(24)이 전사체(미도시)상으로 페이스트부착될 수 있다.
또한, 본 발명은 다양한 반도체 디바이스들의 제조 방법에 적용될 수 있다. 특히, 이는 전사체 및 지지체를 위해 플라스틱 기판을 사용하여 가볍게 제조될 수 있다. 액정 디스플레이 디바이스가 제조되는 경우에, 지지체는 대향 기판으로서 제조되고, 지지체가 접착 부재로서 밀봉 부재를 활용하여 피박리층에 접착될 수 있다. 이 경우에, 상기 피박리층상에 제공된 소자는 화소 전극을 가지고, 이는 액정 재료가 관련 화소 전극과 상기 대향 기판 사이에 패킹되도록 제조된다. 또한, 액정 디스플레이 디바이스의 제조를 위한 프로세스들의 순서는 특별히 제한되지 않으며, 지지체로서 대향 기판이 페이스트부착되고, 액정이 주입된 이후에, 기판이 박리되어 전사체로서의 플라스틱 기판상에 페이스트부착되거나, 화소 전극이 형성된 이후에, 기판이 박리될 수 있고, 제 1 전사체로서의 플라스틱 기판이 페이스트부착된 이후에, 제 2 전사체로서의 대향 기판이 페이스트부착될 수 있다.
또한, OLED를 가지는 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 지지체는 밀봉 매체로서 제조되고, 유기 화합물층의 열화를 촉진시키는 수분 함량, 산소 등 같은 물질들이 외부로부터 침투하는 것을 방지하도록 발광 소자가 외부로부터 완전히 단절되는 것이 적합하다. 또한, OLED를 가지는 발광 디바이스로 대표되는 발광 디바이스가 제조되는 경우에, 유기 화합물층의 열화를 촉진시키는 수분 함량, 산소 등 같은 물질들이 외부로부터 지지체내로 뿐만아니라 전사체내로 침입하는 것도 충분히 방지하는 것이 적합하다. 또한, 발광 디바이스의 제조를 위한 프로세스의 순서는 특별히 제한되지 않으며, 발광 소자가 형성된 이후에, 지지체로서의 플라스틱 기판이 페이스트부착될 수 있고, 이 기판이 박리되며, 전사체로서의 플라스틱 기판이 페이스트부착되거나, 발광 디바이스가 형성된 이후에, 기판이 박리될 수 있고, 제 1 전사체로서의 플라스틱 기판이 페이스트부착된 이후에, 제 2 전사체로서의 플라스틱 기판이 페이스트부착될 수 있다.
제 3 실시형태
본 실시형태에서, 제 1 실시형태에 부가하여, 박리를 촉진하기 위해 레이저 빔의 조사 또는 열처리가 수행되는 예가 도 4에 도시되어 있다.
도 4a에서, 참조 번호 40은 기판을 나타내고, 참조 번호 41은 질화물층 또는 금속층을 나타내고, 참조 번호 42는 산화물층을 나타내며, 참조 번호 43은 피박리층을 나타낸다.
피박리층(43)이 제조될 때까지 이를 형성하는 단계가 제 1 실시형태와 동일하기 때문에, 설명은 생략한다.
피박리층(43)이 형성된 이후에, 레이저 빔의 조사가 수행된다(도 3a). 레이저 빔으로서, 엑시머 레이저 등 같은 가스 레이저, YVO4 레이저, YAG 레이저 등 같은 고상 레이저, 및, 반도체 레이저가 사용될 수 있다. 또한, 레이저 빔의 형태는 연속 발진 또는 펄스 발진 중 어느 하나 일 수 있고, 레이저 빔의 형상은 선형, 직사각형, 원형 또는 타원형 중 소정의 것일 수 있다. 또한, 사용되는 파장은 기본파, 제 2 고조파 또는 제 3 고조파 중 소정의 것일 수 있다.
또한, 질화물층 또는 금속층(41)을 위해 사용되는 재료는 레이저 빔을 쉽게 흡수하는 재료이며, 티타늄 질화물인 것이 적합하다. 레이저 빔을 통과시키기 위해서, 투명성을 가지는 기판이 기판(40)으로서 사용된다는 것을 인지하여야 한다.
이어서, 질화물층 또는 금속층(41)이 그 위에 제공되어 있는 기판(40)이 물리적 수단에 의해 당겨져서 분리된다(도 4b). 산화물층(42)의 막 응력과, 질화물층 또는 금속층(41)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 당겨져서 분리될 수 있다.
레이저 빔을 조사하거나 질화물층 또는 금속층(41)과 산화물층(42) 사이의 계면을 가열함으로써, 막 응력들은 서로 변경될 수 있으며, 박리가 촉진될 수 있고, 박리는 보다 작은 힘에 의해 수행될 수 있다. 또한, 비록, 여기에서, 피박리층(43)이 충분한 기계적 강도를 가지는 일 예가 도시되어 있지만, 피박리층(43)의 기계적 강도가 충분하지 않은 경우에, 피박리층(43)을 고정하기 위한 지지체(미도시)가 페이스트부착된 이후에, 이것이 박리되는 것이 적합하다.
이 방식으로, 산화물층(42)상에 형성된 피박리층(43)이 기판(40)으로부터 분리될 수 있다. 박리된 이후의 상태가 도 4c에 도시되어 있다.
또한, 이는 레이저 빔으로 제한되지 않으며, 할로겐 램프 등 같은 광원으로부터의 가시광, 적외선, 자외선, 마이크로파 등이 사용될 수 있다.
또한, 레이저 빔 대신, 전기로에서의 열처리를 사용할 수 있다.
또한, 지지체가 접착되기 이전에, 또는, 이것이 상기 물리적 수단에 의해 박리되기 이전에, 가열 처리 또는 레이저 빔 조사가 수행될 수 있다.
또한, 본 실시형태는 제 2 실시형태와 조합될 수 있다.
제 4 실시형태
본 실시형태에서는, 제 1 실시형태에 부가하여, 박리를 촉진하기 위해, 질화물층 또는 금속층과 산화물층 사이의 계면상에 입자형 산화물이 제공되는 예가 도 5에 도시되어 있다.
도 5a에서, 참조 번호 50은 기판을 나타내고, 참조 번호 51은 질화물층 또는 금속층을 나타내고, 참조 번호 52a는 입자형 산화물층을 나타내고, 참조 번호 52b 는 산화물층을 나타낸다. 참조 번호 53은 피박리층을 나타낸다.
질화물층 또는 금속층(51)이 형성될 때까지 이를 형성하는 단계는 제 1 실시형태와 동일하기 때문에, 설명은 생략한다.
질화물층 또는 금속층(51)이 형성된 이후에, 입자형 산화물(52a)이 형성된다. 입자형 산화물(52a)로서, 금속 산화물 재료, 예로서, ITO(인듐-주석 산화물 합금), 인듐 산화물-아연 산화물 합금(In2O3-ZnO), 아연 산화물(ZnO) 등이 사용될 수 있다.
이어서, 입자형 산화물층(52a)을 덮기 위한 산화물층(52b)이 형성된다. 산화물층(52b)으로서, 대표적인 일 예는 실리콘 산화물, 산질화 실리콘 및 금속 산화물 재료들을 사용할 수 있다. 스퍼터링법, 플라즈마 CVD법, 코팅법 등 같은 소정의 성막 방법이 산화물층(23b)에 적용될 수 있다는 것을 인지하여야 한다.
이어서, 피박리층(53)이 산화물층(52b)상에 형성된다(도 5a).
이어서, 질화물층 또는 금속층(51)이 그 위에 제공되어 있는 기판(50)이 물리적 수단에 의해 당겨져서 분리된다(도 5b). 산화물층(52)의 막 응력과, 질화물층 또는 금속층(51)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 당겨져서 분리될 수 있다.
입자형 산화물(52b)을 제공함으로써, 질화물층 또는 금속층(51)과 산화물층(52) 사이의 접합력이 약화되고, 서로로부터의 접착력이 변화되며, 박리가 촉진될 수 있으며, 이들은 보다 작은 힘에 의해 박리될 수 있다. 또한, 비록 여기에는, 피박리층(53)이 충분한 기계적 강도를 가지는 것을 가정한 예가 도시되어 있지만, 피박리층(53)의 기계적 강도가 충분하지 않을 때, 피박리층(53)을 고정하기 위한 지지체(미도시)가 페이스트부착된 이후에, 이것이 박리되는 것이 양호하다.
이 방식으로, 산화물층(52b)상에 형성된 피박리층(53)이 기판(50)으로부터 분리될 수 있다. 박리된 이후의 상태가 도 5c에 도시되어 있다.
또한, 본 실시형태는 제 2 또는 제 3 실시형태와 조합될 수 있다.
상술한 구성들을 포함하는 본 발명을 하기에 예시된 실시예들을 참조로 상세히 설명한다.
실시예
제 1 실시예
본 발명의 실시예들이 도 6 내지 도 8을 참조로 설명된다. 여기에서, 화소부와, 화소부의 주변에 제공된 구동 회로의 TFT(n-채널형 TFT 및 p-채널형 TFT)가 동일 기판상에서 동시에 제조되는 방법이 상세히 설명된다.
먼저, 질화물층 또는 금속층(101)과, 산화물층(102) 및 주 피복 절연막(103)이 기판(100)상에 형성되며, 결정 구조를 가지는 반도체 막이 획득된 이후에, 아일랜드 형상으로 격리된 반도체층들(104-108)이 소정 형상으로 에칭 처리에 의해 형성된다.
기판(100)으로서, 유리 기판(#1737)이 사용된다.
또한, 금속층(101)으로서, Ti, Al, Ta, W, Mo, Cu, Cr, Nd, Fe, Ni, Co, Zr, Zn, Ru, Rh, Pd, Os, Ir 및 Pt로부터 선택된 원소, 그 주 성분들이 상기 원소들인 합금 재료들 또는 화합물들로 구성되는 단층, 또는, 이들의 적층체가 사용될 수 있다. 보다 명확하게, 이들 질화물들, 예로서, 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 몰리브데늄 질화물로 구성되는 단층 또는 이들의 적층체가 사용될 수 있다. 여기에서는, 100nm의 막 두께를 가지는 티타늄 질화물막이 스퍼터링법에 의해 사용된다.
또한, 산화물층(102)으로서, 실리콘 산화물 재료 또는 금속 산화물 재료로 이루어진 단층 또는 이들의 적층체가 사용될 수 있다. 여기에서, 200nm의 막 두께를 가지는 실리콘 산화물 막이 스퍼터링법에 의해 사용된다. 금속층(101)과 산화물층(102) 사이의 접합력은 열처리에 강하고, 막 박리(단지 "박리"이라고도 지칭함) 등이 발생하지 않는다. 그러나, 산화물층의 내측 또는 계면상에서 물리적 수단에 의해 쉽게 박리될 수 있다.
이어서, 주 피복 절연층으로서, 원료 가스들(SiH4, NH3 및 N2O)로부터 제조된 실리콘 산질화물막(103a; 조성비 Si=32%, O=27%, N=24% 및 H=17%)이 플라즈마 CVD법에 의해 400℃의 성막 온도에서 50nm의 두께로 형성된다. 이어서, 오존수에 의해 표면이 세척된 이후에, 표면의 산화물막이 희석 불화수소산(1:100 희석)에 의해 제거된다. 이어서, 원료 가스들(SiH4 및 N2O)로부터 제조된 실리콘 산질화물막(103b; 조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 400℃의 성막 온도에서 100nm(바람직하게는, 50 - 200nm)의 두께로 적층-형성되고, 추가로, 비정질 구조를 가지는 반도체층(여기서는, 비정질 실리콘층)이 플라즈마 CVD법에 의해 공 기 방출 없이 300℃의 성막 온도에서 54nm의 두께(바람직하게는, 25 - 80nm)로 형성된다.
본 실시예에서, 비록 주 피복 막(103)이 2층 구조로서 도시되어 있지만, 상기 절연막의 단층막이나, 둘 이상의 층들이 적층된 구조의 층들이 사용될 수 있다. 또한, 반도체 막을 위한 재료들에 대한 어떠한 제한도 없지만, 실리콘 또는 실리콘 게르마늄(SixGe1 -x(X=0.0001 - 0.02)) 합금 등을 사용하여 공지된 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해 형성되는 것이 적합하다. 또한, 플라즈마 CVD 장치는 시트형 장치(sheet type apparatus)나 배치형 장치(batch type apparatus)일 수 있다. 또한, 1차 절연막과 반도체 막은 대기와 접촉하지 않고 동일한 성막 챔버내에서 연속적으로 형성될 수 있다.
이어서, 비정질 구조를 가지는 반도체 막의 표면이 세척된 이후에, 약 2nm의 극도로 얇은 두께를 가지는 산화물막이 오존수로 표면상에 형성된다. 이어서, TFT의 임계값을 제어하기 위해, 미량의 불순물 원소(붕소 또는 인)의 도핑이 수행된다. 여기서는, 플라즈마 여기가 수행되는 이온 도핑법을 사용하여, 디보란(B2H6)의 대량의 분리 없이 2x1012/cm2의 투입량으로 1%의 수소로 디보란이 희석되어 있는 가스의 30sccm 유량과, 15kV의 가속 전압의 도핑 조건들하에서 비정질 실리콘막에 붕소가 추가된다.
이어서, 중량으로 환산되었을 때, 10ppm의 니켈을 함유하는 니켈 아세테이트 용액이 스피너에 의해 코팅된다. 코팅 대신 스퍼터링법에 의해 전체 표면에 걸쳐 니켈 원소를 확산시키는 방법이 채용될 수 있다.
이어서, 열처리를 수행하고 이를 결정화함으로써, 결정 구조를 가지는 반도체 막이 형성된다. 이 열처리를 위해, 전기로의 열처리 또는 강한 광의 조사가 사용될 수 있다. 전기로의 열처리를 사용하여 수행되는 경우에, 500℃ - 650℃에서 4-24 시간 동안 수행될 수 있다. 여기에서는, 탈수를 위한 열처리(500℃, 1시간) 이후에, 결정화를 위한 열처리(550℃, 4시간)를 수행함으로써, 결정 구조를 가지는 실리콘 막이 얻어진다. 비록, 여기에서, 결정화가 노에 의한 열처리를 사용하여 수행되지만, 그러나, 결정화는 램프 어닐 장치(lamp anneal apparatus)에 의해서 수행될 수 있다는 것을 인지하여야 한다.
여기에서, 실리콘의 결정화를 촉진하기 위한 금속 원소로서 니켈을 사용하는 결정화 기술이 사용되었다는 것은 인지하여야 한다. 그러나, 다른 공지된 결정화 기술, 예로서, 고상 결정화 방법이나 레이저 결정화 방법이 사용될 수 있다.
이어서, 결정 구조를 가지는 실리콘 막의 표면의 산화물 막이 희석 불화수소산 등에 의해 제거된 이후에, 결정화율을 향상시키고 결정 입자내에 잔류하는 결함들을 복구하기 위해 제 1 레이저빔(XeCl : 파장 308nm)의 조사가 대기중에서, 또는 산소 분위기에서 수행된다. 레이저 빔으로, 파장이 400nm 이하인 엑시머 레이저 빔, YAG 레이저의 제 2 고조파 및 제 3 고조파가 사용된다. 어쨌든, 약 10 - 1000Hz의 반복 주파수를 가지는 펄스 레이저 빔을 사용하면, 관련 레이저 빔은 광학 시스템에 의해 100-500mJ/cm2으로 집광되고, 90 - 95%의 중첩비로 조사되며, 이 것으로 실리콘 막의 표면을 주사하게될 수 있다. 여기에서는, 제 1 레이저 빔의 조사가 30Hz의 반복 주파수와 393mJ/cm2의 에너지 밀도로 대기중에서 수행된다. 이것이 대기중에서 수행되거나, 산소 분위기에서 수행되기 때문에, 제 1 레이저 빔의 조사에 의해 표면상에 산화물막이 형성된다는 것을 인지하여야 한다.
이어서, 제 1 레이저 빔의 조사에 의해 형성된 산화물막이 희석 불화수소산에 의해 제거된 이후에, 제 2 레이저 빔의 조사가 질소 분위기 또는 진공에서 수행되며, 그에 의해, 반도체 막의 표면을 평탄화한다. 이 레이저 빔(제 2 레이저 빔)으로, 400nm 이하의 파장을 가지는 엑시머 레이저빔, YAG 레이저의 제 2 고조파 및 제 3 고조파가 사용된다. 제 2 레이저 빔의 에너지 밀도는 제 1 레이저 빔의 에너지 밀도 보다 크게, 바람직하게는, 30-60mJ/cm2 만큼 크게 만들어진다. 여기에서, 제 2 레이저 빔의 조사는 30Hz의 반복 주파수와, 453mJ/cm2의 에너지 밀도에서 수행되며, 반도체 막의 표면내의 오목부 및 볼록부의 P-V 값(피크 대 밸리, 최대값과 최소값 사이의 편차)은 50nm 이하이다. 이 P-V 값은 AFM(원자력 현미경)에 의해 획득된다.
또한, 본 실시예에서, 전체 표면상에서 제 2 레이저 빔의 조사가 수행된다. 그러나, OFF-상태 전류의 감소가 화소부의 TFT에 특히 유효하기 때문에, 적어도 화소부상에만 선택적으로 조사하는 단계를 이룰 수 있다.
이어서, 두께가 총 1-5nm의 산화물막으로 구성된 배리어층이 120초 동안 오존수로 표면을 처리함으로써 형성된다.
이어서, 게터링 위치(gettering site)가 되는 아르곤 원소 함유 비정질 실리콘 막이 스퍼터링법에 의해 배리어층상에 150nm의 막 두께로 형성된다. 본 실시예의 스퍼터링법에 의한 성막 조건들은 0.3Pa의 성막 압력, 50(sccm)의 가스(Ar) 용적 유량, 3kW의 성막 전력 및 150℃의 기판 온도로 이루어진다. 상술한 조건들하에서 비정질 실리콘 막내에 함유된 아르곤 원소의 원자 백분율은 3×1020/cm3 내지 6×1020/cm3의 범위이고, 산소의 원자 백분율은 1×1019/cm3 내지 3×1019/cm3의 범위이다. 그후, 램프 어닐 장치를 사용하여 3분 동안 650℃에서 열처리가 수행됨으로써, 게터링이 수행된다.
이어서, 에칭 스토퍼(etching stopper)로서 배리어층이 제조된 이후에, 게터링 위치인 아르곤 원소 함유 비정질 실리콘 막이 선택적으로 제거되고, 배리어층이 희석 불화수소산으로 선택적으로 제거된다. 게터링시 니켈이 산소 밀도가 보다 놓은 영역으로 쉽게 이동하는 경향을 가지기 때문에, 게터링 이후에 산화물막으로 구성된 배리어층이 제거되는 것이 바람직하다.
이어서, 얇은 산화물막이 획득된 결정 구조를 가지는 실리콘 막(또한, "다결정 실리콘 막"이라고도 지칭함)의 표면상에 오존수로 형성된 이후에, 레지스트로 구성된 마스크가 형성되고, 아일랜드 형상으로 격리된 반도체층들(104-108)이 에칭 처리에 의해 소정 형상으로 형성된다. 반도체층이 형성된 이후에, 레지스트로 구성된 마스크가 제거된다.
이어서, 산화물 막이 불화수소산을 함유하는 에칭제에 의해 제거되고, 동시 에, 실리콘 막의 표면이 세척되며, 그 주 성분이 실리콘이면서, 게이트 절연막(109)이 되는 절연막이 형성된다. 본 실시예에서, 실리콘 산질화물막(조성비 Si=32%, O=59%, N=7% 및 H=2%)이 플라즈마 CVD법에 의해 115nm의 두께로 형성된다.
이어서, 도 6a에 도시된 바와 같이, 20-100nm의 막 두께를 가지는 제 1 전기 도전막(110a)과, 100-400nm의 막 두께를 가지는 제 2 전기 도전막(110b)이 게이트 절연막(109)상에 적층-형성된다. 본 실시예에서, 50nm의 막 두께를 가지는 탄탈륨 질화물 막과, 370nm의 막 두께를 가지는 텅스텐 막이 게이트 절연막(109)상에 순차 적층된다.
제 1 전기 도전막과 제 2 전기 도전막을 형성하기 위한 전기 도전성 재료로서, 이는 Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 원소나, 그 주 성분이 상기 원소인 합금 재료 또는 화합물을 사용하여 형성된다. 또한, 제 1 전기 도전막과 제 2 전기 도전막으로서, 인 등 같은 불순물 원소가 도핑되는 다결정 실리콘 막에 의해 대표되는 반도체막과, Ag, Pd, Cu 합금들이 사용될 수 있다. 또한, 이는 2층 구조에 제한되지 않는다. 예로서, 이는 50nm의 막 두께를 가지는 텅스텐 막, 500nm의 막 두께를 가지는 알루미늄-실리콘(Al-Si) 합금 및 30nm의 두께를 가지는 티타늄 질화물 막이 순차 적층된 3층 구조로 제조될 수 있다. 또한, 3층 구조의 경우에, 제 1 전기 도전막의 텅스텐 대신에, 텅스텐 질화물이 사용될 수 있고, 제 2 전기 도전막의 알루미늄-실리콘(Al-Si) 합금 대신에 알루미늄-티타늄(Al-Ti) 합금막이 사용될 수 있거나, 제 3 전기 도전막의 티타늄 질화물 대신에, 티타늄 막이 사용될 수 있다. 또한, 이는 단층 구조일 수 있다.
다음에, 도 6b에 도시된 바와 같이, 레지스트로 이루어진 마스크들(112-117)이 레이저 노광 단계에 의해 형성되고, 게이트 전극과 배선들을 형성하기 위한 제 1 에칭 처리가 수행된다. 제 1 에칭 처리는 제 1 및 제 2 에칭 조건들하에서 수행된다. 에칭에 대하여, ICP(유도 결합 플라즈마) 에칭법이 사용될 수 있다. 막은 에칭 조건들(코일형 전극에 적용되는 전기 에너지, 기판측상의 전극에 적용되는 전기 에너지, 기판측상의 전극의 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상으로 에칭될 수 있다. 에칭을 위한 가스로서, Cl2, BCl3, SiCl4, CCl4 등으로 대표되는 염소 기반 가스, CF4, SF6, NF3 등으로 대표되는 불소 기반 가스, 또는 O2가 적절히 사용될 수 있다.
본 실시예에서, 기판측(샘플 스테이지)에 대해서도, 150W의 RF(13.56MHz) 전력이 턴 온되며, 실질적으로 음의 자체-바이어스 전압이 인가된다. 기판의 측면상의 전극 영역의 크기는 12.5cm×12.5cm이고, 코일형 전극 영역(여기서, 그 위에 코일이 제공되어 있는 석영 디스크)의 크기는 25cm의 직경을 가지는 디스크의 면적이다. 제 1 전기 도전층의 단부는 제 1 에칭 조건들하에서 W 막을 에칭함으로써 테이퍼 형상으로 제조된다. 제 1 에칭 조건들하에서의 W에 대한 에칭율은 200.39nm/min이며, TaN에 대한 에칭율은 80.32nm/min이고, TaN에 대한 W의 선택비는 약 2.5이다. 또한, W의 테이퍼 각도는 약 26°이다. 그후, 레지스트로 이루어지는 마스크들(112 - 117)을 제거하지 않고, 제 2 에칭 조건들이 변경되며, CF4와 Cl2가 에칭 가스로서 사용되고, 가스 용적 유량의 각 비율은 30/30(sccm)이 되게 되며, 1Pa의 압력에서, 코일형 전극에 500W의 RF(13.56MHz) 전력이 턴 온되며, 플라즈마가 생성되고, 에칭이 약 30초 동안 수행된다. 20W의 RF(13.56MHz) 전력이 또한 전극의 측면(샘플 스테이지)에 턴 온되고, 실질적으로 음의 자체 바이어스 전압이 인가된다. 제 2 에칭 조건들하에서 W의 에칭율은 58.97nm/min이며, TaN에 대한 에칭율은 66.43nm/min이다. 게이트 절연막상에 잔류물을 남기지 않고 에칭하기 위해서, 약 10-20%의 비율로 에칭 시간을 증가시킬 수 있다. 상술한 제 1 에칭 처리에서, 제 1 전기 도전층과 제 2 전기 도전층의 단부는 레지스트로 구성된 마스크가 적절히 조화되게 함으로써 기판 측면에 인가된 바이어스 전압의 효과로 인해, 테이퍼 형상이 되게 된다. 이 테이퍼부의 각도는 15 내지 45°의 범위로 이루어질 수 있다.
이 방식에서, 제 1 전기 도전층과 제 2 전기 도전층(제 1 전기 도전층들(119a-124a) 및 제 2 전기 도전층들(119b-124b))으로 구성된 제 1 형상의 전기 도전층들(119-123)이 제 1 에칭 처리에 의해 형성된다. 게이트 절연막이 되게 되는 절연막(109)은 약 10-20nm 에칭되고, 그 영역이 제 1 형상의 전기 도전층들(119-123)로 덮혀지지 않은 게이트 절연막(118)이 보다 얇아지게 된다.
이어서, 레지스트로 이루어진 마스크를 제거하지 않고, 제 2 에칭 처리가 수행된다. 여기서, 에칭 가스로 SF6, Cl2 및 O2를 사용하여, 가스 용적 유량의 비율을 24/12/24(sccm)으로하고, 700W의 RF(13.56MHz) 전력을 코일형 전극에 턴 온되게 하고, 1.3Pa 압력에서 플라즈마를 생성함으로써, 25초 동안 에칭이 수행된다. 10W의 RF(13.56MHz) 전력이 또한 전극의 측면(샘플 스테이지)에 턴 온되고, 실질적으로 음의 자체 바이어스 전압이 인가된다. 제 2 에칭 조건들하에서의 W의 에칭율은 227.3nm/min이고, TaN의 에칭율은 32.1nm/min이며, TaN에 대한 W의 선택비는 7.1이고, 절연막(118)인 SiON에 대한 에칭율은 33.7nm/min이며, SiON에 대한 W의 선택비는 6.83이다. 이 방식으로 SF6가 에칭 가스로 사용되는 경우에, 절연막(118)에 대한 선택비가 높기 때문에, 막 감소가 억제된다. 본 실시예에서, 절연막(118)에서, 단지 약 8nm의 막 감소가 발생된다. 테이퍼 각도는 제 2 에칭 처리에 의해 70°가 된다. 제 2 전기 도전층들(126b-131b)은 제 2 에칭 처리에 의해 형성된다. 한편, 제 1 전기 도전층이 미소하게 에칭되어, 제 1 전기 도전층들(126a-131a)이 된다. 제 1 전기 도전층들(126a-131a)의 크기들은 제 1 전기 도전층들(119a-124a)과 거의 동일하다는 것을 인지하여야 한다. 실제로, 비록, 제 1 전기 도전층의 폭이 제 2 에칭 이전의 것에 비해 약 0.3㎛ 후퇴, 즉, 전체 라인 폭이 약 0.6㎛ 후퇴하는 경우들이 있지만, 이는 거의 크기의 변화가 없는 것이다.
또한, 2층 구조 대신, 50nm의 막 두께를 가지는 텅스텐 막과, 500nm의 막 두께를 가지는 알루미늄-실리콘(Al-Si) 합금막과, 티타늄 질화물 막이 순차 적층되어 있는 3층 구조가 채용되는 경우에, 제 1 에칭 처리의 제 1 에칭 조건들에 대하여, 에칭은 원료 가스들로서 BCl3, Cl2 및 O2를 사용하고, 각 가스 용적 유량비들을 65/10/5(sccm)로 하고, 기판 측면(샘플 스테이지)에 300W의 RF(13.56MHz) 전력을 턴 온되게 하고, 1.2Pa의 압력에서 코일형 전극에 450W의 RF(13.56MHz) 전력을 턴 온되게 하고, 플라즈마를 발생시킴으로써 117초 동안 에칭이 수행되고, 제 1 에칭 처리의 제 2 에칭 조건들에 대하여, 원료 가스들로서, CF4, Cl2 및 O2를 사용하고, 각 가스 용적 유량비들을 25/25/10(sccm)으로 하고, 기판 측면(샘플 스테이지)에 20W의 RF(13.56MHz) 전력을 턴 온되게 하고, 1Pa의 압력에서 코일형 전극에 500W의 RF(13.56MHa) 전력을 턴 온되게 하고, 플라즈마를 발생시킴으로써 약 30초 동안 에칭이 수행될 수 있으며, 제 2 에칭 처리에 대하여, 원료 가스들로서, BCl3와 Cl2를 사용하고, 각 가스 용적 유량비들을 20/60(sccm)으로 하며, 기판 측면(샘플 스테이지)에 100W의 RF(13.56MHz) 전력을 턴 온되게 하고, 1.2 Pa의 압력에서 코일형 전극에 600W의 RF(13.56MHz) 전력을 턴 온되게 하고, 플라즈마를 발생시킴으로써 에칭이 수행될 수 있다.
이어서, 레지스트로 구성되는 마스크가 제거된 이후에, 제 1 도핑 처리를 수행함으로써, 도 6d의 상태가 얻어진다. 도핑 처리는 이온 도핑법 또는 이온 주입법에 의해 수행될 수 있다. 이온 도핑법의 조건들은 1.5×1014 atoms/cm2 및 60-100keV의 가속 전압이며, 이는 이들 조건들하에서 수행된다. n-형을 부여하는 불순물 원소로서, 일반적으로 인(P) 또는 비소(As)가 사용된다. 이 경우에, 제 1 전기 도전층들과 제 2 전기 도전층들(126-130)은 n-형을 부여하는 불순물 원소에 대하여 차폐되고, 제 1 불순물 영역들(132-136)이 자기-정렬 방식으로 형성된다. n-형을 부여하는 불순물 원소들은 1×1016 내지 1×1017/cm2의 밀도 범위로 제 1 불순물 영역들(132-136)에 추가된다. 여기에서, 제 1 불순물 영역과 동일한 밀도를 가진 영 역도 n--영역이라 지칭된다. 본 실시예에서, 레지스트로 구성된 마스크가 제거된 이후에, 제 1 도핑 처리가 수행된다는 것을 인지하여야 한다. 그러나, 제 1 도핑 처리는 레지스트로 이루어진 마스크를 제거하지 않고 수행될 수 있다.
이어서, 도 7a에 도시된 바와 같이, 레지스트들로 구성된 마스크들(137-139)이 형성되고, 제 2 도핑 처리가 수행된다. 마스크(137)는 구동 회로 및 그 주변 영역의 p-채널 TFT를 형성하는 반도체층의 채널 형성 영역을 보호하기 위한 마스크이고, 마스크(138)는 구동 회로의 n-채널 형 TFT 중 하나를 형성하는 반도체층의 채널 형성 영역을 보호하기 위한 마스크이며, 마스크(139)는 화소부 및 그 주변 영역의 TFT를 형성하는 반도체층의 채널 형성 영역과, 추가로, 보유 용적이 되는 영역을 보호하기 위한 마스크이다.
제 2 도핑 처리의 이온 도핑을 위한 조건들은 1.5×1015atoms/cm2의 투입량과, 60-100keV의 가속 전압이며, 이들 조건들 하에서, 인(P)이 도핑된다. 여기에서, 제 2 전기 도전층들(126b-128b)을 마스크들로서 활용하여, 각 반도체층들상에 불순물 영역이 자기-정렬식으로 형성된다. 말할 필요 없이, 마스크들(137-139)로 덮혀진 영역에는 불순물들이 추가되지 않는다. 따라서, 제 2 불순물 영역들(140-142)과, 제 3 불순물 영역(144)이 형성된다. n-형을 부여하는 불순물 원소는 1×1020 내지 1×1021/cm3의 밀도 범위로 제 2 불순물 영역들(140-142)상에 추가된다. 여기에서, 제 2 불순물 영역과 동일한 밀도 범위를 가진 영역도 n+ 영역이라 지칭된다.
또한, 제 3 불순물 영역이 제 1 전기 도전층에 의해 제 2 불순물 영역의 밀도 보다 낮은 밀도로 형성되고, n-형을 부여하는 불순물 원소가 1×1018 내지 1×1019/cm3의 밀도 범위로 추가된다. 제 3 불순물 영역에 대하여, 제 1 전기 도전층의 부분을 통과하고 도핑을 수행하게 함으로써 도핑이 수행되기 때문에, 불순물 밀도가 테이퍼부의 단부를 향해 증가하는 밀도 구배를 가진다. 여기에서, 제 3 불순물 영역과 동일한 밀도 범위를 가지는 영역도 n-영역이라 지칭된다. 또한, 마스크들(138 및 139)로 덮혀진 영역에는 제 2 도핑 처리에서 불순물 원소가 추가되지 않으며, 따라서, 이들은 제 1 불순물 영역들(145 및 146)이 된다.
* 이어서, 레지스트들로 구성된 마스크들(137-139)이 제거된 이후에, 레지스트들로 구성된 마스크들(148-150)이 새로 형성되며, 도 7b에 도시된 바와 같이, 제 3 도핑 처리가 수행된다.
구동 회로에서, 제 4 불순물 영역들(151, 152)과, p-채널형 TFT를 형성하기 위해 반도체층에 p-형 전기 도전형을 부여하는 불순물 원소와 보유 용적을 형성하는 반도체층이 추가되어 있는 제 5 불순물 영역들(153, 154)이 상술한 제 3 도핑 처리에 의해 형성된다.
또한, p-형을 부여하는 불순물 원소가 1×1020 내지 1×1021/cm3의 범위로 제 4 불순물 영역들(151,152)에 추가되게 된다. 제 4 불순물 영역들(151, 152)은 이전 단계에서 인(P)이 추가되어 있는 영역들(n--영역)이지만, p-형을 부여하는 불순물 원소의 1.5- 내지 3-중 밀도가 추가되고, 전기 도전형은 p-형이다. 여기에서, 제 4 불순물 영역과 동일 밀도 영역을 가지는 영역도 p+ 영역이라 지칭된다.
또한, 제 5 불순물 영역들(153, 154)이 제 2 전기 도전층(127a)의 테이퍼부와 중첩된 영역상에 형성되고, p-형을 부여하는 불순물 원소가 1×1018 내지 1×1020/cm3 의 밀도 범위로 추가된다. 여기에서, 제 5 불순물 영역과 동일 밀도 범위를 가지는 영역도 p-영역이라 지칭된다. 상술한 단계들까지, n-형 또는 p-형 전기 도전형을 가지는 불순물 영역들이 각 반도체층들상에 형성된다. 전기 도전층들(126-129)은 TFT의 게이트 전극들이 된다. 또한, 전기 도전층(130)은 화소부내의 보유 용적을 형성하기 위한 전극들 중 하나가 된다. 부가적으로, 전기 도전층(131)은 화소부의 소스 배선들을 형성한다.
이어서, 거의 전체 표면을 덮기 위한 절연막(미도시)이 형성된다. 본 실시예에서, 50nm의 막 두께를 가지는 실리콘 산화물막이 플라즈마 CVD법에 의해 형성된다. 말할 필요 없이, 이 절연막은 실리콘 산화물 막에 한정되지 않으며, 실리콘을 함유하는 다른 절연막이 단층 또는 적층체 구조로 사용될 수 있다.
이어서, 각 반도체층들에 추가된 불순물 원소들의 활성화 처리를 위한 단계가 수행된다. 이 활성화 단계는 램프 광원을 사용하는 급속 열적 어닐링법(RTA법)이나, YAG 레이저 또는 엑시머 레이저를 후방측면으로부터 조사하거나 노를 사용하는 열처리 또는 이들 방법들 중 소정의 방법이 조합된 방법에 의해 수행된다.
또한, 본 실시예에서, 비록, 상술한 활성화 이전에 절연막이 형성되는 예가 예시되었지만, 이 단계는 상술한 활성화가 수행된 이후에, 절연막이 형성되는 단계가 될 수 있다.
이어서, 실리콘 질화물막으로 구성된 제 1 층간 절연막(155)이 형성되고, 열처리(300-550℃에서 1-12시간 동안의 열처리)가 수행되며, 반도체층이 수화되는 단계가 수행된다(도 7c). 이 단계는 반도체층의 댕글링 본드(dangling bond)가 제 1 층간 절연막(155)내에 함유된 수소에 의해 끊어지게 되는 단계이다. 반도체층은 실리콘 산화물막으로 구성된 절연막(미도시)의 존재에 무관하게 수화될 수 있다. 그러나, 본 실시예에서, 그 주 성분이 알루미늄인 재료가 제 2 전기 도전층으로 사용되기 때문에, 제 2 전기 도전층이 수화단계에서 견딜 수 있도록 열처리 조건들이 이루어지는 것이 중요하다. 수화의 다른 수단으로서, 플라즈마 수화(플라즈마에 의해 여기된 수소가 사용되는)가 수행될 수 있다.
이어서, 유기 절연 재료로 이루어진 제 2 층간 절연막(156)이 제 1 층간 절연막(155)상에 형성된다. 본 실시예에서, 1.6㎛의 막 두께를 가지는 아크릴 수지막이 형성된다. 이어서, 소스 배선(131)에 도달하는 접촉 구멍, 전기 도전층들(129, 130)에 도달하는 접촉 구멍 및 각 불순물 영역들에 도달하는 접촉 구멍이 형성된다. 본 실시예에서, 몇번의 에칭 처리들이 순차 수행된다. 본 실시예에서, 제 2 층간 절연막이 제 1 층간 절연막을 에칭 스토퍼로서 사용하여 에칭된 이후에, 절연막(미도시)이 에칭되고, 이어서, 제 1 층간 절연막이 절연막(미도시)을 활용하여 에칭된다. 그후, 배선들 및 화소 전극들이 Al, Ti, Mo, W 등을 사용하여 형성된다. 전극 및 화소 전극을 위한 이들 재료들에 관하여, 그 주 성분이 Al 또는 Ag인 막 또는 이들의 적층체 같은 반사 특성들이 양호한 재료가 사용되는 것이 적합하다. 따라서, 소스 전극들이나 드레인 전극들(157-162), 게이트 배선(164), 접속 배선(163) 및 화소 전극(165)이 형성된다.
상술한 바와 같이, n-채널형 TFT(201), p-형 채널형 TFT(202), 및, n-형 채널형 TFT(203)를 가지는 구동 회로(206)와, n-채널형 TFT로 구성된 화소 TFT(204)와 보유 용적(205)을 가지는 화소부(207)가 동일 기판상에 형성될 수 있다(도 8). 본 명세서에서, 이런 기판은 편의상 액티브 매트릭스 기판이라 지칭한다.
화소부(207)상에서, 화소 TFT(204; n-채널형 TFT)는 채널 형성 영역(169)과, 게이트 전극을 형성하는 전기 도전층(129)의 외측에 형성된 제 1 불순물 영역(147; n--영역)과, 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역들(142, 171; n+ 영역)을 가진다. 또한, 제 4 불순물 영역(152), 제 5 불순물 영역(154)이 보유 용적(205)의 전극 중 하나로서 기능하는 반도체층상에 형성된다. 절연막(게이트 절연막과 동일한 막)을 유전체로서 활용함으로써, 보유 용적(205)이 제 2 전극(130)과 반도체층들(152, 154 및 170)로 형성된다.
또한, 구동 회로(206)에서, n-채널형 TFT(201; 제 1 n-채널형 TFT)는 채널 형성 영역(166)과, 절연막을 경유하여 게이트 전극을 형성하는 전기 도전층(126)의 일부와 중첩하는 제 3 불순물 영역(n-영역; 144)과, 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역; 140)을 가진다.
또한, 구동 회로(206)에서, p-채널형 TFT(202)는 채널 형성 영역(167)과, 절연막을 경유하여 게이트 전극을 형성하는 전기 도전층(127)의 일부와 중첩하는 제 5 불순물 영역(p-영역; 153)과, 소스 영역 또는 드레인 영역으로서 기능하는 제 4 불순물 영역(p+ 영역 151)을 갖는다.
또한, 구동 회로(206)에서, n-채널형 TFT(203; 제 2 n-채널형 TFT)는 채널 형성 영역(168)과, 게이트 전극을 형성하는 전기 도전층(128)의 외측의 제 1 불순물 영역(n-- 영역; 146)과, 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+영역; 141)을 갖는다.
시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로등이 이들 TFT들(201-203)을 적절히 조합함으로써 형성되고, 구동 회로(206)가 형성된다. 예로서, CMOS 회로는 n-채널형 TFT(201)와 p-채널형 TFT(202)를 상보적으로 접속함으로써 형성될 수 있다. 특히, 그 구동 전압이 높은 버퍼 회로에 대하여, 고온 케리어 효과로 인한 열화를 방지하기 위한 목적에서 n-채널형 TFT(203)의 구조가 적합하다.
또한, 신뢰성이 최우선으로 고려되는 회로에 대하여, GOLD 구조인 n-채널형 TFT(201)의 구조가 적합하다.
또한, 반도체 막 표면의 평탄도를 향상시킴으로써 신뢰성이 향상될 수 있기 때문에, GOLD 구조를 갖는 TFT에서, 게이트 절연막을 경유하여 게이트 전극과 중첩하는 불순물 영역의 면적을 감소시킴으로써도 충분한 신뢰성이 얻어질 수 있다. 명확하게, GOLD 구조를 가지는 TFT에서, 게이트 전극의 테이퍼부가 그 위에 존재하는 부분의 크기를 감소시킴으로써, 충분한 신뢰성이 얻어질 수 있다. 또한, GOLD 구조를 가지는 TFT에서, 게이트 절연막이 보다 얇아질 때, 기생 커패시턴스가 증가한 다. 그러나, 게이트 전극의 테이퍼부인 부분(제 1 전기 도전층)의 크기가 보다 작아지면, 기생 커패시턴스가 감소되고, f 특성(주파수 특성)도 향상되며, 추가로, 높은 동작이 가능하고, 충분한 신뢰성의 TFT가 얻어진다.
화소부(207)의 화소 TFT에서도, 제 2 레이저 빔 조사에 의해 OFF-상태 전류의 감소와 변화의 감소가 실현된다는 것을 인지하여야 한다.
또한, 본 실시예에서, 반사형 디스플레이 디바이스를 형성하기 위한 액티브 매트릭스 기판이 제조되는 예가 예시되었지만, 화소 전극이 투명 전기 도전막에 의해 형성될 때, 비록, 포토 마스크들의 수는 한 장이 증가하지만, 투과형 디스플레이 디바이스가 형성될 수 있다.
또한, 본 실시예에서, 유리 기판이 사용되지만, 이는 특별히 제한되는 것은 아니며, 석영 기판, 반도체 기판, 세라믹 기판 및 금속 기판이 사용될 수 있다.
또한, 도 8의 상태가 얻어진 이후에, 산화물층(102)상에 제공된 TFT를 함유하는 층(피박리층)이 충분한 기계적 강도를 가지는 경우에, 기판(100)이 당겨져서 분리될 수 있다. 본 실시예에서, 피박리층의 기계적 강도가 불충분하기 때문에, 피박리층을 고정하기 위한 지지체(미도시)가 페이스트부착된 이후에, 박리되는 것이 바람직하다.
제 2 실시예
본 실시예에서, 제 1 실시예에서 제조된 액티브 매트릭스 기판으로부터 기판(100)을 박리 시키고 이를 플라스틱 기판으로 페이스트부착함으로써 액티브 매트릭스형 액정 디스플레이 디바이스가 제조되는 단계가 하기에 설명된다. 이를 설명 하기 위해 도 9가 사용된다.
도 9a에서, 참조 번호 400은 기판을 나타내고, 참조 번호 401은 질화물층 또는 금속층을 나타내고, 참조 번호 402는 산화물층을 나타내고, 참조 번호 403은 주 피복 절연층을 나타내며, 참조 번호 404a는 구동 회로(413)의 소자를 타나내고, 참조 번호 404b는 화소부(414)의 소자(404b)를 나타내고, 참조 번호 405는 화소 전극을 나타낸다.
여기에서, 용어 "소자"는 액티브 매트릭스형 액정 디스플레이 디바이스에서 화소들의 스위칭 소자를 위해 사용되는 반도체 소자(통상적으로, TFT) 또는 MIM 소자 등을 지칭한다. 도 9a에 도시된 액티브 매트릭스 기판은 도 8에 도시된 액티브 매트릭스 기판을 단순화하여 도시되어 있으며, 도 8의 기판(100)은 도 9a의 기판(400)에 대응한다. 유사하게, 도 9a의 참조 번호 401은 도 8의 참조 번호 101에 대응하고, 도 9a의 참조 번호 402는 도 8의 참조 번호 102에 대응하고, 도 9a의 참조 번호 403은 도 8의 참조 번호 103에 대응하고, 도 9a의 참조 번호 404a는 도 8의 참조 번호들 201 및 202에 대응하고, 도 9a의 참조 번호 404b는 도 8의 참조 번호 204에 대응하며, 도 9a의 참조 번호 405는 도 8의 참조 번호 165에 각각 대응한다.
먼저, 제 1 실시예에 따라서, 도 8의 상태의 액티브 매트릭스 기판이 얻어진 이후에, 배향막(406a)이 도 8의 액티브 매트릭스 기판상에 형성되고, 러빙 처리가 수행된다. 본 실시예에서, 배향막이 형성되기 이전에 기판 간극을 유지하기 위한 기둥 형상의 스페이서(미도시)가 아크릴 수지 등 같은 유기 수지막을 패터닝함으로 써 적절한 위치에 형성된다는 것을 인지하여야 한다. 또한, 기둥 형상의 스페이서 대신, 구형 스페이서가 기판의 전체 표면에 위에 흩뿌려질 수 있다.
이어서, 지지체(407)가 되는 대향 기판이 준비된다. 컬러층과 방사선 차폐층이 각 화소들에 대응하여 배열되어 있는 컬러 필터(미도시)가 이 대향 기판상에 제공된다. 또한, 구동 회로의 부분상에 방사선 차폐부가 제공된다. 이 컬러 필터와 방사선 차폐층을 덮기 위해 평탄화 막(미도시)이 제공된다. 이어서, 투명한 전기 도전막으로 구성된 대향 전극(408)이 화소부의 평탄화막상에 형성되고, 배향막(406b)이 대향 기판의 전체 표면상에 형성되며, 러빙 처리가 제공된다.
그후, 화소부와 구동 회로가 형성되어 있는 액티브 매트릭스 기판(400)과 지지체(407)가 접착층(409)이 되는 밀봉 매체와 함께 페이스트부착된다. 밀봉 매체 내로 충전제가 혼합되고, 두 장의 기판들이 기둥 형상의 스페이서와 이 충전제에 의해 균일한 간격으로 함께 페이스트부착된다. 그후, 양 기판들 사이에, 액정 재료(410)가 주입되고, 밀봉 콤파운드(미도시)로 완전히 밀봉된다(도 9b). 액정 재료(410)로서, 공지된 액정 재료가 사용된다.
이어서, 질화물층 또는 금속층(401)이 그 위에 제공되어 있는 기판(400)이 물리적 수단에 의해 당겨져서 분리된다(도 9c). 산화물층(402)의 막 응력과, 질화물층 또는 금속층(401)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 쉽게 당겨져서 분리될 수 있다.
이어서, 이는 에폭시 수지 등으로 이루어진 접착제층(411)으로 전사체(transferring body; 412)상에 페이스트부착된다. 본 실시예에서, 전사체(412)로 플라스틱 필름 기판을 사용함으로써, 이는 가볍게 제조될 수 있다.
이 방식으로, 가요성 액티브 매트릭스형 액정 디스플레이 디바이스가 완성된다. 그후, 필요시, 가요성 기판(412) 또는 대향 기판이 소정 형상으로 절단된다. 또한, 편광판(미도시) 등이 공지된 기술을 사용하여 적절히 제공된다. 그후, FPC(미도시)가 공지된 기술을 사용하여 페이스트부착된다.
제 3 실시예
제 2 실시예에서, 지지체로서의 대향 기판이 페이스트부착되고 액정이 주입된 이후에, 기판이 박리되고, 플라스틱 기판이 전사체로서 페이스트부착되는 것이 예시되었다. 그러나, 본 실시예에서는, 도 8에 도시된 액티브 매트릭스 기판이 형성된 이후에, 기판이 박리되고, 제 1 전사체로서의 플라스틱 기판과 제 2 전사체로서의 플라스틱 기판이 함께 페이스트부착되는 예가 설명된다. 이를 설명하기 위해 도 10을 사용한다.
도 10a에서, 참조 번호 500은 기판을 나타내고, 참조 번호 501은 질화물층 또는 금속층을 나타내고, 참조 번호 502는 산화물층을 나타내고, 참조 번호 503은 주 피복 절연층을 나타내고, 참조 번호 504a는 구동 회로(514)의 소자를 나타내고, 참조 번호 504b는 화소부(515)의 소자(504b)를 나타내며, 참조 번호 505는 화소 전극을 나타낸다. 도 10a에 도시된 액티브 매트릭스 기판은 도 8에 도시된 액티브 매트릭스 기판을 단순화한 것으로서 도시되어 있으며, 도 8의 기판(100)은 도 10a의 기판(500)에 대응한다. 유사하게, 도 10a의 참조 번호 501은 도 8의 참조 번호 101에 대응하고, 도 10a의 참조 번호 502는 도 8의 참조 번호 102와 대응하고, 도 10a 의 참조 번호 503은 도 8의 참조 번호 103에 대응하고, 도 10a의 참조 번호 504a는 도 8의 참조 번호 201 및 202에 대응하고, 도 10a의 참조 번호 504b는 도 8의 참조 번호 204에 대응하며, 도 10a의 참조 번호 505는 도 8의 참조 번호 165에 각각 대응한다.
먼저, 제 1 실시예에 따라서, 도 8의 상태의 액티브 매트릭스 기판이 얻어진 이후에, 질화물층 또는 금속층(501)이 그 위에 제공되어 있는 기판(500)이 물리적 수단에 의해 당겨져서 분리된다(도 10b). 산화물층(502)의 막 응력과 질화물층 또는 금속층(501)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로 당겨져서 떨어질 수 있다.
이어서, 이는 에폭시 수지 등으로 구성된 접착층(506)으로 전사체(507; 제 1 전사체)상에 페이스트부착된다. 본 실시예에서, 전사체(507)를 위해 플라스틱 필름 기판을 사용함으로써, 이는 가볍게 제조될 수 있다(도 10c). 이어서, 배향막(508a)이 형성되고, 러빙 처리가 수행된다. 본 실시예에서, 배향막이 형성되기 이전에, 기판 간격을 유지하기 위한 기둥형 스페이서(미도시)가 아크릴 수지 등 같은 유기 수지막을 패터닝 함으로써 소정 위치에 형성된다. 또한, 기둥형 스페이서 대신에, 구형 스페이서가 기판의 전체 표면에 걸쳐 흩뿌려질 수 있다.
이어서, 지지체(510; 제 2 전사체)가 되는 대향 기판이 준비된다. 컬러층과 방사선 차폐층이 각 화소들에 대응하여 배열되어 있는 컬러 필터(미도시)가 이 대향 기판상에 제공된다. 또한, 구동 회로의 부분상에 방사선 차폐부가 제공된다. 이 컬러 필터와 방사선 차폐층을 덮기 위해 평탄화 막(미도시)이 제공된다. 이어서, 투명한 전기 도전막으로 구성된 상대 전극(509)이 화소부의 평탄화 막상에 형성되고, 배향막(508b)이 대향 기판의 전체 표면상에 형성되며, 러빙 처리가 제공된다.
그후, 화소부와 구동 회로가 접착되어 있는 플라스틱 필름 기판(507)과, 지지체(510)가 접착층(512)이 되는 밀봉 매체와 함께 페이스트부착된다(도 10d). 밀봉 매체 내로 충전제가 혼합되고, 두 장의 기판들이 기둥 형상의 스페이서와 이 충전제에 의해 균일한 간격으로 함께 페이스트부착된다. 그후, 양 기판들 사이에, 액정 재료(513)가 주입되고, 밀봉 화합물(미도시)로 완전히 밀봉된다(도 10d). 액정 재료(513)로서, 공지된 액정 재료가 사용될 수 있다.
이 방식으로, 가요성 액티브 매트릭스형 액정 디스플레이 디바이스가 완성된다. 그후, 필요시, 가요성 기판(507) 또는 대향 기판이 소정 형상으로 절단된다. 또한, 편광판(미도시) 등이 공지된 기술을 사용하여 적절히 제공된다. 그후, FPC(미도시)가 공지된 기술을 사용하여 페이스트부착된다.
제 4 실시예
제 2 실시예 또는 제 3 실시예에 의해 얻어진 액정 모듈의 구조가 도 11의 상면도를 참조로 설명된다. 제 2 실시예의 기판(412) 또는 제 3 실시예의 기판(507)은 기판(301)에 대응한다.
화소부(304)는 기판(301)의 중앙에 배치된다. 소스 신호선들을 구동하기 위한 소스 신호선 구동 회로(302)가 화소부(304) 위에 위치된다. 게이트 신호선들을 구동하기 위한 게이트 신호선 구동 회로들(303)이 화소부(304)의 좌우측에 배치된다. 비록 게이트 신호선 구동 회로들(303)이 본 실시예에서 화소부에 대하여 대칭 이지만, 액정 모듈은 화소부의 일 측면상에 단 하나의 게이트 신호선 구동 회로를 구비할 수 있다. 위의 두가지 옵션들 중, 설계자는 액정 모듈의 기판 크기 등을 고려하여 보다 적합한 구성을 선택할 수 있다. 그러나, 도 11에 도시된 게이트 신호선 구동 회로들의 대칭 배열은 회로 동작 신뢰성, 구동 효율 등의 관점에서 양호하다.
신호들은 가요성 인쇄 회로들(FPC; 305)로부터 구동 회로들에 입력된다. FPC들(305)은 층간 절연막과 수지막내에 접촉 구멍들을 개구시키고, 기판(301)의 소정 위치들에 배열된 배선 라인들에 도달하도록 접속 전극(309)을 형성한 이후에, 이방성 도전막 등을 통해 가압 끼워 맞춤된다. 접속 전극은 본 실시예에서는 ITO로 형성된다.
밀봉제(307)가 구동 회로들과 화소부를 둘러싸는 그 외주를 따라 기판에 적용된다. 대향 기판(306)은 필름 기판 상에 미리 형성된 스페이서가 두 기판들 사이의 거리를 일정하게 유지하는 상태로, 밀봉제(307)에 의해 기판(301)에 접합된다. 액정 소자는 밀봉제(307)로 피복되지 않은 기판의 영역을 통해 주입된다. 기판들은 그후 봉합체(encapsulant; 308)에 의해 밀봉된다. 액정 모듈은 상기 단계들을 통해 완성된다.
비록, 모든 구동 회로들이 필름 기판상에 형성되는 것이 본 실시예에 예시되었지만, 다수의 IC들이 구동 회로들 중 일부를 위해 사용될 수 있다.
본 실시예는 제 1 실시예와 조합될 수 있다.
제 5 실시예
제 1 실시예는 화소 전극이 반사성 금속 재료로 형성되는 반사형 디스플레이 디바이스의 예를 예시한다. 본 실시예에 예시되는 것은 화소 전극이 광 투과성 도전막으로 형성되는 투과형 디스플레이 디바이스의 예이다.
층간 절연막을 형성하는 단계까지의 제조 공정들은 제 1 실시예의 공정들과 동일하며, 그 설명은 여기서는 생략한다. 층간 절연막이 제 1 실시예에 따라 형성된 이후에, 화소 전극(601)이 광 투과성 도전막으로 형성된다. 광 투과성 도전막의 예들은 ITO(인듐 주석 산화물 합금)막과, 인듐 산화물-아연 산화물 합금(In2O3-ZnO)막과, 아연 산화물(ZnO)막 등을 포함한다.
그후, 접촉 구멍들이 층간 절연막(600)내에 형성된다. 화소 전극과 중첩하는 접속 전극(602)이 다음에 형성된다. 접속 전극(602)은 접촉 구멍을 통해 드레인 영역에 접속된다. 접속 전극이 형성되는 것과 동시에, 다른 TFT들의 소스 전극들 또는 드레인 전극들이 형성된다.
비록, 여기에 예시된 본 실시예에서, 모든 구동 회로들이 기판상에 형성되지만, 몇 개의 IC들이 구동 회로들 중 일부를 위해 사용될 수 있다.
액티브 매트릭스 기판이 상술한 바와 같이 완성된다. 플라스틱 기판들을 접합시키기 위해 이 액티브 매트릭스 기판을 사용함으로써 기판을 박리시킨 이후에, 제 2 내지 제 4 실시예에 따라 액정 모듈이 제조된다. 액정 모듈은 백라이트(back light; 604)와 광도파판(605)을 구비하고, 그 부분 단면도가 도 12에 도시되어 있는 액티브 매트릭스 액정 디스플레이 디바이스를 완성하도록 덮개(606)로 덮혀진 다. 덮개는 접착제 또는 유기 수지를 사용하여 액정 모듈에 접합된다. 플라스틱 기판을 대향 기판에 접합시킬 때, 기판들은 프레임과 기판들 사이의 공간이 접합을 위한 유기 수지로 충전되도록 프레임 형성될 수 있다. 디스플레이 디바이스가 투과형이기 때문에, 플라스틱 기판과 대향 기판 각각은 편광판(603)이 접합되어야할 필요가 있다.
본 실시예는 제 1 내지 제 4 실시예와 조합될 수 있다.
제 6 실시예
본 실시예에서, 유기 발광 디바이스(OLED)가 플라스틱 기판상에 형성되어 있는 발광 디바이스가 제조되는 예가 도 13에 도시되어 있다.
도 13a에서, 참조 번호 600는 기판을 나타내고, 참조 번호 601은 질화물층 또는 금속층을 나타내고, 참조 번호 602는 산화물층을 나타내고, 참조 번호 603은 주 피복 절연층을 나타내고, 참조 번호 604a는 구동 회로(611)의 소자를 나타내고, 참조 번호 604b와 604c는 화소부(612)의 소자(504b)를 나타내고, 참조 번호 605는 OLED(유기 발광 디바이스)를 나타낸다. 여기서, 용어 "소자"는 액티브 매트릭스형 액정 디스플레이 디바이스인 경우에 화소들의 스위칭 소자로 사용되는 반도체 소자(통상적으로, TFT) 또는 MIM 소자를 지칭한다. 그후, 이들 소자들을 덮는 층간 절연막(606)이 형성된다. 층간 절연막(606)은 성막 이후의 표면 보다 평탄한 것이 적합하다. 층간 절연막(606)은 필수적으로 제공될 필요는 없다는 것을 인지하여야 한다.
기판(600)상에 제공된 참조 번호들 601-603은 제 2 내지 제 4 실시예에 따라 형성될 수 있다.
이들 소자들(604a, 604b 및 604c 포함)은 상술한 제 1 실시예의 n-채널형 TFT(201) 및/또는 상술한 제 1 실시예의 p-채널형 TFT(202)에 따라 제조될 수 있다.
OLED(605)는 전기장을 추가함으로써 전자발광을 생성하는 유기 화합물(유기 발광 재료)을 함유하는 층(이하, 유기 발광층이라 지칭함)과, 애노드층 및 캐소드층을 갖는다. 비록, 유기 화합물들내의 전자발광에 대하여, 싱글릿 여기 상태로부터 그라운드 상태로 복귀시 발생되는 발광(형광)과, 트리플릿 상태로부터 그라운드 상태로 복귀시 발생되는 발광(인광)이 존재하지만, 본 발명의 발광 디바이스는 상술한 발광들 중 어느 한 쪽 또는 상술한 발광들 양자 모두를 사용할 수 있다. 본 명세서에서, OLED의 애노드와 캐소드 사이에 형성된 모든 층들이 유기 발광층으로서 규정된다는 것을 인지하여야 한다. 명백하게, 유기 발광층들은 발광층, 정공 주입층, 전자 주입층, 정공 운반층, 전자 운반층 등을 포함한다. 기본적으로, OLED는 애노드/발광층/캐소드가 순차 적층된 구조를 가지며, 이 구조에 부가하여, 애노드/정공 주입층/발광층/캐소드 또는 애노드/정공 주입층/발광층/전자 운반층/캐소드 등이 순차 적층된 구조 다수의 구조들이 존재할 수 있다.
상술한 방법에 따라서, 도 13a의 상태가 얻어지고, 접착제층(607)을 사용하여 지지체(608)가 페이스트부착된다(도 13b). 본 실시 형태에서, 플라스틱 기판이 지지체(608)로서 사용된다. 구체적으로, 지지체로서, 10㎛ 이상의 두께를 가지는 수지 기판, 예로서, 폴리에테르 설폰(PES), 폴리카보네이트(PC), 폴리에틸렌 테레 프탈레이트(PET) 또는 폴리에틸렌 나프탈레이트(PEN)가 사용될 수 있다. 지지체(608)와 접착층(607)이 OLED로부터 볼 때 관찰자의 측면(발광 디바이스의 사용자 측면)에 위치될 때, 지지체(608)와 접착층(607)은 광을 투과하는 재료들일 필요가 있다.
이어서, 그 위에 질화물층 또는 금속층(601)이 제공되어 있는 기판(600)이 물리적 수단에 의해 당겨져서 분리된다(도 13c). 산화물층(602)의 막 응력과, 질화물층 또는 금속층(601)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘으로, 당겨져서 분리될 수 있다.
이어서, 이는 에폭시 수지 등으로 구성된 접착제층(609)으로 전사체(610)상에 페이스트부착된다(도 13d). 본 실시예에서, 전사체(610)를 위해 플라스틱 필름 기판을 사용함으로써 이는 가볍게 제조될 수 있다.
이 방식으로, 가요성을 가지는 지지체(608)와 가요성을 가지는 전사체(610) 사이에 끼워진 가요성 발광 디바이스가 획득될 수 있다. 지지체(608)와 전사체(610)가 동일한 재료로 이루어지는 경우에, 열 팽창 계수들이 동일해지고, 따라서, 온도의 변화로 인한 응력 왜곡이 잘 발생하지 않는다.
그후, 필요시, 가요성을 가지는 지지체(608)와 전사체(610)가 소정 형상으로 절단되고, 그후, FPC(미도시)가 공지된 기술을 사용하여 페이스트부착된다.
제 7 실시예
제 6 실시예에서, 지지체가 페이스트부착된 이후에, 기판이 박리되고, 전사체로서의 플라스틱 기판이 페이스트부착되는 예가 예시되었다. 그러나, 본 실시예 에서는, 기판이 박리된 이후에, 제 1 전사체로서의 플라스틱 기판과 제 2 전사체로서의 플라스틱 기판이 페이스트부착되고, OLED를 구비한 발광 디바이스가 제조되는 예가 예시된다. 이를 설명하기 위해 도 14를 참조한다.
도 14a에서, 참조 번호 700은 기판을 나타내고, 참조 번호 701은 질화물층 또는 금속층을 나타내고, 참조 번호 702는 산화물층을 나타내고, 참조 번호 703은 주 피복 절연층을 나타내고, 참조 번호 704a는 구동 회로(711)의 소자를 나타내고, 참조 번호들 704b 및 704c는 화소부(712)의 소자를 나타내며, 참조 번호 705는 OLED(유기 발광 디바이스)를 나타낸다. 여기에서, 용어 "소자"는 액티브 매트릭스형 액정 디스플레이 디바이스인 경우에, 화소들의 스위칭 소자를 위해 사용되는 반도체 소자(통상적으로, TFT) 또는 MIM 소자 등을 지칭한다. 그후, 이들 소자들을 덮는 층간 절연막(706)이 형성된다. 층간 절연막(706)은 성막 이후의 표면 보다 평탄한 것이 적합하다. 층간 절연막(706)은 필수적으로 제공되는 것은 아니라는 것을 인지하여야 한다.
기판(700)상에 제공된 참조 번호들 701 내지 703은 제 2 내지 제 4 실시예 중 소정의 것에 따라 형성될 수 있다.
이들 소자들(704a, 704b 및 704c 포함)은 상술한 제 1 실시예의 n-채널형 TFT(201)에 따라 제조될 수 있고, 상술한 제 1 실시예의 p-채널형 TFT(202)에 따라 제조될 수 있다.
상술한 방법에 따라서, 도 14a의 상태가 얻어지고, 질화물층 또는 금속층(701)이 그 위에 제공되어 있는 기판(700)이 물리적 수단에 의해 당겨져서 분리 된다(도 14b). 산화물층(702)의 막 응력과, 질화물층 또는 금속층(701)의 막 응력이 상이하기 때문에, 이들은 비교적 작은 힘에 의해 당겨져서 분리될 수 있다. 이어서, 이는 에폭시 수지 등으로 구성된 접착층(709)으로 전사체(제 1 전사체; 710)상에 페이스트부착된다. 본 실시예에서, 전사체(710)를 위해 플라스틱 필름 기판을 사용함으로써 이는 가볍게 제조될 수 있다.
이어서, 베이스 부재(제 2 전사체; 708)가 접착층(707)에 의해 함께 페이스트부착된다(도 14c). 본 실시예에서, 플라스틱 기판이 지지체(708)로서 사용된다. 구체적으로, 전사체(710) 및 베이스 부재(708)로서, 10㎛ 이상의 두께를 가지는 수지 기판, 예로서, 폴리에테르 설폰(PES), 폴리카보네이트(PC), 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌 나프탈레이트(PEN)가 사용될 수 있다. 베이스 부재(708)와 접착층(707)이 OLED로부터 볼 때 관찰자의 측면(발광 디바이스의 사용자 측면)에 위치될 때, 베이스 부재(708)와 접착층(707)은 광을 투과시키는 재료들일 필요가 있다.
이 방식으로, 가요성을 가지는 베이스 부재(708)와 가요성을 가지는 전사체(710) 사이에 끼워진 가요성 발광 디바이스가 획득될 수 있다. 베이스 부재(708)와 전사체(710)가 동일한 재료로 이루어지는 경우에, 열 팽창 계수들이 동일해지고, 따라서, 온도의 변화로 인한 응력 왜곡으로부터의 영향이 쉽게 작용되지 않게 될 수 있다,
그후, 필요시, 가요성을 가지는 베이스 부재(708)와 전사체(710)가 소정 형상으로 절단되고, 그후, FPC(미도시)가 공지된 기술을 사용하여 페이스트부착된다.
제 8 실시예
제 6 또는 제 7 실시예에서, 가요성을 가지는 기판들 사이에 끼워진 가요성 발광 디바이스가 획득되는 예가 예시되었다. 그러나, 플라스틱으로 구성된 기판은 일반적으로 수분 함량 및 산소를 쉽게 투과시키고, 이들에 의해 유기 발광층의 열화가 촉진되기 때문에, 발광 디바이스의 수명이 쉽게 보다 짧아지게되는 경향이 있다.
그러므로, 본 실시예에서는, 플라스틱 기판상에 산소 및 수분 함량이 OLED의 유기 발광층내로 침입하는 것을 방지하기 위한 복수의 막들(이하, 배리어막이라 지칭함)과, 상기 배리어막들 상호간 사이의, 상기 배리어막 보다 작은 응력을 가지는 층(응력 이완막)이 제공된다. 본 명세서에서, 배리어막과 응력 이완막이 적층되어 있는 막은 "밀봉막"이라 지칭한다.
구체적으로, 무기 물질들로 이루어진 배리어막들의 둘 이상의 층들(이하, 배리어막이라 지칭함)이 제공되고, 추가로, 관련 2층 배리어막들 사이에 수지를 가지는 응력 이완막(이하, 응력 이완막이라 지칭함)이 제공된다. 그후, 관련 셋 이상의 층의 절연막상에 OLED를 형성하고, 긴밀하게 밀봉함으로써, 발광 디바이스가 형성된다. 제 6 및 제 7 실시예가 기판을 제외하고는 동일하기 때문에, 여기서, 이들에 대한 설명은 생략한다는 것을 인지하여야 한다.
도 15에 도시된 바와 같이, 배리어막들의 둘 이상의 층들이 필름 기판(810)상에 제공되고, 추가로, 응력 이완막이 관련 2층 배리어막들 사이에 제공된다. 결과적으로, 필름 기판(810)과 제 2 접착층(809) 사이에 밀봉막이 형성되고, 상기 밀 봉막내에는 관련 배리어막과 응력 이완막들이 적층되어 있다.
여기서, 실리콘 질화물로 이루어진 층이 스퍼터링법에 의해 필름 기판(810)상에 배리어막(811a)으로서 막-형성되고, 폴리 이미드를 가지는 응력 이완막(811b)이 배리어막(811a)상에 막-형성되며, 실리콘 질화물로 이루어진 층이 스퍼터링법에 의해 응력 이완막(811b)상에 배리어막(811c)으로서 막-형성된다. 배리어막(811a)과, 응력 이완막(811b)과 배리어막(811c)이 적층되어 있는 층은 일반적으로 밀봉막(811)이라 지칭한다. 그후, 그 위에 관련 밀봉막(811)이 형성되어 있는 필름 기판(810)이 제 2 접착층(809)을 사용하여 소자를 함유하는 피박리층상으로 페이스트부착될 수 있다.
유사하게, 실리콘 질화물로 이루어진 층이 스퍼터링법에 의해 필름 기판(812)상에 배리어막(814a)으로서 형성되고, 폴리이미드를 가지는 응력 이완막(814b)이 배리어막(814a)상에 형성된다. 실리콘 질화물로 이루어진 층이 스퍼터링법에 의해 응력 이완막(814b)상에 배리어막(814c)으로서 형성된다. 배리어막(814a)과, 응력 이완막(814b) 및 배리어막(814c)이 적층되어 있는 층은 일반적으로 밀봉막(814)이라 지칭된다. 그후, 그 위에 관련 밀봉막(814)이 형성되어 있는 필름 기판(812)이 소자를 함유하는 피박리층상에 제 2 접착층(809)을 사용하여 함께 페이스트부착될 수 있다.
*배리어막에 대하여, 둘 이상의 층들이 제공되는 경우에, 이것이 가용해진다는 것을 인지하여야 한다. 이때, 배리어막으로써, 실리콘 질화물, 실리콘 산질화 물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON)이 사용될 수 있다.
알루미늄 산질화 규화물은 비교적 높은 열 전도성을 가지고 있기 때문에, 이를 배리어막으로서 활용함으로써, 소자에서 발생되는 열이 효과적으로 방출될 수 있다.
또한, 응력 이완막으로, 투명성을 가지는 수지가 사용될 수 있다. 대표적으로, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐, 에폭시 수지등이 사용될 수 있다. 상술한 수지들 이외의 수지들도 사용될 수 있다는 것을 인지하여야 한다. 여기에서, 열 중합식인 폴리이미드가 코팅된 이후에, 이것이 소가공되고(burned), 성형된다.
실리콘 질화물의 성막은 기판 온도를 150℃로 유지하면서, 아르곤을 도입시킴으로써, 0.4Pa의 스퍼터링 압력에서 수행된다. 그후, 타겟으로서 실리콘을 사용하여, 아르곤을 제외하고 질소와 수소를 도입시킴으로써 성막이 수행된다. 실리콘 산질화물의 경우에, 성막은 아르곤을 도입시키고, 기판 온도를 150℃로 유지함으로써, 약 0.4Pa의 스퍼터링 압력에서 수행된다. 그후, 타겟으로서 실리콘을 사용하여 아르곤을 제외하고 질소, 질소 이산화물 및 수소를 도입시킴으로써, 성막이 수행된다. 타겟으로서, 실리콘 산화물이 사용될 수 있다는 것을 인지하여야 한다.
배리어막의 막 두께는 50nm 내지 3㎛의 범위인 것이 적합하다. 여기에서, 실리콘 질화물이 1㎛의 막 두께로 형성된다.
배리어막의 성막 방법은 단지 스퍼터링법에 제한되지 않으며, 실시자가 그 방법을 적절히 설정할 수 있다. 예로서, 성막은 LPCVD법, 플라즈마 CVD법 등을 사용하여 수행될 수 있다. 또한, 응력 이완막의 막 두께는 200nm 내지 2㎛의 범위 이내인 것이 적합하다. 여기에서, 폴리이미드가 1㎛의 막 두께로 형성되었다.
그 위에 본 실시예의 밀봉막이 형성되어 있는 플라스틱 막을 제 6 실시예의 지지체(608) 또는 전사체(610)나, 제 7 실시예의 베이스 부재(708) 또는 전사체(710)로서 적용함으로써 OLED가 공기로부터 완전히 차단될 수 있고, 그에 의해, 산화로 인한 유기 발광 재료의 열화를 거의 완전히 억제할 수 있고, OLED의 신뢰성을 크게 향상시킬 수 있다.
제 9 실시예
EL 모듈의 구조라 지칭되는 제 6 또는 제 7 실시예에 따라 획득된 OLED를 가지는 모듈의 구조가 도 16의 상면도를 참조로 하기에 설명된다. 제 7 실시예의 전사체(610) 또는 제 8 실시예의 전사체(710)는 필름 기판(900)에 대응한다.
도 16a는 EL 모듈이라 지칭되는 OLED를 가지는 모듈을 도시하는 상면도이고, 도 16b는 도 16a의 A-A'선을 따라 취한 단면도이다. 화소부(902)와, 소스측 구동회로(901) 및 게이트측 구동 회로(903)가 가요성을 가지는 필름 기판(900; 예로서, 플라스틱 기판 등)상에 형성되어 있다. 이들 화소부와 구동회로는 상술한 실시예에 따라 얻어질 수 있다. 또한, 참조 번호 918은 밀봉 부재를 나타내고, 참조 부호 919는 DLC 막을 나타내고, 화소부와 구동 회로부는 밀봉 부재(918)에 의해 덮혀져 있으며, 그 밀봉 부재는 보호막(919)으로 덮혀져 있다. 또한, 이는 접착 부재를 사용하여 덮개 부재(920)로 밀봉되어 있다. 덮개 부재(920)의 형상과 지지체의 형상 은 특별히 제한되지 않으며, 평면을 가지는 것, 곡면을 가지는 것 및 굴곡될 수 있는 특성을 가지는 것 또는 막 형상의 것이 사용될 수 있다. 열 및 외력으로 인한 왜곡을 견디기 위하여 덮개 부재는 필름 기판(900)과 동일한 재료인 것이 적합하며, 예로서, 플라스틱 기판이 사용될 수 있고, 도 16에 도시된 바와 같은 오목부 형상(깊이 3-10㎛)으로 처리된 기판이 사용된다. 이는 추가로 가공되고, 그 위에 건조제(921)가 설치될 수 있는 오목부(깊이 50-200㎛)가 형성되는 것이 바람직하다. 또한, EL 모듈이 다수의 패턴으로 제조되는 경우에, 기판과 덮개 부재가 함께 페이스트부착된 이후에, 이는 단부 면들이 서로 정합되도록 Co2 레이저 등을 사용하여 절단될 수 있다.
또한, 도면에는 도시되어 있지 않지만, 적용된 금속층(여기서는 캐소드 등)의 반사로 인해 배경이 반사되는 것을 방지하기 위하여, 위상차판(λ/4판)으로 구성되는 원형 편광판이라 지칭되는 원형 편광 수단과 편광판이 기판(900)상에 제공될 수 있다.
참조 번호 908은 소스측 구동 회로(901) 및 게이트측 구동 회로(903)에 입력되는 신호를 전송하기 위한 배선을 나타내고, 이는 외부 입력 단자인 FPC(가요성 인쇄 회로)로부터 비디오 신호와 클록 신호를 수신한다는 것을 인지하여야 한다. 또한, 본 실시예의 발광 디바이스는 디지털 구동 또는 아날로그 구동으로 이루어지거나, 또는, 비디오 신호가 디지털 신호이거나, 아날로그 신호일 수 있다. 여기에서, 단지 FPC가 도면에 예시되어 있지만, 인쇄 배선 베이스(PWB)가 이 FPC상에 장 착될 수 있다는 것을 인지하여야 한다. 본 명세서의 발광 디바이스는 발광 디바이스의 본체 뿐만 아니라, 본체 상에 FPC 또는 PWB가 장착되어 있는 상태까지도 포함한다. 또한, 비록, 복합 집적 회로(메모리, CPU, 콘트롤러, D/A 변환기 등)가 이들 화소부 및 구동 회로와 동일 기판상에 형성될 수 있지만, 적은 수의 마스크들로 제조하는 것이 곤란하다. 따라서, 메모리를 구비한 IC 칩, CPU, 콘트롤러, D/A 변환기 등은 COG(칩 온 글래스)법이나, TAB(테이프 자동화 본딩)법 또는 와이어 본딩법에 의해 장착되는 것이 바람직하다.
다음에, 단면 구조가 도 16b를 참조로 하기에 설명된다. 절연막(910)은 필름 기판(900)상에 제공되고, 화소부(902)와 게이트측 구동 회로(903)는 이 절연막(910) 위에 형성되며, 화소부(902)는 전류와 그 드레인을 제어하기 위해 TFT(911)에 전기적으로 접속되어 있는 화소 전극(912)을 포함하는 복수의 화소들로 형성된다. 기판상에 형성된 피박리층이 제 1 내지 제 4 실시 형태 중 어느 하나에 따라 박리된 이후에, 필름 기판(900)이 페이스트부착된다는 것을 인지하여야 한다.
또한, 게이트측 구동 회로(903)는 n-채널형 TFT(913)와 p-채널형 TFT(914)가 조합되어 있는 CMOS 회로를 사용하여 형성된다.
이들 TFT들(911, 913, 914 포함)은 상술한 제 1 실시예의 n-채널형 TFT(201)나, 상술한 제 1 실시예의 p-채널형 TFT(202)에 따라 제조될 수 있다.
TFT와 OLED 사이에 제공된 절연막으로서, 알칼리 금속 이온, 알칼리 토류 금속 이온 등 같은 불순물 이온의 확산을 차단할 뿐만 아니라, 알칼리 금속 이온, 알칼리 토류 금속 이온 등 같은 불순물 이온을 적극적으로 흡수하는 재료이면서, 추 가로, 추후 공정들의 온도에 대하여 견딜수 있는 재료인 것이 적합하다는 것을 인지하여야 한다. 이들 조건들에 적합한 재료로서, 일 예로서, 대량의 불소를 함유하는 실리콘 질화물 막이 알려져 있다. 실리콘 질화물막의 막내에 함유하는 불소 밀도는 1×1019/cm3 이상인 것이 적합하고, 불소의 조성비는 1 내지 5% 범위로 이루어진다. 실리콘 질화물 막내의 불소는 알칼리 금속 이온, 알칼리 토류 금속 이온 등에 결합되고, 막내로 흡수된다. 또한, 다른 예로서, 안티몬(Sb) 화합물, 주석(Sn) 화합물 또는 인듐(In) 화합물로 이루어진 미립자를 함유하는 유기 수지막, 예로서, 안티몬 오산화물(Sb2O5·nH2O) 미립자를 함유하는 유기 수지막도 알려져 있다. 이 유기 수지막은 평균 입경이 10-20nm인 미립자들을 함유하며, 광 투과성도 매우 높다는 것을 인지하여야 한다. 이 안티몬 오산화물 미립자로 대표되는 안티몬 화합물은 알칼리 금속 이온이나 알칼리 토류 금속 이온 같은 불순물 이온을 쉽게 흡수한다.
또한, TFT의 액티브층과 OLED 사이에 제공된 절연막의 다른 재료로서는, AlNxOy로 표시되는 층이 사용될 수 있다. 아르곤 가스, 질화물 가스, 질소 가스 및 산소 가스가 혼합되어 있는 분위기하에서, 스퍼터링법에 의해 알루미늄 질화물(AlN) 타겟을 사용하여 성막을 수행함으로써 얻어지는 산질화물층(AlNxOy로 표시되는 층)은 2.5atm% 내지 47.5atm% 범위의 질소를 함유하는 막이고, 수분 함량 및 산소를 차단할 수 있는 효과를 가지며, 이에 부가하여, 높은 열 전도성과 열 방출 효과와, 추가로, 매우 높은 투명성을 가지는 것을 특징으로 한다. 부가적으로, 이 는 알칼리 금속, 알칼리 토류 금속 등 같은 불순물들이 TFT의 액티브층내로 침입하는 것을 방지할 수 있다.
화소 전극(912)은 OLED의 애노드로서 기능한다. 또한, 뱅크(915)가 화소 전극(912)의 양 단부들상에 형성되고, 발광 소자의 캐소드(917) 및 EL층(916)이 화소 전극(912)상에 형성된다.
EL층(916)으로서, EL층(발광 및 캐리어가 이를 위한 이주를 수행하게 하기 위한 층)이 발광층과, 전하 주입층 또는 전하 이식층을 자유롭게 조합함으로써 형성될 수 있다. 예로서, 저분자 시스템 유기 EL 재료와 고 분자 시스템 유기 EL 재료가 사용될 수 있다. 또한, EL층으로서, 싱글릿 여기로 인해 광을 방출하는(형광) 발광 재료(싱글릿 화합물)로 이루어진 박막이나, 트리플릿 여기로 인해 방출하는(인광) 발광 재료(트리플릿 화합물)로 이루어진 박막이 사용될 수 있다. 또한, 실리콘 카바이드 등 같은 무기 재료가 전하 운반층 및 전하 주입층으로서 사용될 수 있다. 이들 유기 EL 재료 및 무기 재료를 위하여, 공지된 재료들이 사용될 수 있다. 캐소드(917)는 또한, 모든 화소들에 공통적인 배선으로서 기능하고, 접속 배선(908)을 경유하여 FPC(909)에 전기적으로 접속되어 있다. 또한, 화소부(902)내에, 그리고, 게이트측 구동 회로(903)상에 포함된 소자들은 모두 캐소드(917)와, 밀봉 부재(918)와 보호막(919)에 의해 덮혀진다.
가능하다면, 밀봉 부재(918)로서, 가시광에 대해 투명하거나 반투명한 재료가 사용되는 것이 적합하다는 것을 인지하여야 한다. 또한, 밀봉 부재(918)는 가능한 적은 수분 함량 및 산소를 투과시키는 재료인 것이 적합하다.
또한, 밀봉 부재(918)를 사용하여, 발광 소자가 완전히 덮혀진 이후에, 적어도 DLC 막 등으로 이루어진 보호막(919)이 도 16에 도시된 바와 같이 밀봉 부재(918)의 표면(노출면)상에 제공되는 것이 적합하다. 또한, 기판의 후면측을 포함하는 전체 표면상에 보호막이 제공될 수 있다. 여기에서, 외부 입력 단자(FPC)가 제공되는 부분상에는 보호막이 형성되지 않도록 하는 것이 필수적이다. 마스크를 사용하여 보호막이 형성되지 않도록 하거나, CVD 디바이스에 사용되는 차폐 테이프 같은 테이프로 외부 입력 단자부를 덮음으로써 보호막이 형성되지 않게 할 수 있다.
발광 소자는 상술한 구조의 보호막 및 밀봉 부재(918)로 발광 소자를 밀봉함으로써 외부로부터 완전히 차단될 수 있고, 외부로부터의 수분 함량, 산소 등에 의해 발생되는 EL층의 산화로 인한 열화를 촉진시키는 물질이 침입하는 것을 방지할 수 있다. 이에 추가하여, 열 도전성을 가지는 막(AlON 막, AlN 막 등)이 보호막으로서 사용되는 경우에, 구동시 발생되는 열이 방출될 수 있다. 따라서, 높은 신뢰성을 가진 발광 디바이스가 얻어질 수 있다.
또한, 화소 전극이 제조되고, 캐소드, EL층 및 애노드가 적층되며, 이는 광이 역방향으로 방출되도록 구성될 수 있다. 그 일 예가 도 17에 도시되어 있다. 상면도가 동일하기 때문에, 도면과 설명이 생략되어 있다는 것을 인지하여야 한다.
도 17에 도시된 단면 구조가 하기에 설명된다. 필름 기판(1000)으로서, 플라스틱 기판이 사용된다. 기판상에 형성된 피박리층이 제 1 내지 제 4 실시 형태 중 어느 하나에 따라 박리된 이후에, 필름 기판(1000)이 페이스트부착된다. 절연 막(1010)이 필름 기판(1000)상에 제공되고, 절연막(1010) 위에 화소부(1002)와 게이트측 구동 회로(1003)가 형성되며, 화소부(1002)는 전류(1011)와 그 드레인을 제어하기 위한 TFT에 전기적으로 접속된 화소 전극(1012)을 함유하는 복수의 화소들에 의해 형성된다. 또한, 게이트측 구동 회로(1003)는 n-채널형 TFT(1013)와 p-채널형 TFT(1014)가 조합되어 있는 CMOS 회로를 사용하여 형성된다.
화소 전극(1012)은 발광 소자의 캐소드로서 기능한다. 또한, 뱅크(1015)가 화소 전극(1012)의 양 단부들상에 형성되고, 발광 소자의 애노드(1017)와 EL층(1016)은 화소 전극(1012)상에 형성된다.
애노드(1017)도 모든 화소들에 대한 공통 배선으로서 기능하며, 접속 배선(1008)을 경유하여 FPC(1009)에 전기적으로 접속되어 있다. 또한, 게이트측 구동 회로(1003)와, 화소부(1002)내에 포함된 소자는 모두 애노드(1017)로 구성되는 보호막(1019), 밀봉 부재(1018) 및 DLC 등에 의해 덮혀져 있다. 또한, 덮개 부재(1021)와 기판(1000)이 접착제를 사용하여 페이스트부착된다. 또한, 오목부가 덮개 부재상에 제공되고, 덮개 부재상에 건조제(1021)가 제공된다.
밀봉 부재(1018)로서, 가능하다면 가시광에 대하여 투명 또는 반투명인 재료가 사용되는 것이 적합하다. 또한, 밀봉 부재(1018)는 가능한 작은 수분 함량 및 산소를 투과시키는 재료인 것이 적합하다.
또한, 도 17에서, 화소 전극이 캐소드로 제조되고, EL층과 애노드가 적층되기 때문에, 광 방출의 방향은 도 17에 도시된 화살표 방향이다.
또한, 도면에는 도시되어 있지 않지만, 적용된 금속층(여기서는 캐소드 등) 의 반사로 인해 배경이 반사되는 것을 방지하기 위해, 위상차판(λ/4 판)으로 구성된 원형 편광판이라 지칭되는 원형 편광 수단과 편광판이 덮개 부재(1020)상에 제공될 수 있다.
본 제 1 실시예에서, 제 1 실시예에서 얻어진 높은 품질의 전기적 특성들과 높은 신뢰성을 가지는 TFT가 사용되기 때문에, 종래의 소자들에 비해 보다 높은 신뢰성을 가지는 발광 소자가 형성될 수 있다. 또한, 이런 발광 소자들을 디스플레이부로서 가지는 발광 디바이스를 활용함으로써, 높은 성능을 가지는 전기 장치가 얻어질 수 있다.
본 실시예는 제 1, 제 7, 제 8 또는 제 9 실시예와 자유롭게 조합될 수 있다는 것을 인지하여야 한다.
본 발명은 물리적 수단에 의해 기판으로부터 박리시키기 때문에, 반도체층에 손상을 입히지 않고, 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 작은 면적을 가지는 피박리층 뿐만 아니라 전체 표면에 걸쳐 넓은 면적을 가진 피박리층도 양호한 생산율로 박리시킬 수 있다.
부가적으로, 본 발명이 물리적 수단에 의해 쉽게 박리할 수 있고, 예로서, 사람의 손에 의해 당겨져서 분리될 수 있기 때문에, 공정이 대량 생산에 적합하다. 또한, 대량 생산을 수행할 때, 피박리층을 당겨 분리시키기 위하여 제조 설비가 준비되는 경우에, 큰 크기의 제조 설비가 저가로 제조될 수도 있다.
제 10 실시예
다양한 모듈들(액티브 매트릭스 액정 모듈, 액티브 매트릭스 EL 모듈 및 액 티브 매트릭스 EC 모듈)이 본 발명에 의해 완성될 수 있다. 즉, 모든 전자 장치들이 본 발명의 구현에 의해 완성될 수 있다.
하기의 것들이 이런 전자 장치들로서 주어질 수 있다 : 비디오 카메라들, 디지털 카메라들, 머리 장착식 디스플레이들(안경형 디스플레이들), 차량 네비게이션 시스템들, 투사기들, 카 스테레오, 개인용 컴퓨터들, 휴대용 정보 단말기들(휴대 컴퓨터들, 휴대 전화들, 또는, 전자 서적 등) 등. 이들 예들이 도 18 및 도 19에 도시되어 있다.
도 18a는 본체(2001)와, 이미지 입력부(2002)와, 디스플레이부(2003) 및 키보드(2004)를 포함하는 개인용 컴퓨터이다.
도 18b는 본체(2101)와, 디스플레이부(2102)와, 음성 입력부(2103)와, 조작 스위치들(2104)과, 배터리(2105) 및 이미지 수신부(2106)를 포함하는 비디오 카메라이다.
도 18c는 본체(2201)와, 카메라부(2202)와, 이미지 수신부(2203)와, 조작 스위치들(2204) 및 디스플레이부(2205)를 포함하는 휴대용 컴퓨터이다.
도 18d는 본체(2301)와, 디스플레이부(2302)와 아암부(2303)를 포함하는 안경형 디스플레이이다.
도 18e는 본체(2401)와, 디스플레이부(2402)와, 스피커부(2403)와, 기록 매체(2404) 및 조작 스위치들(2405)을 포함하는, 프로그램을 기록하는 기록매체(이하 기록 매체라 지칭함)를 사용하는 재생기이다. 이 장치는 기록 매체로서 DVD(디지털 다용도 디스크), CD 등을 사용하고, 음악 감상, 영화 감상, 게임을 수행할 수 있으 며, 인터넷을 위해 사용할 수 있다.
도 18f는 본체(2501)와, 디스플레이부(2502)와, 뷰 파인더(2503)와, 조작 스위치들(2504)과, 이미지 수신부(도면에는 미도시)를 포함하는 디지털 카메라이다.
도 19a는 본체(2901)와, 음성 출력부(2902)와, 음성 입력부(2903)와, 디스플레이부(2904)와, 조작 스위치들(2905)과, 안테나(2906)와, 이미지 입력부(2907; CCD, 이미지 센서 등) 등을 포함하는 휴대 전화이다.
도 19b는 본체(3001)와, 디스플레이부들(3002 및 3003)과, 기록 매체(3004)와, 조작 스위치들(3005) 및 안테나(3006) 등을 포함하는 휴대용 서적(전자 서적)이다.
도 19c는 본체(3101)와, 지지부(3102)와, 디스플레이부(3103) 등을 포함하는 디스플레이이다.
부가적으로, 도 19c에 도시된 디스플레이는 작은 매체 크기나, 대형 크기의 스크린, 예로서, 5 내지 20인치의 크기를 가질 수 있다. 또한, 이런 크기들의 디스플레이 부품을 제조하기 위해서, 일 측면이 1미터인 기판을 사용함으로써 집단 인쇄(gang printing)에 의해 대량 생산하는 것이 바람직하다.
상술한 바와 같이, 본 발명의 적용 범위는 매우 넓으며, 본 발명은 다양한 영역들의 전자 장치들에 적용될 수 있다. 본 실시예의 전자 디바이스들은 제 1 내지 제 9 실시예들의 구성들의 소정의 조합을 사용함으로써 달성될 수 있다.
도 1a 내지 도 1c는 본 발명의 제 1 실시형태를 예시하는 도면.
도 2a 내지 도 2c는 본 발명의 제 2 실시형태를 예시하는 도면.
도 3a 내지 도 3d는 본 발명의 실험들을 예시하는 도면.
도 4a 내지 도 4c는 본 발명의 제 3 실시형태를 예시하는 도면.
도 5a 내지 도 5c는 본 발명의 제 4 실시형태를 예시하는 도면.
도 6a 내지 도 6d는 액티브 매트릭스 기판의 제조 단계들을 도시하는 도면.
도 7a 내지 도 7c는 액티브 매트릭스 기판의 제조 단계들을 도시하는 도면.
도 8은 액티브 매트릭스 기판을 도시하는 도면.
도 9a 내지 도 9d는 본 발명의 제 2 실시예를 예시하는 도면.
도 10a 내지 도 10e는 본 발명의 제 3 실시예를 예시하는 도면.
도 11은 본 발명의 제 4 실시예를 예시하는 도면.
도 12는 본 발명의 제 5 실시예를 예시하는 도면.
도 13a 내지 도 13d는 본 발명의 제 6 실시예를 예시하는 도면.
도 14a 내지 도 14c는 본 발명의 제 7 실시예를 예시하는 도면.
도 15는 본 발명의 제 8 실시예를 예시하는 도면.
도 16a 내지 도 16b는 본 발명의 제 9 실시예를 예시하는 도면.
도 17은 본 발명의 제 9 실시예를 예시하는 도면.
도 18a 내지 도 18f는 전자 기기의 일 예를 도시하는 도면.
도 19a 내지 도 19c는 전자 기기의 일 예를 도시하는 도면.
도 20a 및 도 20b는 부분적으로 박리된 경계부 위치의 단면 TEM 사진 및 개략도.
도 21은 피박리 실리콘 산화물 막 표면을 TXRF에 의해 측정한 결과들을 도시하는 그래프.
도 22는 석영 기판상에 형성된 W 막의 표면을 TXRF에 의해 측정한 결과들을 도시하는 그래프(참조).
도 23은 석영 기판의 표면을 TXRF에 의해 측정한 결과들을 도시하는 그래프(참조).

Claims (13)

  1. 발광 장치에 있어서,
    제 1 필름 기판;
    상기 제 1 필름 기판 위의 밀봉막;
    상기 밀봉막 위의 발광층; 및
    상기 발광층 위의 제 2 필름 기판을 포함하는, 발광 장치.
  2. 제 1 항에 있어서,
    상기 밀봉막은 제 1 막, 제 3 막, 및 상기 제 1 막과 제 3 막 사이의 제 2 막을 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하고,
    상기 제 3 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하는, 발광 장치.
  3. 발광 장치에 있어서,
    제 1 필름 기판;
    상기 제 1 필름 기판 위의 제 1 밀봉막;
    상기 밀봉막 위의 발광층;
    상기 발광층 위의 제 2 밀봉막; 및
    상기 제 2 밀봉막 위의 제 2 필름 기판을 포함하는, 발광 장치.
  4. 제 3 항에 있어서,
    상기 제 1 밀봉막은 제 1 막, 제 3 막, 및 상기 제 1 막과 제 3 막 사이의 제 2 막을 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하고,
    상기 제 3 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 밀봉막은 제 4 막, 제 6 막, 및 상기 제 4 막과 제 6 막 사이의 제 5 막을 포함하고,
    상기 제 4 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나 를 포함하고,
    상기 제 5 막은 수지를 포함하고,
    상기 제 6 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하는, 발광 장치.
  5. 발광 장치에 있어서,
    제 1 필름 기판;
    상기 제 1 필름 기판 위의 제 1 막 및 제 2 막을 포함하는 적층체;
    상기 적층체 위의 발광층; 및
    상기 발광층 위의 제 2 필름 기판을 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하는, 발광 장치.
  6. 발광 장치에 있어서,
    제 1 필름 기판;
    상기 제 1 필름 기판 위의 제 1 막 및 제 2 막을 포함하는 제 1 적층체;
    상기 제 1 적층체 위의 발광층;
    상기 발광층 위의 제 3 막 및 제 4 막을 포함하는 제 2 적층체; 및
    상기 제 2 적층체 위의 제 2 필름 기판을 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하고,
    상기 제 3 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 4 막은 수지를 포함하는, 발광 장치.
  7. 제 2 항, 제 4 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 수지는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐 및 에폭시 수지 중 어느 하나를 포함하는, 발광 장치.
  8. 제 1 항, 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 발광 장치는 액티브 매트릭스 EL 디스플레이를 포함하는, 발광 장치.
  9. 제 1 항, 제 3 항, 제 5 항 또는 제 6 항 중 어느 한 항에 있어서,
    상기 발광 장치는 개인용 컴퓨터, 비디오 카메라, 휴대용 컴퓨터, 안경형 디 스플레이, 기록 매체를 사용하는 재생기, 디지털 카메라, 휴대용 전화기, 휴대용 서적 및 디스플레이로 구성된 군 중에서 선택된 적어도 하나에 내장되는, 발광 장치.
  10. 발광 장치를 형성하는 방법에 있어서,
    제 1 기판 위에 발광 소자를 형성하는 단계;
    상기 제 1 기판으로부터 상기 발광 소자를 박리하는 단계; 및
    밀봉막을 제 2 필름 기판과 상기 발광 소자 사이에 개재하여 상기 제 2 필름 기판을 상기 발광 소자에 접착하는 단계를 포함하는, 발광 장치를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 밀봉막은 제 1 막, 제 3 막, 및 상기 제 1 막과 제 3 막 사이의 제 2 막을 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하고,
    상기 제 3 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하는, 발광 장치를 형성하는 방법.
  12. 발광 장치를 형성하는 방법에 있어서,
    제 1 기판 위에 발광 소자를 형성하는 단계;
    상기 제 1 기판으로부터 상기 발광 소자를 박리하는 단계; 및
    제 1 막 및 제 2 막을 포함하는 적층체를 제 2 필름 기판과 상기 발광 소자 사이에 개재하여 상기 제 2 필름 기판을 상기 발광 소자에 접착하는 단계를 포함하고,
    상기 제 1 막은 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물 또는 알루미늄 산질화 규화물(AlSiON) 중 어느 하나를 포함하고,
    상기 제 2 막은 수지를 포함하는, 발광 장치를 형성하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 수지는 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 벤조사이클로부텐 및 에폭시 수지 중 어느 하나를 포함하는, 발광 장치를 형성하는 방법.
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* Cited by examiner, † Cited by third party
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KR102345795B1 (ko) * 2014-08-14 2021-12-30 에스케이넥실리스 주식회사 배리어 필름 구조체 및 이를 구비하는 유기전자소자

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250745A (ja) * 1995-03-10 1996-09-27 Semiconductor Energy Lab Co Ltd 表示装置
JPH08262474A (ja) * 1995-03-22 1996-10-11 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP2001119003A (ja) * 1999-10-22 2001-04-27 Toyota Central Res & Dev Lab Inc 多結晶半導体膜の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250745A (ja) * 1995-03-10 1996-09-27 Semiconductor Energy Lab Co Ltd 表示装置
JPH08262474A (ja) * 1995-03-22 1996-10-11 Semiconductor Energy Lab Co Ltd 液晶表示装置
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP2001119003A (ja) * 1999-10-22 2001-04-27 Toyota Central Res & Dev Lab Inc 多結晶半導体膜の製造方法

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