JPH07142570A - 複合半導体基板及びその製造方法 - Google Patents
複合半導体基板及びその製造方法Info
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- JPH07142570A JPH07142570A JP28370693A JP28370693A JPH07142570A JP H07142570 A JPH07142570 A JP H07142570A JP 28370693 A JP28370693 A JP 28370693A JP 28370693 A JP28370693 A JP 28370693A JP H07142570 A JPH07142570 A JP H07142570A
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Abstract
(57)【要約】
【目的】 半導体単結晶領域の微少な位置ずれと、基板
の反りを解消する。 【構成】 １または相互に分離された複数個の半導体単
結晶領域１１と、これを支持する支持基板１５とが、ガ
ラス物質１３によって接着された複合半導体基板におい
て、半導体単結晶領域とガラス物質の間に、高融点を有
する金属、金属化合物、アモルファス半導体、及び半導
体化合物等からなる応力緩和層１４を介在させた複合半
導体基板。
の反りを解消する。 【構成】 １または相互に分離された複数個の半導体単
結晶領域１１と、これを支持する支持基板１５とが、ガ
ラス物質１３によって接着された複合半導体基板におい
て、半導体単結晶領域とガラス物質の間に、高融点を有
する金属、金属化合物、アモルファス半導体、及び半導
体化合物等からなる応力緩和層１４を介在させた複合半
導体基板。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板及びその製
造方法に係り、特に高機能あるいは高性能な半導体デバ
イスを作り込むのに適した誘電体分離方式に係る基板及
び誘電体分離技術に関する。
造方法に係り、特に高機能あるいは高性能な半導体デバ
イスを作り込むのに適した誘電体分離方式に係る基板及
び誘電体分離技術に関する。
【０００２】
【従来の技術】半導体単結晶領域を相互に分離する方法
として知られている誘電体分離技術は、標準的な接合分
離技術に比べてデバイス間の絶縁分離が極めて良好であ
り、適用回路の制限が少ないことから、高耐圧や大電流
のパワ−ＩＣに適している。典型的な誘電体分離方式と
してＥＰＩＣ（Ｅpitaxial Passivated Integrated Cir
cuit）方式が知られているが、大ウェハ径への対応や、
製造コスト等の問題から他の方法が種々検討されてい
る。複数の半導体基板を張り合わせて基板を製造するＳ
ＯＩ（Silicon On Insulator）技術もその一つである。
基板の張り合わせ方法としては、例えば、特開昭６１−
２４２０３３号公報、特開昭６２−１７７９３８号公報
に開示された方法がある。
として知られている誘電体分離技術は、標準的な接合分
離技術に比べてデバイス間の絶縁分離が極めて良好であ
り、適用回路の制限が少ないことから、高耐圧や大電流
のパワ−ＩＣに適している。典型的な誘電体分離方式と
してＥＰＩＣ（Ｅpitaxial Passivated Integrated Cir
cuit）方式が知られているが、大ウェハ径への対応や、
製造コスト等の問題から他の方法が種々検討されてい
る。複数の半導体基板を張り合わせて基板を製造するＳ
ＯＩ（Silicon On Insulator）技術もその一つである。
基板の張り合わせ方法としては、例えば、特開昭６１−
２４２０３３号公報、特開昭６２−１７７９３８号公報
に開示された方法がある。
【０００３】
【発明が解決しようとする課題】従来の、この種の張り
合わせ方法によって製造された複数個の半導体単結晶領
域を有する基板は、図１に示すように、通常はＳｉＯ2
等の絶縁膜１２で覆われた半導体単結晶島１１がガラス
物質層１３によって支持基板１５に接着されている。し
かし、ガラス層、絶縁膜、支持基板及びそれらの界面等
に内部応力が残っており、大きな反りを生ずる場合や形
成された島状の半導体単結晶領域の位置関係に微小なず
れが生じる場合がある。この様な現象は、基板、ガラス
層の材質、製造条件によって異なる。その結果、半導体
基板に各種デバイスを作り込む生産ラインにおいて搬送
が困難になったり、微細なフォトリソグラフィ精度を高
めることが難かしくなる場合があり、特に基板サイズが
大きい場合に問題となる。
合わせ方法によって製造された複数個の半導体単結晶領
域を有する基板は、図１に示すように、通常はＳｉＯ2
等の絶縁膜１２で覆われた半導体単結晶島１１がガラス
物質層１３によって支持基板１５に接着されている。し
かし、ガラス層、絶縁膜、支持基板及びそれらの界面等
に内部応力が残っており、大きな反りを生ずる場合や形
成された島状の半導体単結晶領域の位置関係に微小なず
れが生じる場合がある。この様な現象は、基板、ガラス
層の材質、製造条件によって異なる。その結果、半導体
基板に各種デバイスを作り込む生産ラインにおいて搬送
が困難になったり、微細なフォトリソグラフィ精度を高
めることが難かしくなる場合があり、特に基板サイズが
大きい場合に問題となる。
【０００４】また、例えば、ＧＴＯ（Gate-Turn-Off ）
サイリスタ、ＩＧＢＴ（Insulated-Gate-Bipolar-Trans
istor ）等のパワ−デバイスと制御用デバイスとを集積
化させたデバイスを、従来の張り合わせ方法によって製
造された半導体基板を用いて製造した場合、接着層のガ
ラス物質の熱伝導率が悪いために、デバイスの動作時に
温度が上昇し制御用デバイスの動作可能範囲を容易に越
えてしまうという欠点もあった。
サイリスタ、ＩＧＢＴ（Insulated-Gate-Bipolar-Trans
istor ）等のパワ−デバイスと制御用デバイスとを集積
化させたデバイスを、従来の張り合わせ方法によって製
造された半導体基板を用いて製造した場合、接着層のガ
ラス物質の熱伝導率が悪いために、デバイスの動作時に
温度が上昇し制御用デバイスの動作可能範囲を容易に越
えてしまうという欠点もあった。
【０００５】本発明の目的は、上記の従来の複合半導体
基板及び複合半導体基板の製造方法における欠点を解消
し、反りの改善された複合半導体基板、半導体単結晶領
域相互の微小なずれを解消した基板、およびそれらの製
造方法を提供することにある。
基板及び複合半導体基板の製造方法における欠点を解消
し、反りの改善された複合半導体基板、半導体単結晶領
域相互の微小なずれを解消した基板、およびそれらの製
造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、１または相互
に分離された複数個の半導体単結晶領域と、これを支持
する支持基板とがガラス物質によって接着された複合半
導体基板において、当該半導体単結晶領域とガラス物質
の間に、基板の反りを矯正するための応力緩和層をすく
なくとも一層以上介在させることを特徴とする。
に分離された複数個の半導体単結晶領域と、これを支持
する支持基板とがガラス物質によって接着された複合半
導体基板において、当該半導体単結晶領域とガラス物質
の間に、基板の反りを矯正するための応力緩和層をすく
なくとも一層以上介在させることを特徴とする。
【０００７】さらに本発明は１または相互に分離された
複数個の半導体単結晶領域と、これを支持する支持基板
とがガラス物質によって接着された複合半導体基板にお
いて、当該半導体単結晶領域とガラス物質の間に、基板
の反りを矯正するための応力緩和層をすくなくとも一層
以上介在させることを特徴とする複合半導体基板の製造
方法に関する。
複数個の半導体単結晶領域と、これを支持する支持基板
とがガラス物質によって接着された複合半導体基板にお
いて、当該半導体単結晶領域とガラス物質の間に、基板
の反りを矯正するための応力緩和層をすくなくとも一層
以上介在させることを特徴とする複合半導体基板の製造
方法に関する。
【０００８】本発明の複合半導体基板を図２にを参照し
ながら構成について説明する。複数個の半導体単結晶領
域１１は図２のように相互に分離されており、互いに電
気的に絶縁されている。周囲は通常絶縁膜１２によって
覆われている。応力緩和層１４は複数の半導体単結晶領
域１１を相互に連結するように覆っている。この場合半
導体単結晶領域１１の周囲の全部を覆っている必要は必
ずしもなく、部分的に絶縁膜１２がガラス物質１３と接
触していても良い。また、応力緩和層を多層にすること
も任意である。半導体単結晶領域及びこれらを連結した
応力緩和層は、ガラス物質層１３を介して支持基板１５
によって支持されている。
ながら構成について説明する。複数個の半導体単結晶領
域１１は図２のように相互に分離されており、互いに電
気的に絶縁されている。周囲は通常絶縁膜１２によって
覆われている。応力緩和層１４は複数の半導体単結晶領
域１１を相互に連結するように覆っている。この場合半
導体単結晶領域１１の周囲の全部を覆っている必要は必
ずしもなく、部分的に絶縁膜１２がガラス物質１３と接
触していても良い。また、応力緩和層を多層にすること
も任意である。半導体単結晶領域及びこれらを連結した
応力緩和層は、ガラス物質層１３を介して支持基板１５
によって支持されている。
【０００９】半導体単結晶領域の材質としてはシリコン
が代表的であるが、ＧａＡｓ，ＧａＡｌＡｓ，ＩｎＰ，
ＳｉＣ等の各種化合物半導体やＧｅ等の単元素半導体で
あっても良い。
が代表的であるが、ＧａＡｓ，ＧａＡｌＡｓ，ＩｎＰ，
ＳｉＣ等の各種化合物半導体やＧｅ等の単元素半導体で
あっても良い。
【００１０】絶縁膜としては特に制限は無いが、ＳｉＯ
2 膜が好適に使われる。尚、この絶縁膜を形成すること
は必ずしも必須ではなく、次に形成される応力緩和層又
は熱緩衝層が高絶縁体であって、半導体単結晶島への不
純物の拡散が無視できるもの又は素子の特性上影響のな
いものである場合には省くことができる。絶縁膜の厚さ
としては、通常０．５〜２．０μｍである。
2 膜が好適に使われる。尚、この絶縁膜を形成すること
は必ずしも必須ではなく、次に形成される応力緩和層又
は熱緩衝層が高絶縁体であって、半導体単結晶島への不
純物の拡散が無視できるもの又は素子の特性上影響のな
いものである場合には省くことができる。絶縁膜の厚さ
としては、通常０．５〜２．０μｍである。
【００１１】応力緩和層として用いられるものは、少な
くともプロセスに必要な温度において耐熱性を有し、か
つガラス物質層及び半導体単結晶領域若しくは絶縁層と
充分な接着性を有するものであって、少なくともプロセ
スに必要な温度において剛性を有するか、又は基板の反
りを打ち消すような応力を生じるものである。このよう
なものとして、高融点を有する金属、金属化合物、アモ
ルファス半導体、半導体化合物、及びこれらの複合化合
物等が挙げられる。高融点を有する金属としては、プロ
セスに必要な温度との関連により選ぶことができるが、
絶縁膜であるＳｉＯ2 膜を熱酸化によって製造するプロ
セスを用いる場合は通常１１００℃以上の融点を有する
金属単体及び合金が良く、例として白金、パラジウム、
タングステン、モリブデン、チタン、タンタル等の金属
単体、及び合金を挙げることができる。この中でも、特
に白金、パラジウム、タングステン、モリブデン、が好
ましい。また、絶縁膜を上記より低い温度で製造できる
場合は、上に例示した金属より融点の低いもの、例えば
金等も用いることができる。
くともプロセスに必要な温度において耐熱性を有し、か
つガラス物質層及び半導体単結晶領域若しくは絶縁層と
充分な接着性を有するものであって、少なくともプロセ
スに必要な温度において剛性を有するか、又は基板の反
りを打ち消すような応力を生じるものである。このよう
なものとして、高融点を有する金属、金属化合物、アモ
ルファス半導体、半導体化合物、及びこれらの複合化合
物等が挙げられる。高融点を有する金属としては、プロ
セスに必要な温度との関連により選ぶことができるが、
絶縁膜であるＳｉＯ2 膜を熱酸化によって製造するプロ
セスを用いる場合は通常１１００℃以上の融点を有する
金属単体及び合金が良く、例として白金、パラジウム、
タングステン、モリブデン、チタン、タンタル等の金属
単体、及び合金を挙げることができる。この中でも、特
に白金、パラジウム、タングステン、モリブデン、が好
ましい。また、絶縁膜を上記より低い温度で製造できる
場合は、上に例示した金属より融点の低いもの、例えば
金等も用いることができる。
【００１２】金属化合物は、酸化物系、非酸化物系の金
属化合物に大別され、このうち、酸化物系の金属化合物
としては、酸化チタン、酸化モリブデン等の重金属の酸
化物、Ａｌ2 Ｏ3 、ＭｇＯ等の軽金属の酸化物が挙げら
れる。また、非酸化物系の金属化合物としては、Ａｌ
Ｎ，ＢＮ等の金属窒化物、ＴｉＣ，ＷＣ等の金属炭化物
等を挙げることができる。
属化合物に大別され、このうち、酸化物系の金属化合物
としては、酸化チタン、酸化モリブデン等の重金属の酸
化物、Ａｌ2 Ｏ3 、ＭｇＯ等の軽金属の酸化物が挙げら
れる。また、非酸化物系の金属化合物としては、Ａｌ
Ｎ，ＢＮ等の金属窒化物、ＴｉＣ，ＷＣ等の金属炭化物
等を挙げることができる。
【００１３】アモルファス半導体としては、アモルファ
ス半導体としてはアモルファスシリコン、シリコンゲル
マニウム等が挙げられる。
ス半導体としてはアモルファスシリコン、シリコンゲル
マニウム等が挙げられる。
【００１４】半導体化合物としては、酸化物系の半導体
化合物、非酸化物系の半導体化合物に大別され、半導体
酸化物としてはシリコン酸化物、ゲルマニウム酸化物等
を挙げることができる。非酸化物の半導体化合物として
は、シリコン窒化物等の半導体窒化物、シリコン炭化物
等の半導体炭化物等を挙げることができる。この中で
も、シリコン酸化物、シリコン窒化物が好ましい。
化合物、非酸化物系の半導体化合物に大別され、半導体
酸化物としてはシリコン酸化物、ゲルマニウム酸化物等
を挙げることができる。非酸化物の半導体化合物として
は、シリコン窒化物等の半導体窒化物、シリコン炭化物
等の半導体炭化物等を挙げることができる。この中で
も、シリコン酸化物、シリコン窒化物が好ましい。
【００１５】これらの物質の複合化合物として、シリコ
ン、アルミニウム、酸素及び窒素からなるセラミックス
等を例として挙げることができる。
ン、アルミニウム、酸素及び窒素からなるセラミックス
等を例として挙げることができる。
【００１６】以上の化合物のとくに好ましいものとして
は、金、白金、パラジウム、タングステン、モリブデ
ン、アモルファスシリコン、シリコン酸化物、シリコン
窒化物である。
は、金、白金、パラジウム、タングステン、モリブデ
ン、アモルファスシリコン、シリコン酸化物、シリコン
窒化物である。
【００１７】これらの例示したもののうち、熱伝導率の
良好であるものは、デバイス動作時の放熱を良くすると
いう副次的効果も有する。このような効果を有するもの
を応力緩和層として用いた複合半導体基板は、パワ−デ
バイスと制御用デバイスを同一基板に集積したＩＣの製
作に適している。このようなものの例としては、高融点
金属、ＡｌＮ，ＢｅＯ等を挙げることができる。
良好であるものは、デバイス動作時の放熱を良くすると
いう副次的効果も有する。このような効果を有するもの
を応力緩和層として用いた複合半導体基板は、パワ−デ
バイスと制御用デバイスを同一基板に集積したＩＣの製
作に適している。このようなものの例としては、高融点
金属、ＡｌＮ，ＢｅＯ等を挙げることができる。
【００１８】さらに、応力緩和層として例示したものの
うち、島状の半導体単結晶領域の相互間の微小なずれを
抑える働きは有するものであって、反りの低減効果の小
さいものについては、さらに他の応力緩和層と組み合わ
せた２層構造等の多層構造とすることで反りを低減する
ことができる。また、特願平５−７８５６１に示されて
いる如く、支持基板の表面に反りを低減する膜を形成す
る方法を併用することで解決してもよい。
うち、島状の半導体単結晶領域の相互間の微小なずれを
抑える働きは有するものであって、反りの低減効果の小
さいものについては、さらに他の応力緩和層と組み合わ
せた２層構造等の多層構造とすることで反りを低減する
ことができる。また、特願平５−７８５６１に示されて
いる如く、支持基板の表面に反りを低減する膜を形成す
る方法を併用することで解決してもよい。
【００１９】応力緩和の効果は大きいが、放熱の効果が
充分でない場合に、放熱を良くする効果を保有させるた
めには、放熱効果の優れたものによる層を追加し、多層
構造とすることで解決することができる。支持基板の表
面に放熱効果の優れた膜を形成することでも解決が図ら
れる。
充分でない場合に、放熱を良くする効果を保有させるた
めには、放熱効果の優れたものによる層を追加し、多層
構造とすることで解決することができる。支持基板の表
面に放熱効果の優れた膜を形成することでも解決が図ら
れる。
【００２０】応力緩和層の厚さは使用する物質の種類に
より、また、島状の半導体単結晶領域の厚さを考慮して
適宜選択することができる。しかし、薄すぎると効果が
小さく、また厚すぎると工程に要する時間、コストが大
きくなり製造上不利である。そこで一般的には０．０１
μｍ〜３００μｍ程度が通常用いられる。好ましくは、
０．０５μｍ〜１００μｍである。
より、また、島状の半導体単結晶領域の厚さを考慮して
適宜選択することができる。しかし、薄すぎると効果が
小さく、また厚すぎると工程に要する時間、コストが大
きくなり製造上不利である。そこで一般的には０．０１
μｍ〜３００μｍ程度が通常用いられる。好ましくは、
０．０５μｍ〜１００μｍである。
【００２１】ガラス物質層は通常ＳｉＯ2 を主成分とし
これにＢ2 Ｏ3 、Ｐ2 Ｏ5 等を含む。ガラス物質層の厚
さは薄すぎると応力緩和層の表面の凹凸を十分に充填し
ない場合があるので通常０．５μｍ〜５００μｍ、好ま
しくは０．５μｍ〜１００μｍである。
これにＢ2 Ｏ3 、Ｐ2 Ｏ5 等を含む。ガラス物質層の厚
さは薄すぎると応力緩和層の表面の凹凸を十分に充填し
ない場合があるので通常０．５μｍ〜５００μｍ、好ま
しくは０．５μｍ〜１００μｍである。
【００２２】支持基板として用いられるものは、ガラス
質との接着性がよく且つ半導体基板と熱膨張係数の近い
材料から選ばれる。通常は半導体基板１０と同じ物が選
ばれる。
質との接着性がよく且つ半導体基板と熱膨張係数の近い
材料から選ばれる。通常は半導体基板１０と同じ物が選
ばれる。
【００２３】以上の説明における半導体単結晶領域の大
きさ又は層の厚さは、半導体単結晶領域相互間で互いに
異なっていてもよい。また、一部の半導体単結晶領域が
支持基板と直接接着されていたり、支持基板の一部分が
デバイス表面に現れた構造であってもよい。また、応力
緩和層が、金属等の導電性物質であってデバイス表面に
露出する場合に、異なる島状の半導体単結晶領域に形成
したデバイス間をアルミ等の配線材料により電気的に結
合したい場合は、表面に露出した部分の応力緩和層の表
面に絶縁物質を形成するのが好ましい。
きさ又は層の厚さは、半導体単結晶領域相互間で互いに
異なっていてもよい。また、一部の半導体単結晶領域が
支持基板と直接接着されていたり、支持基板の一部分が
デバイス表面に現れた構造であってもよい。また、応力
緩和層が、金属等の導電性物質であってデバイス表面に
露出する場合に、異なる島状の半導体単結晶領域に形成
したデバイス間をアルミ等の配線材料により電気的に結
合したい場合は、表面に露出した部分の応力緩和層の表
面に絶縁物質を形成するのが好ましい。
【００２４】上記の説明では半導体単結晶領域は相互に
分離されているが、図３に示すように、該半導体単結晶
領域１１が１個であって、応力緩和層１４が当該半導体
単結晶領域を覆っている態様であってもよい。また、部
分的に絶縁膜１２がガラス物質１３と接触していても良
い。また、応力緩和層を多層にすることも任意である。
半導体単結晶領域及びこれらを連結した応力緩和層は、
ガラス物質層１３を介して支持基板１５によって支持さ
れている。
分離されているが、図３に示すように、該半導体単結晶
領域１１が１個であって、応力緩和層１４が当該半導体
単結晶領域を覆っている態様であってもよい。また、部
分的に絶縁膜１２がガラス物質１３と接触していても良
い。また、応力緩和層を多層にすることも任意である。
半導体単結晶領域及びこれらを連結した応力緩和層は、
ガラス物質層１３を介して支持基板１５によって支持さ
れている。
【００２５】次に本発明の製造方法を図４に従って説明
する。半導体単結晶領域となる半導体基板１０の表面に
分離溝を形成する。図ではＶ字溝となっているが、トレ
ンチ等の形状でも良く、目的とするデバイスや製造コス
トを考慮して選ぶことができる。製造方法としては、Ｋ
ＯＨを用いた湿式の異方性エッチングやＳＦ6 ガスを用
いたドライエッチング等通常普通に用いられている方法
によって製造することができる。溝の深さは、半導体単
結晶領域の厚さより少し深い程度にするのが良く、通常
０．１μｍ〜３００μｍ程度である。
する。半導体単結晶領域となる半導体基板１０の表面に
分離溝を形成する。図ではＶ字溝となっているが、トレ
ンチ等の形状でも良く、目的とするデバイスや製造コス
トを考慮して選ぶことができる。製造方法としては、Ｋ
ＯＨを用いた湿式の異方性エッチングやＳＦ6 ガスを用
いたドライエッチング等通常普通に用いられている方法
によって製造することができる。溝の深さは、半導体単
結晶領域の厚さより少し深い程度にするのが良く、通常
０．１μｍ〜３００μｍ程度である。
【００２６】ここで半導体基板１０は最終的に半導体単
結晶領域１１となるので、材料としては、半導体単結晶
領域と同種の半導体である。
結晶領域１１となるので、材料としては、半導体単結晶
領域と同種の半導体である。
【００２７】次に半導体基板１０の表面に絶縁膜１２を
形成する。絶縁膜としてはＳｉＯ2膜が好適に使われ
る。ＳｉＯ2 膜はＣＶＤ法等によって形成されるが、半
導体基板１０がシリコンである場合は表面を熱酸化して
得られるＳｉＯ2 が好適に用いられる。
形成する。絶縁膜としてはＳｉＯ2膜が好適に使われ
る。ＳｉＯ2 膜はＣＶＤ法等によって形成されるが、半
導体基板１０がシリコンである場合は表面を熱酸化して
得られるＳｉＯ2 が好適に用いられる。
【００２８】その後表面に応力緩和層１４を形成する。
応力緩和層の形成方法は物質により異なるので、それぞ
れの物質に適した方法が用いられるが、一般的には、蒸
着、高周波スパッタリングまたはＣＶＤ（ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）等が用い
られる。
応力緩和層の形成方法は物質により異なるので、それぞ
れの物質に適した方法が用いられるが、一般的には、蒸
着、高周波スパッタリングまたはＣＶＤ（ｃｈｅｍｉｃ
ａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ）等が用い
られる。
【００２９】次にガラス物質層１３を形成した後、支持
基板１５を重ね合わせて加熱処理することにより半導体
基板１０と支持基板１５とを貼り合わせる。ガラス物質
層は通常ＳｉＯ2 を主成分としこれにＢ2 Ｏ3 、Ｐ2 Ｏ
5 等を含む。ガラス物質層はス−ト堆積法、ＣＶＤ、ス
ピンコ−ト法等によって製造する。中でもス−ト堆積法
は溝のすみずみまでガラス物質で充填されるので特に好
ましい。
基板１５を重ね合わせて加熱処理することにより半導体
基板１０と支持基板１５とを貼り合わせる。ガラス物質
層は通常ＳｉＯ2 を主成分としこれにＢ2 Ｏ3 、Ｐ2 Ｏ
5 等を含む。ガラス物質層はス−ト堆積法、ＣＶＤ、ス
ピンコ−ト法等によって製造する。中でもス−ト堆積法
は溝のすみずみまでガラス物質で充填されるので特に好
ましい。
【００３０】ス−ト堆積法は、特開昭６１−２４２０３
３に記載されているように、ＳｉＣｌ4 を主成分とする
原料を、酸水素炎中で燃焼させることで得られるＳｉＯ
2 を主成分とするすす状物質を、前述のごとく形成され
た応力緩和層又は熱緩衝層の表面に堆積させ、支持基板
１５と重ね合わせたあと加熱処理し焼結することによっ
て半導体基板１０と支持基板１５とを貼り合わせる。
３に記載されているように、ＳｉＣｌ4 を主成分とする
原料を、酸水素炎中で燃焼させることで得られるＳｉＯ
2 を主成分とするすす状物質を、前述のごとく形成され
た応力緩和層又は熱緩衝層の表面に堆積させ、支持基板
１５と重ね合わせたあと加熱処理し焼結することによっ
て半導体基板１０と支持基板１５とを貼り合わせる。
【００３１】最後に半導体基板１０の一部を貼り合わせ
面と反対側より研磨加工することにより、半導体領域が
島状となって相互に分離されるまで半導体を研磨除去
し、絶縁分離された半導体単結晶領域を作成する。
面と反対側より研磨加工することにより、半導体領域が
島状となって相互に分離されるまで半導体を研磨除去
し、絶縁分離された半導体単結晶領域を作成する。
【００３２】以上の説明における半導体単結晶領域の大
きさ又は層の厚さは、半導体単結晶領域相互間で互いに
異なっていてもよい。また、一部の半導体単結晶領域が
支持基板と直接接着されていたり、支持基板の一部分が
デバイス表面に現れた構造であってもよい。
きさ又は層の厚さは、半導体単結晶領域相互間で互いに
異なっていてもよい。また、一部の半導体単結晶領域が
支持基板と直接接着されていたり、支持基板の一部分が
デバイス表面に現れた構造であってもよい。
【００３３】半導体単結晶領域が単一であるときは、上
記の説明においててＶ溝等を形成すること無く同様に処
理することによって製造することができる。
記の説明においててＶ溝等を形成すること無く同様に処
理することによって製造することができる。
【００３４】
【作用】本発明における応力緩和層はガラス物質層に比
べ、剛直な性質を有している。そこで、熱処理時に反り
に対して抵抗することにより、反りの少ない貼り合わせ
基板が得られる。そして、島状の半導体単結晶領域を連
結するように覆っているので、島状の半導体単結晶領域
相互の位置関係を固定するようにも働き、微小な位置ず
れを抑制する効果がある。また、本発明における応力緩
和層は、ガラス層との間に逆方向の反りを生じるように
働くことにより、従来生じていた反りを逆方向に矯正す
るように働くこともある。
べ、剛直な性質を有している。そこで、熱処理時に反り
に対して抵抗することにより、反りの少ない貼り合わせ
基板が得られる。そして、島状の半導体単結晶領域を連
結するように覆っているので、島状の半導体単結晶領域
相互の位置関係を固定するようにも働き、微小な位置ず
れを抑制する効果がある。また、本発明における応力緩
和層は、ガラス層との間に逆方向の反りを生じるように
働くことにより、従来生じていた反りを逆方向に矯正す
るように働くこともある。
【００３５】本発明における副次的効果として、応力緩
和層がガラス物質層に比べ、熱伝導率が高い性質を有し
ている場合においては、放熱効果に優れ、そのためデバ
イスを高出力で駆動したときに生じる熱を、部分的に集
中することなく拡散するように働く。この為、比較的熱
に弱い制御用デバイスをもパワ−デバイスと一緒に集積
化し、ＩＣとして作用させることが可能である。
和層がガラス物質層に比べ、熱伝導率が高い性質を有し
ている場合においては、放熱効果に優れ、そのためデバ
イスを高出力で駆動したときに生じる熱を、部分的に集
中することなく拡散するように働く。この為、比較的熱
に弱い制御用デバイスをもパワ−デバイスと一緒に集積
化し、ＩＣとして作用させることが可能である。
【００３６】
【実施例】［第１の実施例］面方位（００１）面を有す
る４インチのシリコン基板１０の表面に、フォトリソグ
ラフィ及び異方性エッチングによりＶ溝を形成し、引き
続き熱酸化によって表面にＳｉＯ2 を形成した。
る４インチのシリコン基板１０の表面に、フォトリソグ
ラフィ及び異方性エッチングによりＶ溝を形成し、引き
続き熱酸化によって表面にＳｉＯ2 を形成した。
【００３７】次いでＶ溝が形成してある方の表面に、ス
パッタリングによりタングステンを０．３μｍ形成し
た。
パッタリングによりタングステンを０．３μｍ形成し
た。
【００３８】ＳｉＣｌ4 及びＢＣｌ3 を水素と酸素の燃
焼炎中に供給し分解して得られるス−ト微粒子を、タン
グステン層の表面に堆積させた。別途加工しておいたシ
リコン基板１５を重ね合わせ、炉に入れてアニ−ルたと
ころ、ス−ト微粒子が厚さ２０μｍまで体積収縮すると
同時にガラス化し、二枚のシリコン基板同士が均一に貼
り合わされた。
焼炎中に供給し分解して得られるス−ト微粒子を、タン
グステン層の表面に堆積させた。別途加工しておいたシ
リコン基板１５を重ね合わせ、炉に入れてアニ−ルたと
ころ、ス−ト微粒子が厚さ２０μｍまで体積収縮すると
同時にガラス化し、二枚のシリコン基板同士が均一に貼
り合わされた。
【００３９】次にシリコン基板の貼り合わせの反対面か
ら研磨加工により、タングステン層が表面に現れるまで
不要部分を除去し、半導体領域を島状に相互に分離し
た。このときの反りは、半導体単結晶領域を上にして平
面上に載置したときに、周囲より中央部が５μｍだけ上
に凸状である程度で非常に小さかった。また、１１００
℃において２時間熱処理をおこなったが、島状の半導体
単結晶領域の位置ずれはほとんどなかった。このため、
搬送時のトラブルもなく、フォトリソグラフィ工程にお
ける歩留りもよかった。
ら研磨加工により、タングステン層が表面に現れるまで
不要部分を除去し、半導体領域を島状に相互に分離し
た。このときの反りは、半導体単結晶領域を上にして平
面上に載置したときに、周囲より中央部が５μｍだけ上
に凸状である程度で非常に小さかった。また、１１００
℃において２時間熱処理をおこなったが、島状の半導体
単結晶領域の位置ずれはほとんどなかった。このため、
搬送時のトラブルもなく、フォトリソグラフィ工程にお
ける歩留りもよかった。
【００４０】さらに、得られた島状の半導体単結晶領域
に、制御用回路としてＴＴＬ（トランジスタ−トランジ
スタ ロジック）と、パワ−回路としてＮチャネル形Ｍ
ＯＳＦＥＴを形成し、パワ−回路を消費電力１００Ｗで
駆動させたが、局部的な発熱が緩和され制御回路が損傷
されること無く実用とすることが出来た。
に、制御用回路としてＴＴＬ（トランジスタ−トランジ
スタ ロジック）と、パワ−回路としてＮチャネル形Ｍ
ＯＳＦＥＴを形成し、パワ−回路を消費電力１００Ｗで
駆動させたが、局部的な発熱が緩和され制御回路が損傷
されること無く実用とすることが出来た。
【００４１】［第１の比較例］タングステンを形成しな
かった以外は第１の実施例と同様にして複合半導体基板
を作製した。このときの反りは、半導体単結晶領域を上
にして平面上に載置したときに、周囲より中央部が１５
０μｍだけ上に凸状であった。また、１１００℃におい
て２時間熱処理をおこなったが、島状の半導体単結晶領
域のうち特にウェ−ハの周囲に近い部分において、０．
０５μｍ微少なずれが見られた。この為、素子形成時の
搬送が困難で、またフォトリソグラフィが難しく歩留り
が低かった。次に、第２の実施例と同様に素子を形成し
消費電力５００Ｗで駆動したが、局部的発熱が大きく、
制御回路の劣化が見られた。
かった以外は第１の実施例と同様にして複合半導体基板
を作製した。このときの反りは、半導体単結晶領域を上
にして平面上に載置したときに、周囲より中央部が１５
０μｍだけ上に凸状であった。また、１１００℃におい
て２時間熱処理をおこなったが、島状の半導体単結晶領
域のうち特にウェ−ハの周囲に近い部分において、０．
０５μｍ微少なずれが見られた。この為、素子形成時の
搬送が困難で、またフォトリソグラフィが難しく歩留り
が低かった。次に、第２の実施例と同様に素子を形成し
消費電力５００Ｗで駆動したが、局部的発熱が大きく、
制御回路の劣化が見られた。
【００４２】［第２の実施例］第１の実施例においてタ
ングステンの代わりにモリブデンの層を０．３μｍ形成
した以外は第１の実施例と同様にして複合半導体基板を
製作した。このときの反りは、半導体単結晶領域を上に
して平面上に載置したときに、周囲より中央部が上に６
μｍだけ上に凸状である程度で非常に小さかった。ま
た、島状の半導体単結晶領域の位置ずれもほとんどなか
った。このため、搬送時のトラブルもなく、フォトリソ
グラフィ工程における歩留りもよかった。
ングステンの代わりにモリブデンの層を０．３μｍ形成
した以外は第１の実施例と同様にして複合半導体基板を
製作した。このときの反りは、半導体単結晶領域を上に
して平面上に載置したときに、周囲より中央部が上に６
μｍだけ上に凸状である程度で非常に小さかった。ま
た、島状の半導体単結晶領域の位置ずれもほとんどなか
った。このため、搬送時のトラブルもなく、フォトリソ
グラフィ工程における歩留りもよかった。
【００４３】さらに、得られた島状の半導体単結晶領域
に、制御用回路としてＴＴＬ（トランジスタ−トランジ
スタ ロジック）と、パワ−回路としてＮチャネル形Ｍ
ＯＳＦＥＴを形成し、パワ−回路を消費電力１００Ｗで
駆動させたが、局部的な発熱が緩和され制御回路が損傷
されること無く実用とすることが出来た。
に、制御用回路としてＴＴＬ（トランジスタ−トランジ
スタ ロジック）と、パワ−回路としてＮチャネル形Ｍ
ＯＳＦＥＴを形成し、パワ−回路を消費電力１００Ｗで
駆動させたが、局部的な発熱が緩和され制御回路が損傷
されること無く実用とすることが出来た。
【００４４】［第３の実施例］第１の実施例においてタ
ングステンの代わりに、蒸着により金の層を０．５μｍ
形成した以外は第１の実施例と同様にして複合半導体基
板を製作した。このときの反りは、半導体単結晶領域を
上にして平面上に載置したときに、周囲より中央部が上
に２４μｍだけ上に凸状である程度で非常に小さかっ
た。また、９００℃において２時間熱処理をおこなった
が、島状の半導体単結晶領域の位置ずれもほとんどなか
った。更に、第２の実施例と同様にして、得られた島状
半導体単結晶領域に、制御用回路としてＴＴＬ（トラン
ジスタ−トランジスタ ロジック）と、パワ−回路とし
てＮチャネル形ＭＯＳＦＥＴを形成し、パワ−回路を消
費電力１００Ｗで駆動させたが、局部的な発熱が緩和さ
れ制御回路が損傷されること無く実用とすることが出来
た。
ングステンの代わりに、蒸着により金の層を０．５μｍ
形成した以外は第１の実施例と同様にして複合半導体基
板を製作した。このときの反りは、半導体単結晶領域を
上にして平面上に載置したときに、周囲より中央部が上
に２４μｍだけ上に凸状である程度で非常に小さかっ
た。また、９００℃において２時間熱処理をおこなった
が、島状の半導体単結晶領域の位置ずれもほとんどなか
った。更に、第２の実施例と同様にして、得られた島状
半導体単結晶領域に、制御用回路としてＴＴＬ（トラン
ジスタ−トランジスタ ロジック）と、パワ−回路とし
てＮチャネル形ＭＯＳＦＥＴを形成し、パワ−回路を消
費電力１００Ｗで駆動させたが、局部的な発熱が緩和さ
れ制御回路が損傷されること無く実用とすることが出来
た。
【００４５】［第４の実施例］第１の実施例においてタ
ングステンの代わりにアモルファスシリコンの層をＣＶ
Ｄ法によって２μｍ形成した以外は第１の実施例と同様
にして複合半導体基板を製作した。このときの反りは、
半導体単結晶領域を上にして平面上に載置したときに、
周囲より中央部が１５μｍだけ上に凸状である程度で非
常に小さかった。また、島状の半導体単結晶領域の位置
ずれもほとんどなかった。このため、搬送時のトラブル
もなく、フォトリソグラフィ工程における歩留りもよか
った。
ングステンの代わりにアモルファスシリコンの層をＣＶ
Ｄ法によって２μｍ形成した以外は第１の実施例と同様
にして複合半導体基板を製作した。このときの反りは、
半導体単結晶領域を上にして平面上に載置したときに、
周囲より中央部が１５μｍだけ上に凸状である程度で非
常に小さかった。また、島状の半導体単結晶領域の位置
ずれもほとんどなかった。このため、搬送時のトラブル
もなく、フォトリソグラフィ工程における歩留りもよか
った。
【００４６】［第５の実施例］第４の実施例と同様にア
モルファスシリコンの層を２μｍ形成し、続いて金の層
を蒸着法によって０．５μｍだけアモルファスシリコン
層の上に形成した。次いで金の層の表面に、第１の実施
例と同様にしてス−ト微粒子を堆積し、以後第１の実施
例を繰り返した。得られた複合半導体基板の反りは、半
導体単結晶領域を上にして平面上に載置したときに、周
囲より中央部が１７μｍだけ下に凸状である程度で非常
に小さかった。また、島状の半導体単結晶領域の位置ず
れもほとんどなかった。このため、搬送時のトラブルも
なく、フォトリソグラフィ工程における歩留りもよかっ
た。
モルファスシリコンの層を２μｍ形成し、続いて金の層
を蒸着法によって０．５μｍだけアモルファスシリコン
層の上に形成した。次いで金の層の表面に、第１の実施
例と同様にしてス−ト微粒子を堆積し、以後第１の実施
例を繰り返した。得られた複合半導体基板の反りは、半
導体単結晶領域を上にして平面上に載置したときに、周
囲より中央部が１７μｍだけ下に凸状である程度で非常
に小さかった。また、島状の半導体単結晶領域の位置ず
れもほとんどなかった。このため、搬送時のトラブルも
なく、フォトリソグラフィ工程における歩留りもよかっ
た。
【００４７】更に、第２の実施例と同様にして、得られ
た島状半導体単結晶領域に、制御用回路としてＴＴＬ
（トランジスタ−トランジスタ ロジック）と、パワ−
回路としてＮチャネル形ＭＯＳＦＥＴを形成し、パワ−
回路を消費電力１００Ｗで駆動させたが、局部的な発熱
が緩和され制御回路が損傷されること無く実用とするこ
とが出来た。
た島状半導体単結晶領域に、制御用回路としてＴＴＬ
（トランジスタ−トランジスタ ロジック）と、パワ−
回路としてＮチャネル形ＭＯＳＦＥＴを形成し、パワ−
回路を消費電力１００Ｗで駆動させたが、局部的な発熱
が緩和され制御回路が損傷されること無く実用とするこ
とが出来た。
【００４８】
【発明の効果】以上詳細に説明したように、本発明の複
合基板及びその製造方法によれば、応力緩和層を設ける
ことにより、基板の反りを低減することができる。この
結果、厳密な規格を要求するデバイス製造ラインに投入
可能となり、また、フォトリソグラフィの精度を上げ、
歩留りを向上させることができる。
合基板及びその製造方法によれば、応力緩和層を設ける
ことにより、基板の反りを低減することができる。この
結果、厳密な規格を要求するデバイス製造ラインに投入
可能となり、また、フォトリソグラフィの精度を上げ、
歩留りを向上させることができる。
【００４９】また、本発明の複合基板及びその製造方法
によれば、熱緩衝層として働くことにより、デバイスの
局部的発熱を低減することができる。この結果、制御回
路を組み込んだパワ−ＩＣ回路を製造することができ
る。
によれば、熱緩衝層として働くことにより、デバイスの
局部的発熱を低減することができる。この結果、制御回
路を組み込んだパワ−ＩＣ回路を製造することができ
る。
【図１】従来の誘電体分離技術によって製造された半導
体複合基板を示す図である。
体複合基板を示す図である。
【図２】本発明の１つの実施態様を示す図である。
【図３】本発明の１つの実施態様を示す図である。
【図４】本発明の製造方法を示す図である。
１０ 半導体基板 １１ 半導体単結晶領域 １２ 絶縁膜 １３ ガラス物質層 １４ 応力緩和層 １５ 支持基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 糸山 寿明 千葉県市原市五井南海岸８番の１ 宇部興 産株式会社千葉研究所内
Claims (4)
- 【請求項１】 １または相互に分離された複数個の半導
体単結晶領域と、これを支持する支持基板とが、ガラス
物質によって接着された複合半導体基板において、 当該半導体単結晶領域とガラス物質の間に、応力緩和層
であって、 高融点を有する金属、金属化合物、アモルファス半導
体、及び半導体化合物からなる群より選ばれる少なくと
も１つの物質から成る層をすくなくとも一層以上介在さ
せることを特徴とする複合半導体基板。 - 【請求項２】 前記ガラス物質が、ＳｉＣｌ4 を主成分
とする原料を酸水素炎中で燃焼させることで得られるＳ
ｉＯ2 を主成分とする、すす状物質を焼結することによ
って得られる請求項１記載の複合半導体基板。 - 【請求項３】 １または相互に分離された複数個の半導
体単結晶領域と、これを支持する支持基板とが、ガラス
物質によって接着された複合半導体基板において、 当該半導体単結晶領域とガラス物質の間に、応力緩和層
であって、 高融点を有する金属、金属化合物、アモルファス半導
体、及び半導体化合物からなる群より選ばれる少なくと
も１つの物質から成る層をすくなくとも一層以上介在さ
せることを特徴とする複合半導体基板の製造方法。 - 【請求項４】 前記ガラス物質が、ＳｉＣｌ4 を主成分
とする原料を酸水素炎中で燃焼させることで得られるＳ
ｉＯ2 を主成分とする、すす状物質を焼結することによ
って得られる請求項３記載の複合半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28370693A JPH07142570A (ja) | 1993-11-12 | 1993-11-12 | 複合半導体基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28370693A JPH07142570A (ja) | 1993-11-12 | 1993-11-12 | 複合半導体基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142570A true JPH07142570A (ja) | 1995-06-02 |
Family
ID=17669032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28370693A Pending JPH07142570A (ja) | 1993-11-12 | 1993-11-12 | 複合半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142570A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002502121A (ja) * | 1998-01-30 | 2002-01-22 | コミツサリア タ レネルジー アトミーク | 特にヘテロエピタキシャル堆積用のコンプライアント基板 |
| JP2003163337A (ja) * | 2001-08-10 | 2003-06-06 | Semiconductor Energy Lab Co Ltd | 剥離方法および半導体装置の作製方法 |
| JP2003174153A (ja) * | 2001-07-16 | 2003-06-20 | Semiconductor Energy Lab Co Ltd | 剥離方法および半導体装置の作製方法、および半導体装置 |
| JP2003195787A (ja) * | 2001-07-16 | 2003-07-09 | Semiconductor Energy Lab Co Ltd | 発光装置の作製方法 |
| JP2006203219A (ja) * | 2001-08-10 | 2006-08-03 | Semiconductor Energy Lab Co Ltd | 剥離方法 |
| JP2006203220A (ja) * | 2001-07-16 | 2006-08-03 | Semiconductor Energy Lab Co Ltd | 剥離方法 |
| JP2006294675A (ja) * | 2005-04-06 | 2006-10-26 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7361573B2 (en) | 2001-08-10 | 2008-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Method of peeling off and method of manufacturing semiconductor device |
| JP2010134466A (ja) * | 2001-07-16 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 発光装置の作製方法及び液晶表示装置の作製方法 |
| US9281403B2 (en) | 2001-08-22 | 2016-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and method of manufacturing semiconductor device |
| US9493119B2 (en) | 2001-11-30 | 2016-11-15 | Semiconductor Energy Laboratory Co., Ltd. | Vehicle, display device and manufacturing method for a semiconductor device |
-
1993
- 1993-11-12 JP JP28370693A patent/JPH07142570A/ja active Pending
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002502121A (ja) * | 1998-01-30 | 2002-01-22 | コミツサリア タ レネルジー アトミーク | 特にヘテロエピタキシャル堆積用のコンプライアント基板 |
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| JP2006203220A (ja) * | 2001-07-16 | 2006-08-03 | Semiconductor Energy Lab Co Ltd | 剥離方法 |
| US9608004B2 (en) | 2001-07-16 | 2017-03-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| JP2003174153A (ja) * | 2001-07-16 | 2003-06-20 | Semiconductor Energy Lab Co Ltd | 剥離方法および半導体装置の作製方法、および半導体装置 |
| US10586816B2 (en) | 2001-07-16 | 2020-03-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| JP2010134466A (ja) * | 2001-07-16 | 2010-06-17 | Semiconductor Energy Lab Co Ltd | 発光装置の作製方法及び液晶表示装置の作製方法 |
| JP4567282B2 (ja) * | 2001-07-16 | 2010-10-20 | 株式会社半導体エネルギー研究所 | 発光装置の作製方法 |
| US9202987B2 (en) | 2001-07-16 | 2015-12-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
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