KR20090063603A - 리세스 채널 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

리세스 채널 트랜지스터 및 그 제조 방법에서, 리세스 채널 트랜지스터는, 리세스부를 포함하는 단결정 실리콘 기판과, 상기 리세스부 저면 아래에 위치하는 채널 도핑 영역과, 상기 리세스부 내부에 매립되는 게이트 구조물 및 상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 포함한다. 상기 리세스 채널 트랜지스터는 채널 오프 누설 및 정션 누설 전류가 감소된다.

Description

리세스 채널 트랜지스터 및 그 제조 방법{Recessed channel transistor and method of manufacturing the same}
본 발명은 리세스 채널을 갖는 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 반도체 메모리 소자에서 스위칭 소자로 사용될 수 있는 리세스 채널을 갖는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 반도체 소자를 구성하는 패턴의 선폭 및 패턴 사이의 간격도 감소되고 있다. 때문에, 미세한 패턴을 보다 정밀하고 정확하게 형성하는 기술이 요구된다. 상기 반도체 소자에 있어서, 디자인 룰의 감소에 따라 트랜지스터의 게이트 선폭도 매우 축소되고 있다. 그러므로, 미세한 게이트 선폭을 가지면서도 사용자가 요구하는 충분한 성능을 갖는 트랜지스터를 제조하는 것이 요구되고 있다. 이러한 요구에 부응하여, 게이트 선폭을 충분하기 감소시키면서도 유효 채널 길이가 증가되는 리세스된 채널을 갖는 트랜지스터(이하, 리세스 채널 트랜지스터) 등이 개발되고 있다.
상기 리세스 채널 트랜지스터는 디램 소자와 같은 메모리 소자의 셀을 구성하는 데 주로 사용되고 있다. 그런데, 상기 디램 소자의 경우에는 각 셀에서 데이 터를 보유하는 시간(data retention time)이 충분히 길도록 하여, 리프레쉬 주기를 감소시키는 것이 요구된다. 이를 위해서는, 상기 디램 소자에 사용되는 리세스된 채널을 갖는 트랜지스터는 누설 전류의 발생이 매우 감소되어야 한다.
일반적으로, 트랜지스터에서 발생되는 누설 전류는 크게 채널 오프 누설 전류 및 정션 누설 전류가 있다. 상기 채널 오프 누설 전류를 감소시키기 위해서는 상기 트랜지스터의 채널 부위에서의 누설 전류 제어하여야 하며, 이를 위해 상기 채널 부위에 불순물을 고농도로 도핑하는 것이 필요하다. 또한, 상기 정션 누설 전류를 감소시키기 위해서는 소오스/드레인의 도핑 깊이를 얇게하는 동시에 상기 트랜지스터의 채널 부위에서의 채널 불순물 도핑을 최소화하여야 한다. 설명한 것과 같이, 상기 채널 부위에 불순물을 도핑하는 경우에는 채널 오프 누설 전류가 감소되는 반면에 정션 누설 전류가 증가되는 문제가 발생하게 된다. 이와같이, 상기 채널 오프 누설 전류 및 정션 누설 전류는 트레이드 오프(Trade-off) 관계를 가지므로, 상기 채널 오프 누설 전류 및 정션 누설 전류가 모두 감소되는 우수한 전기적 특성을 갖는 트랜지스터를 제조하는 것이 용이하지 않다.
상기 정션 누설 전류 및 채널 오프 누설 전류를 모두 감소시키기 위한 방법의 하나로써, 대한민국 공개 특허 제2005-45560호에는 리세스 영역만을 선택적으로 노출시키는 포토레지스트 패턴을 이온주입 마스크로 사용함으로써, 리세스 하부 영역에만 이온주입 영역을 형성하는 방법이 개시되어 있다. 그러나, 상기 이온주입 마스크를 사용한다 하더라도 상기 리세스 측벽 부위에 채널 불순물 이온이 일부 도핑되기 때문에 리세스 하부 영역에만 채널 도핑 영역이 생성되지는 않는다. 이는, 상기 리세스의 측벽 부위가 일정 경사를 갖기 때문에 상기 이온주입 마스크로써 상기 리세스 측벽 부위를 완전히 마스크되지 않으므로, 상기 리세스 측벽 부위에도 채널 도핑 영역이 생기게 되는 것이다. 그러므로, 상기 방법을 사용하더라도 리세스 채널 트랜지스터의 누설 전류를 감소시키는 것에는 한계가 있다.
본 발명의 일 목적은 누설 전류가 감소되는 리세스 채널 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기한 리세스 채널 트랜지스터의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터는, 리세스부를 포함하는 단결정 실리콘 기판과, 상기 리세스부 저면 아래에 위치하는 채널 도핑 영역과, 상기 리세스부 내부에 매립되는 게이트 구조물 및 상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 포함한다.
본 발명의 일 실시예에 있어서, 상기 리세스부의 저면은 중심부위가 융기된 형상을 가질 수 있다. 구체적으로, 상기 리세스부 저면의 융기된 부위는 상기 소오스 영역으로부터 드레인 영역으로 향하는 방향으로 연장된 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 단결정 실리콘 기판에는 액티브 영역을 정의하는 소자 분리막 패턴이 구비될 수 있다. 또한, 상기 리세스부는 상기 액티브 영역에 구비되고, 상기 리세스부의 측벽 일부분은 상기 소자 분리막 패턴을 노출시킨다.
본 발명의 일 실시예에 있어서, 상기 채널 도핑 영역에는 상기 소오스/드레인 영역과 다른 도전형을 갖는 불순물이 도핑된다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물은 상기 기판 표면 상으로 돌출된 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 제조 방법으로, 단결정 실리콘 기판의 일부 영역을 식각하여 리세스부를 형성한다. 상기 리세스부의 저면 아래에 채널 도핑 영역을 형성한다. 상기 리세스부 내부에 매립되는 게이트 구조물을 형성한다. 다음에, 상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 형성한다.
본 발명의 일 실시예에 있어서, 상기 단결정 실리콘 기판 상에 상기 리세스부를 형성하기 위한 마스크 패턴을 형성하는 공정을 더 수행할 수 있다.
본 발명의 일 실시예에 있어서, 채널 도핑 영역을 형성하기 위하여, 상기 리세스부 측벽 및 저면 아래에 불순물을 도핑하는 공정 및 상기 리세스부 측벽 아래에 위치하는 불순물이 상기 리세스부 저면으로 이동하고, 상기 리세스부 저면이 융기된 형상을 갖도록, 상기 리세스부에 의해 노출된 실리콘을 이동시키는 공정을 수행할 수 있다. 상기 실리콘을 이동시키는 공정은 수소를 포함하는 분위기에서 열처리함으로써 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 리세스부 측벽 및 저면 아래에 도핑되는 불순물은 상기 소오스/드레인 영역에 도핑된 불순물과 다른 도전형을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 단결정 실리콘 기판에 액티브 영역을 정의하는 소자 분리막 패턴을 형성할 수 있다. 상기 리세스부는 상기 액티브 영역 에 형성되고, 상기 리세스부의 측벽 일부분은 상기 소자 분리막 패턴을 노출시킨다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물은 기판 표면 상으로 돌출되는 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 리세스 채널 트랜지스터는, 액티브 영역을 정의하는 소자 분리막이 구비되고, 상기 액티브 영역에 리세스부가 포함된 단결정 실리콘 기판과, 상기 리세스부 저면 아래에 위치하는 채널 도핑 영역과, 상기 리세스부 내부에 매립되는 게이트 구조물 및 상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 포함한다.
본 발명의 일 실시예에 있어서, 상기 리세스부는 제1 내지 제4 측벽을 갖고, 서로 마주하는 제1 및 제2 측벽은 단결정 실리콘을 노출시키고, 서로 마주하는 제3 및 제4 측벽은 소자 분리막을 노출시킨다.
본 발명의 일 실시예에 있어서, 상기 리세스부의 저면은 중심부위가 융기된 형상을 가질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 리세스 채널 트랜지스터의 제조 방법으로, 단결정 실리콘 기판에 액티브 영역을 정의하는 소자 분리막을 형성한다. 상기 액티브 영역의 일부를 식각하여 예비 리세스부를 형성한다. 상기 예비 리세스부의 측벽 및 저면 아래에 예비 채널 도핑 영역을 형성한다. 상기 예비 리세스부 측벽의 실리콘들을 이동시켜, 저면이 융기된 리세스부 및 상기 리세스부 저면 아래에 채널 도핑 영역을 형성한다. 상기 리세스부 내부에 매립되는 게 이트 구조물을 형성한다. 다음에, 상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 형성한다.
본 발명의 일 실시예에 있어서, 상기 리세스부를 형성하는 단계는 상기 리세스부가 형성될 부위를 선택적으로 노출하는 마스크 패턴을 형성하는 공정 및 상기 마스크 패턴을 식각 마스크로 사용하여 상기 단결정 실리콘 기판을 식각하는 공정을 포함한다. 상기 리세스부는 서로 마주하는 제1 및 제2 측벽에는 단결정 실리콘 기판이 노출되도록 하고, 서로 마주하는 제3 및 제4 측벽에는 소자 분리막이 노출되도록 형성된다.
본 발명의 일 실시예에 있어서, 상기 채널 도핑 영역을 형성하기 위하여, 상기 마스크 패턴을 이온주입 마스크로 이용하여 상기 리세스부 측벽 및 저면 아래에 불순물을 도핑하는 공정 및 상기 리세스부 측벽 아래에 위치하는 불순물이 상기 리세스부 저면으로 이동하고 상기 리세스부 저면이 융기되도록, 상기 리세스부에 의해 노출된 실리콘을 이동시키는 공정을 포함한다.
설명한 것과 같이, 리세스 채널 트랜지스터는 리세스의 저면 아래에 위치하는 기판 부위에만 국부적으로 채널 도핑 영역이 형성된다. 때문에, 상기 채널 도핑 영역과 소오스/드레인 영역이 직접적으로 접촉되지 않아서 소오스/드레인 정션 누설 전류가 감소된다. 또한, 상기 채널 도핑 영역에 의해 채널 오프 누설 전류가 감소된다. 이와같이, 상기 리세스 트랜지스터는 누설 전류가 감소되기 때문에, 상기 리세스 트랜지스터를 포함하는 반도체 소자의 전기적인 특성이 향상된다. 구체적으 로, 상기 리세스 트랜지스터가 디램 소자의 셀 트랜지스터로 사용되는 경우에 셀의 데이터 리텐션 특성이 양호해진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 평면도이다. 도 2는 도 1에 도시된 평면도의 I-I'로 절단하였을 때 보여지는 제1 단면도이다. 도 3은 도 1에 도시된 평면도의 II-II'로 절단하였을 때 보여지는 제2 단면도이다.
도 1 내지 도 3을 참조하면, 액티브 영역(103)을 정의하는 소자 분리막 패턴(102)이 구비되는 단결정 실리콘 기판(100)이 마련된다. 상기 액티브 영역(103)은 고립된 섬 형상을 가지며, 상기 소자 분리막 패턴(102)은 상기 고립된 액티브 영역(103)을 둘러싸는 형상을 갖는다. 상기 소자 분리막 패턴(102)은 상기 단결정 실리콘 기판(100)에 포함되는 트렌치 내부에 절연물질이 채워져 있는 형상을 갖는다.
상기 액티브 영역(103)의 단결정 실리콘 기판(100)에는 리세스부(106a)가 생성되어 있다. 상기 리세스부(106a)는 상기 액티브 영역(103) 내에서 게이트가 형성되어야 할 부위에 구비된다. 상기 리세스부(106a)는 서로 마주보는 2개의 측벽에는 상기 소자 분리막 패턴(102)이 노출되는 형상을 갖는다. 또한, 서로 마주보는 2개의 다른 측벽은 액티브 영역의 단결정 실리콘 기판(100)이 노출되는 형상을 갖는다.
상기 리세스부(106a)의 측벽은 수직 경사를 갖는 것이 바람직하다.
상기 리세스부(106a)의 저면은 중심부위가 융기된 형상을 갖는다. 상기 리세스부(106a) 저면의 융기된 부위는 상기 액티브 영역의 길이 방향으로 연장된 형상을 갖는다. 즉, 상기 액티브 영역(103)에 위치하는 본 실시예의 리세스 채널 트랜지스터에서 소오스 영역(116a)으로부터 드레인 영역(116b)으로 향하는 방향으로 연장된 형상을 갖는다.
상기 리세스부(106a)의 저면 아래에는 채널 도핑 영역(108a)이 구비된다. 상기 채널 도핑 영역(108a)에는 리세스 채널 트랜지스터의 소오스/드레인 영역(116a, 116b)에 도핑된 불순물과 다른 도전형의 불순물이 고농도로 도핑되어 있다. 예를들어, 본 실시예의 리세스 채널 트랜지스터가 N형 트랜지스터인 경우, 상기 채널 도핑 영역(108a)에는 P형의 불순물이 도핑되어 있다. 이와는 달리, 상기 리세스 채널 트랜지스터가 P형 트랜지스터인 경우에는, 상기 채널 도핑 영역(108a)에는 N형의 불순물이 도핑되어 있다. 구체적으로, 상기 채널 도핑 영역(108a)과 인접하는 채널 부위에는 저농도의 P형 불순물이 도핑되어 있으며, 상기 채널 도핑 영역은 상기 인접하는 채널 부위에 비해 고농도의 P형 불순물이 도핑되어 있다. 상기 채널 도핑 영역(108a)의 도핑 농도에 따라 리세스 채널 트랜지스터의 문턱 전압이 조절된다. 또한, 상기 채널 도핑 영역(108a)에 도핑된 불순물에 의해 트랜지스터의 턴 오프 누설 전류가 감소된다.
상기 리세스부(106a) 내부에는 게이트 절연막 패턴(112) 및 게이트 전극(114)을 포함하는 게이트 구조물이 매립되어 있다.
구체적으로, 상기 리세스부(106a)의 측벽 및 저면에는 게이트 절연막 패턴(112)이 구비된다. 상기 게이트 절연막 패턴(112)은 열 산화 공정을 통해 형성된 실리콘 산화물로 이루어질 수 있다. 상기 게이트 절연막 패턴(112)은 상기 리세스부(106a) 저면의 융기된 표면 프로파일을 따라 형성되어 있다.
상기 게이트 절연막 패턴(112) 상에는 게이트 전극(114)이 구비된다. 상기 게이트 전극(114)은 상기 리세스부(106a) 내부를 완전히 채울 뿐 아니라 상기 단결정 실리콘 기판(100) 표면 위로 돌출되는 형상을 갖는다. 또한, 상기 게이트 전극은 상기 융기된 부위를 둘러싸는 형상을 갖게된다.
때문에, 본 실시예에 따른 리세스 채널 트랜지스터를 동작시킬 때 상기 리세스부 저면의 융기된 부위에 의해 게이트의 폭이 증가되는 효과가 있다. 또한, 상기 리세스 채널 트랜지스터를 동작시킬 때 상기 리세스부 저면의 융기된 부위에서 전 계가 집중됨으로써 핀 트랜지스터와 유사한 동작 특성을 나타내게 된다. 즉, 상기 리세스 채널 트랜지스터의 온/오프 특성이 양호해지며, 온 전류(Ion)가 증가된다.
상기 리세스부(106a) 양측의 기판 표면 아래에는 소오스/드레인 영역(116a, 116b)이 구비된다. 상기 소오스/드레인 영역(116a, 116b) 각각은 상기 채널 도핑 영역(108a)과 접하지 않도록 배치되어 있다.
상기 설명한 것과 같이, 본 실시예에 따른 리세스 채널 트랜지스터는 채널 도핑 영역이 리세스부의 저면 아래에 국부적으로 형성되므로 채널 도핑 영역과 소오스/드레인 영역이 서로 접하지 않는다. 때문에, 상기 채널 도핑 영역에 의해 채널 오프 누설 전류가 충분하게 감소되면서도, 상기 소오스/드레인 영역과 고농도의 불순물이 도핑된 채널 도핑 영역의 접합 부위에서 발생되었던 정션 누설 전류도 거의 발생되지 않게 된다. 이와같이, 상기 리세스 채널 트랜지스터의 누설 전류가 감소됨으로써, 대기 상태에서의 전력 소모가 감소된다. 또한, 상기 리세스 채널 트랜지스터를 메모리 소자의 셀에 사용하는 경우에, 상기 셀에서의 데이터 보유 능력이 증가된다.
도 4a 내지 도 10b는 도 1 내지 도 3에 도시된 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다. 도 4a 내지 도 10b에서, 각 a도는 기판을 액티브 길이 방향인 제1 방향으로 절단하였을 때 보여지는 단면도이고, 각 b도는 기판을 상기 제1 방향과 수직한 제2 방향으로 절단하였을 때 보여지는 단면도이다.
도 4a 및 도 4b를 참조하면, 먼저 단결정 실리콘 기판(100) 상에 액티브 영역을 정의하는 소자 분리막 패턴(102)을 형성한다. 상기 소자 분리막 패턴(102)은 실리콘 산화물과 같은 산화물로 이루어질 수 있으며, STI(shallow trench isolation) 공정과 같은 소자 분리 공정을 이용하여 형성될 수 있다.
구체적으로, 상기 단결정 실리콘 기판(100) 상에 소자 분리 영역에 해당하는 부위를 선택적으로 노출시키는 제1 마스크 패턴(도시안됨)을 형성한다. 상기 제1 마스크 패턴이 형성된 부위가 액티브 영역이 된다. 상기 액티브 영역은 섬 형상을 가지므로, 상기 제1 마스크 패턴은 고립된 형상을 갖는다. 이 후, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 단결정 실리콘 기판을 식각함으로써 소자 분리용 트렌치(101)를 형성한다. 상기 소자 분리용 트렌치(101) 내부에 실리콘 산화물과 같은 절연 물질을 매립한 후 평탄화함으로써, 소자 분리막 패턴(102)을 형성한다. 상기 소자 분리막 패턴(102)은 상기 액티브 영역의 기판(100)을 둘러싸는 형상을 갖는다. 상기 소자 분리막 패턴(102)을 형성한 후, 상기 제1 마스크 패턴을 제거한다.
도 5a 및 도 5b를 참조하면, 상기 소자 분리막 패턴(102)이 형성된 단결정 실리콘 기판(100)상에 리세스부가 형성될 부분을 선택적으로 노출시키는 제2 마스크 패턴(104)을 형성한다. 즉, 상기 제2 마스크 패턴(104)은 리세스 채널 트랜지스터의 게이트 전극이 형성될 부위를 선택적으로 노출시킨다.
상기 제2 마스크 패턴(104)은 패드 산화막 패턴(104a) 및 실리콘 질화막 패턴(104b)이 적층된 형상을 가질 수 있다. 이 경우, 상기 패드 산화막 및 실리콘 질화막을 순차적으로 적층시킨 후, 상기 실리콘 질화막 및 패드 산화막을 사진 식각 공정을 통해 패터닝함으로써 상기 제2 마스크 패턴(104)을 형성될 수 있다.
상기 패드 산화막은 중온 산화물(MTO)을 증착시켜 형성할 수 있다. 상기 패드 산화막은 화학 기상 증착(CVD) 공정, 열 산화 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정 등을 이용하여 증착될 수 있다.
상기 실리콘 질화막은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 스터퍼링 공정 등을 이용하여 형성될 수 있다. 상기 실리콘 질화막은 상기 단결정 실리콘 기판(100) 및 상기 패드 산화막에 대해 각각 식각 선택비를 갖는 물질로써 선택된 것이다.
도 6a 및 도 6b를 참조하면, 상기 제2 마스크 패턴(104)을 식각 마스크로 사용하여 상기 단결정 실리콘 기판(100)을 선택적으로 식각함으로써 예비 리세스부(106)를 생성시킨다. 이 때, 상기 예비 리세스부(106)가 형성된 이 후에도 상기 제2 마스크 패턴(104)이 충분히 남아있어야 한다.
상기 선택적 식각 공정은 이방성 식각 공정을 통해 수행될 수 있다. 상기 이방성 식각 공정을 수행하면, 완성된 상기 예비 리세스부(106)는 상부에 비해 하부의 폭이 작게되도록 측벽이 일정 경사를 갖는다. 상기 예비 리세스부(106)는 제1 내지 제4 측벽을 가지며, 상기 제1 내지 제4 측벽에는 단결정 실리콘 기판이 노출된다.
도 7a 및 도 7b를 참조하면, 상기 제2 마스크 패턴(104)을 이온 주입 마스크로 사용하여 상기 예비 리세스부(106)의 측벽 및 저면 아래의 단결정 실리콘 기판 에 채널 불순물을 주입한다. 상기 채널 불순물을 주입함으로써, 상기 예비 리세스부(106) 측벽 및 저면 아래에 예비 채널 도핑 영역(108)을 형성한다.
상기 채널 불순물은 형성하고자는 리세스 채널 트랜지스터의 도전형과 반대의 도전형의 불순물이다. 예를들어, N형 리세스 채널 트랜지스터를 형성하는 경우에는 P형의 불순물을 주입함으로써 예비 채널 도핑 영역(108)을 형성한다. 상기 불순물 주입 공정에서, 상기 제2 마스크 패턴(104)을 이온주입 마스크로 사용하기 때문에, 상기 액티브 영역의 평탄면의 표면 아래에는 예비 채널 도핑 영역(108)이 형성되지 않는다.
도 8a 및 도 8b를 참조하면, 상기 예비 리세스부(106)의 측벽에 위치하는 실리콘들을 하방으로 이동(migration)시킨다.
상기 실리콘들을 이동시키기 위하여, 상기 단결정 실리콘 기판(100)을 수소를 포함하는 분위기하에서 열처리한다. 보다 구체적으로, 상기 예비 리세스부(106)가 형성되어 있는 단결정 실리콘 기판에 수소를 유입하면서 700 내지 1000℃의 온도에서 10 내지 60초동안 급속 열처리한다. 상기 단결정 실리콘 기판의 실리콘이 용이하게 이동되도록 하기 위해서 공정온도가 1000℃이상인 것이 일반적이다. 그러나, 상기 공정 온도가 1000℃보다 높아지게 되면 기판에 열적 버짓이 심하게 발생하게 되어 완성되는 리세스 채널 트랜지스터의 특성이 나빠지게 된다. 때문에, 상기 공정 온도는 1000℃보다 높지 않은 700 내지 1000℃ 정도가 되도록 한다. 상기 급속 열처리는 10 내지 760Torr 정도의 압력에서 수행될 수 있다.
상기 단결정 실리콘 기판(100)을 수소 분위기에서 열처리하는 경우, 상기 예 비 리세스부(106) 저면 및 측벽의 실리콘들이 하방으로 이동하게 된다. 즉, 상기 예비 리세스부(106)의 측벽의 실리콘이 하방으로 이동하게 됨으로써 완성되는 리세스부(106a)의 측벽은 수직 경사를 갖게된다. 또한, 상기 리세스부(106a)의 양측벽에는 소자 분리막 패턴(102)이 노출된다. 한편, 상기 예비 리세스부(106)의 저면에 위치하는 실리콘들은 상기 저면의 중심부쪽으로 이동하게 된다. 그러므로, 완성되는 상기 리세스부(106a)의 저면 중심부(110)가 융기된다.
또한, 상기와 같이 실리콘이 하방으로 이동하면, 상기 예비 리세스부(106) 측벽의 단결정 실리콘에 도핑되어 있던 채널 불순물들도 상기 예비 리세스부(106)의 저면쪽으로 함께 이동하게 된다. 따라서, 상기 생성된 리세스부(106a)의 저면 아래의 단결정 기판 부위에만 국부적으로 채널 불순물 영역(108a)이 형성된다.
이와같이, 불순물을 이온 주입하는 단계에서 상기 리세스부(106a) 저면 아래에만 국부적으로 불순물을 도핑시키지 않더라도, 자체 얼라인에 의해 국부적인 채널 불순물 도핑(Self Aligned Local Channel IIP, SALCI)이 가능하다. 또한, 상기 채널 불순물 영역(108a)이 리세스부(106a) 저면 아래의 단결정 실리콘 기판(100)에만 선택적으로 형성되므로 이 후에 형성되는 소오스/드레인 영역과 접촉하지 않는다. 때문에, 완성된 리세스 채널 트랜지스터의 정션 누설전류가 감소될 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제2 마스크 패턴(104)을 제거한다.
이 후, 상기 리세스부의 측벽 및 저면 상에 게이트 절연막(112)을 형성한다. 상기 게이트 절연막(112)은 열산화 공정을 통해 형성되는 실리콘 산화물로 이루어질 수 있다. 즉, 상기 게이트 절연막(112)은 상기 리세스부 저면의 굴곡된 부위를 따라 형성된다. 때문에, 완성되는 리세스 채널 트랜지스터의 게이트 폭이 넓어지게 된다.
상기 게이트 절연막(112) 및 단결정 실리콘 기판(100) 상에 상기 리세스부(106)를 충분하게 채우도록 도전막(도시안됨)을 형성한다. 상기 도전막은 후속 공정을 통해 게이트 전극으로 제공되므로, 형성하고자 하는 게이트 전극의 높이보다 더 두껍게 형성되는 것이 바람직하다.
상기 도전막은 불순물이 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물과 같은 도전 물질을 사용하여 형성될 수 있다. 상기 도전막은 단일층으로 형성될 수도 있으며, 상기 도전 물질이 2층 이상 적층된 구조를 가질 수도 있다.
상기 도전막은 저압 화학 기상 증착 공정, 화학 기상 증착 공정, 스퍼터링 공정, 플라즈마 증대 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 증착될 수 있다. 상기 도전막이 도핑된 폴리실리콘으로 구성될 경우, 게이트 절연막(112) 상에 폴리실리콘막을 형성한 다음, 상기 폴리실리콘막에 불순물 확산 또는 이온 주입을 통해 불순물을 도핑할 수 있다. 또는, 상기 폴리실리콘을 형성할 때 인시튜(in-situ) 도핑 공정을 통해 불순물을 도핑함으로써, 도전막을 완성할 수 있다.
다음에, 상기 도전막을 사진 및 식각 공정을 통해 패터닝함으로써 게이트 전극(114)을 형성한다. 상기 게이트 전극(114)은 상기 액티브 패턴의 길이 방향과 수직한 방향으로 연장되는 형상을 가질 수 있다.
상기 게이트 절연막(112)은 상기 리세스부(106a) 저면의 융기된 부위(110)를 따라 형성되기 때문에, 상기 게이트 전극(114)은 상기 리세스부(106a) 저면의 융기된 부위를 둘러싸는 형상을 갖게된다.
도시하지는 않았지만, 상기 도전막 상에 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 식각 마스크로 상기 도전막을 식각함으로써 게이트 전극(114)을 형성할 수도 있다. 이 경우에는, 상기 게이트 전극(114) 상에 하드 마스크 패턴이 남아있게 된다.
도 10a 및 도 10b를 참조하면, 상기 게이트 전극(114)을 이온주입 마스크로 사용하여 노출되어 있는 액티브 영역 표면 아래로 불순물을 이온주입함으로써 소오스/드레인 영역(116a, 116b)을 형성한다. 상기 소오스/드레인 영역(116a, 116b)을 형성하기 위하여 주입되는 불순물은 상기 채널 불순물 영역에 도핑되어 있는 불순물과 다른 도전형을 갖는다. 또한, 상기 소오스/드레인 영역(116a, 116b)은 상기 채널 불순물 영역(108a)과 서로 접하지 않도록 형성되는 것이 바람직하다.
상기 공정들을 수행함으로써, 본 발명의 일실시예에 따른 리세스 채널을 갖는 트랜지스터를 완성한다.
도 11은 발명의 일 실시예에 따른 디램 소자의 셀에 사용되는 리세스 채널 트랜지스터의 단면도이다.
도 11에 도시된 리세스 채널 트랜지스터는 고립된 형상의 액티브 영역에 2개의 리세스 채널 트랜지스터들이 형성되는 것을 제외하고는 도 1 내지 3에 도시된 리세스 채널 트랜지스터와 동일하다.
구체적으로, 도 10에 도시된 것과 같이, 디램 소자의 셀 영역에 형성되는 액 티브 영역은 고립된 섬 형상을 갖는다. 상기 고립된 형상의 단위 액티브 영역에는 2개의 리세스 채널 트랜지스터(130)들이 형성된다. 또한, 각각의 리세스 채널 트랜지스터(130)는 비트 라인과 연결되는 소오스 영역(116a)을 공통으로 사용하게 된다.
도 11에 도시된 리세스 채널 트랜지스터를 형성하는 방법은, 리세스부(106a)를 형성하기 위한 식각 마스크로 사용되는 마스크 패턴의 노출 부위를 제외하고는 상기 도 4a 내지 도 10b를 참조로 설명한 것과 동일하다. 그러므로, 상세한 설명은 생략한다.
도 11에 도시된 리세스 트랜지스터를 형성한 이 후에, 도시되지는 않았지만, 비트 라인 콘택, 비트 라인, 스토리지 노드 콘택 및 커패시터를 형성하는 공정을 수행함으로써 디램 소자를 완성할 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 리세스 채널 트랜지스터는 소오스/드레인 정션 누설 전류 및 채널 오프 누설 전류가 감소된다. 따라서, 디램과 같은 반도체 메모리 소자의 셀 트랜지스터에 적극적으로 이용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 리세스 채널 트랜지스터의 평면도이다.
도 2는 도 1에 도시된 평면도의 I-I'로 절단하였을 때 보여지는 제1 단면도이다.
도 3은 도 1에 도시된 평면도의 II-II'로 절단하였을 때 보여지는 제2 단면도이다.
도 4a 내지 도 10b는 도 1 내지 도 3에 도시된 리세스 채널 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 발명의 일 실시예에 따른 디램 소자의 셀에 사용되는 리세스 채널 트랜지스터의 단면도이다.

Claims (20)

  1. 리세스부를 포함하는 단결정 실리콘 기판;
    상기 리세스부 저면 아래에 위치하는 채널 도핑 영역;
    상기 리세스부 내부에 매립되는 게이트 구조물; 및
    상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 포함하는 리세스 채널 트랜지스터.
  2. 제1항에 있어서, 상기 리세스부의 저면은 중심부위가 융기된 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  3. 제2항에 있어서, 상기 리세스부 저면의 융기된 부위는 상기 소오스 영역으로부터 드레인 영역으로 향하는 방향으로 연장된 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  4. 제1항에 있어서, 상기 단결정 실리콘 기판에는 액티브 영역을 정의하는 소자 분리막 패턴이 구비되는 것을 특징으로 하는 리세스 채널 트랜지스터.
  5. 제4항에 있어서, 상기 리세스부는 상기 액티브 영역에 구비되고, 상기 리세스부의 측벽 일부분에는 상기 소자 분리막 패턴이 노출되는 것을 특징으로 하는 리 세스 채널 트랜지스터.
  6. 제1항에 있어서, 상기 채널 도핑 영역에는 상기 소오스/드레인 영역과 다른 도전형을 갖는 불순물이 도핑된 것을 특징으로 하는 리세스 채널 트랜지스터.
  7. 제1항에 있어서, 상기 게이트 구조물은 상기 기판 표면 상으로 돌출된 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  8. 단결정 실리콘 기판의 일부 영역을 식각하여 리세스부를 형성하는 단계;
    상기 리세스부의 저면 아래에 채널 도핑 영역을 형성하는 단계;
    상기 리세스부 내부에 매립되는 게이트 구조물을 형성하는 단계; 및
    상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 단결정 실리콘 기판 상에 상기 리세스부를 형성하기 위한 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  10. 제8항에 있어서, 상기 채널 도핑 영역을 형성하는 단계는,
    상기 리세스부 측벽 및 저면 아래에 불순물을 도핑하는 단계; 및
    상기 리세스부 측벽 아래에 위치하는 불순물이 상기 리세스부 저면으로 이동하고, 상기 리세스부 저면이 융기된 형상을 갖도록, 상기 리세스부에 의해 노출된 실리콘을 이동시키는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 실리콘을 이동시키는 단계는 수소를 포함하는 분위기에서 열처리함으로써 수행되는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  12. 제10항에 있어서, 상기 리세스부 측벽 및 저면 아래에 도핑되는 불순물은 상기 소오스/드레인 영역에 도핑된 불순물과 다른 도전형을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  13. 제8항에 있어서, 상기 단결정 실리콘 기판에 액티브 영역을 정의하는 소자 분리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  14. 제13항에 있어서, 상기 리세스부는 상기 액티브 영역에 형성되고, 상기 리세스부의 측벽 일부분은 상기 소자 분리막 패턴과 접하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  15. 액티브 영역을 정의하는 소자 분리막이 구비되고, 상기 액티브 영역에 리세스부가 포함된 단결정 실리콘 기판;
    상기 리세스부 저면 아래에 위치하는 채널 도핑 영역;
    상기 리세스부 내부에 매립되는 게이트 구조물; 및
    상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 포함하는 리세스 채널 트랜지스터.
  16. 제15항에 있어서, 상기 리세스부는 제1 내지 제4 측벽을 갖고, 서로 마주하는 제1 및 제2 측벽은 단결정 실리콘을 노출시키고, 서로 마주하는 제3 및 제4 측벽은 소자 분리막을 노출시키는 것을 특징으로 하는 리세스 채널 트랜지스터.
  17. 제15항에 있어서, 상기 리세스부의 저면은 중심부위가 융기된 형상을 갖는 것을 특징으로 하는 리세스 채널 트랜지스터.
  18. 단결정 실리콘 기판에 액티브 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 액티브 영역의 일부를 식각하여 예비 리세스부를 형성하는 단계;
    상기 예비 리세스부의 측벽 및 저면 아래에 예비 채널 도핑 영역을 형성하는 단계;
    상기 예비 리세스부 측벽의 실리콘들을 이동시켜, 저면이 융기된 리세스부 및 상기 리세스부 저면 아래에 채널 도핑 영역을 형성하는 단계;
    상기 리세스부 내부에 매립되는 게이트 구조물을 형성하는 단계; 및
    상기 리세스부 양측의 기판 표면 아래에 위치하는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  19. 제18항에 있어서, 상기 예비 리세스부를 형성하는 단계는,
    상기 리세스부가 형성될 부위를 선택적으로 노출하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 단결정 실리콘 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
  20. 제18항에 있어서, 상기 리세스부는 서로 마주하는 제1 및 제2 측벽에는 단결정 실리콘 기판이 노출되도록 하고, 서로 마주하는 제3 및 제4 측벽에는 소자 분리막이 노출되도록 형성되는 것을 특징으로 하는 리세스 채널 트랜지스터의 제조 방법.
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