CN102790055A - Dram结构及其制造方法与ic结构及其制造方法 - Google Patents
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Abstract
一种具有埋入式字元线的DRAM结构及其制造方法与IC结构及其制造方法，其包括半导体基板、埋入于基板中并以第一闸介电层与基板相隔的记忆胞用字元线，以及埋入于基板中并以第二闸介电层与基板相隔的隔离字元线。记忆胞用字元线的顶面与隔离字元线的顶面低于基板的顶面。隔离字元线的底面低于记忆胞用字元线的底面。
Description
技术领域
本发明涉及一种具有埋入式字元线的动态随机存取存储器(DRAM)结构及其制造方法，尤其涉及一种集成电路(integrated circuit，IC)结构及其制造方法。
背景技术
现有技术的DRAM单元包括电晶体及与其耦合的电容器。当DRAM的集积度(integration degree)增加而超过一定程度时，传统平面电晶体的通道长度缩减而造成短通道效应，其包括汲极感应能障降低效应(drain-induced barrier lowering，DIBL)等。元件尺寸的缩小亦缩减了字元线与位元线之间的距离，而导致字元线与位元线之间的寄生电容(parasitic capacitance)增大。
具有埋入于基板中的字元线的埋入式字元线(buried-WL)DRAM结构为解决此问题的方法之一。图1所示为先前技术的埋入式WLDRAM结构，其包括具有沟渠110的半导体基板100，在一些沟渠110中有多个记忆胞用字元线120a用以控制记忆胞的电晶体。此结构还具有在其他沟渠110中的多条隔离字元线120b、使每一条记忆胞用字元线120a或隔离字元线120b与基板100相隔的闸介电层130、各自由两个记忆胞所共有的多个共用源极区140a及多个汲极区140b。为简化图式，于图式中省略耦合至汲极区140b的电容器与耦合至共用源极区140a的位元线。
隔离字元线120b上施加与记忆胞用字元线120a的电压独立的电压，以减少相邻记忆胞间的静态与动态耦合。然而，当元件结构进一步缩小时，先前技术的隔离字元线的设计在隔离效果方面是不足的。
另一方面，某些其他IC结构亦于基板中埋入导体。当基板材料不绝缘时，此埋入式导体常以绝缘体与基板相隔。
发明内容
因此，本发明提供一种具有埋入式字元线的DRAM结构。
本发明亦提供一种DRAM结构的制造方法。
本发明进一步提供一种具有埋入式导体的集成电路(IC)结构及其制造方法，此IC结构的范围涵盖本发明的DRAM结构。
本发明的DRAM结构包括半导体基板、埋入基板中且以第一闸介电层与基板相隔的多条记忆胞用字元线，以及埋入基板中且以第二闸介电层与基板相隔的多条隔离字元线。记忆胞用字元线与隔离字元线的顶面低于基板的顶面。隔离字元线的底面低于记忆胞用字元线的底面。
在一实施例中，隔离字元线的顶面与记忆胞用字元线的顶面实质上共平面。在另一实施例中，隔离字元线的顶面低于记忆胞用字元线的顶面，但高于记忆胞用字元线的底面。在又一实施例中，隔离字元线的顶面与记忆胞用字元线的底面实质上共平面，甚或低于记忆胞用字元线的底面。通常，记忆胞用字元线划分为多对记忆胞用字元线，其中每一对以一条隔离字元线与相邻的另一对相隔。
本发明的具有埋入式字元线的DRAM结构的制造方法如下所述。在半导体基板中形成多个第一沟渠及较第一沟渠深的多个第二沟渠，接着在每一个第一沟渠与每一个第二沟渠中形成闸介电层，然后在第一沟渠中形成记忆胞用字元线，在第二沟渠中形成隔离字元线。
在一实施例中，深度不同的第一沟渠与第二沟渠由两个微影制程定义。于基板上形成具有第一沟渠的图案与第二沟渠的图案的第一罩幕层，再形成覆盖第一沟渠的图案的第二罩幕层，然后以第一罩幕层与第二罩幕层为罩幕蚀刻基板，以形成第二沟渠。移除第二罩幕层后，以第一罩幕层为罩幕蚀刻基板，以形成第一沟渠，并加深第二沟渠。
在另一实施例中，深度不同的第一沟渠与第二沟渠由一个微影制程定义。在基板上形成多个罩幕图案。接着在每一个罩幕图案的侧壁上形成第一间隙壁，然后在每一个第一间隙壁的侧壁上形成第二间隙壁。接着以罩幕图案、第一间隙壁与第二间隙壁为罩幕蚀刻基板，以形成第二沟渠。然后移除罩幕图案的顶部、第一间隙壁的顶部与第二间隙壁的顶部，再移除剩余的第一间隙壁。接着以剩余的罩幕图案与剩余的间隙壁为罩幕蚀刻基板，以形成第一沟渠，并加深第二沟渠。
由于隔离字元线的底面低于记忆胞用字元线的底面，因此改善了相邻记忆胞间的隔离效果。此外，当隔离字元线的顶面低于记忆胞用字元线的顶面时，隔离字元线与记忆胞用字元线间的寄生电容及隔离字元线与位元线间的寄生电容均减小。
本发明的具有埋入式导体的IC结构包括基板、埋入基板中的多个第一导体及埋入基板中的多个第二导体。第二导体的底面低于第一导体的底面。
本发明的IC结构的制造方法如下所述。于基板中形成多个第一沟渠与较第一沟渠深的多个第二沟渠，再于第一沟渠中形成多个第一导体，第二沟渠中形成多个第二导体。如上所述，可由一或两个微影制程定义第一第二沟渠。
为让本发明的上述及其他目的、特征和优点能更明显易懂，下文特举较佳实施例配合附图作详细说明如下。
附图说明
图1为先前技术的埋入式WL DRAM结构的剖面示意图。
图2为本发明第一实施例的埋入式WL DRAM结构的剖面示意图。
图3为本发明第二实施例的埋入式WL DRAM结构的剖面示意图。
图4为本发明第三实施例的埋入式WL DRAM结构的剖面示意图。
图5A～5D为本发明第四实施例的埋入式WL DRAM结构的制造方法的剖面示意图，其中深度不同的沟渠由两个微影制程定义。
图6A～6H为本发明第五实施例的埋入式WL DRAM结构的制造方法的剖面示意图，其中深度不同的沟渠由单一微影制程定义。
附图标记：
100、200、500、600：基板
110、210a、210b、210c、210d、518、520、612、616：沟渠
120a、220a、524a：记忆胞用字元线
120b、220b、220c、220d、524b：隔离字元线
130、230、522：闸介电层
140a、240a：共用源极区
140b、240b：汲极区
202、222a、222b、222c、222d：顶面
224a、224b、224c、224d：底面
226：通道
228：电晶体
235：绝缘层
502、502a、602、602a：导体层
504、504a、604：硬罩幕层
506：TC/AC层
508：介电抗反射层(DARC)
510：间隙壁图案
512：第一罩幕层
514a、514b：沟渠图案
516：第二罩幕层
526：绝缘体
604a：硬罩幕图案
606：光阻图案
606a：经削窄的光阻图案
608：第一间隙壁
610、610a：第二间隙壁
614：填充材料
具体实施方式
以下述实施例参照附图进一步说明本发明，但这些实施例并非用以限制本发明的范围。具体而言，虽然下述实施例均与具埋入式字元线的DRAM结构及其制造有关，基于下述对实施例说明的教示，本发明亦可无困难地应用于具埋入式导体的其他各种IC结构及其制造。
实施例1～3：埋入式WL DRAM结构
图2为本发明第一实施例的一种埋入式WL DRAM结构的剖面示意图。
请参照图2，此DRAM结构包括具多个第一沟渠210a与较第一沟渠210a深的多个第二沟渠210b的半导体基板200、多条记忆胞用字元线220a、多条隔离字元线220b、闸介电层230、多个共用源极区240a及多个汲极区240b。记忆胞用字元线220a配置于第一沟渠210a中，并以闸介电层230与基板200相隔。隔离字元线220b配置于第二沟渠210b中，并以闸介电层230与基板200相隔。
记忆胞用字元线220a的顶面222a与隔离字元线220b的顶面222b低于基板200的顶面202。隔离字元线220b的底面224b低于记忆胞用字元线220a的底面224a。各第一沟渠210a与第二沟渠210b以绝缘层235填满。沟渠210a与沟渠210b间的部分基板200形成共用源极区240a与汲极区240b。
每一条隔离字元线220b配置于两条记忆胞用字元线220a之间。记忆胞用字元线220a划分为多对记忆胞用字元线，每一对以一条隔离字元线220b与相邻的另一对相隔。
一个汲极区240b、一个共用源极区240a、在两者之间的记忆胞用字元线220a的一部分、闸介电层230以及在该部分的记忆胞用字元线220a旁的通道226构成一个MOSFET电晶体228。每一个共用源极区240a由相邻的一对记忆胞共享。为简化图式，于图中将耦接至汲极区240b的电容器与耦接至共用源极区240a的位元线省略，如同图1的情形。
在此实施例中，隔离字元线220b的顶面222b与记忆胞用字元线220a的顶面222a实质上共平面。记忆胞用字元线220a与隔离字元线220b的材质均可包括金属性材料，例如氮化钛(TiN)、氮化钽(TaN)、钨或多晶硅，用以减低电阻。闸介电层230的材质可包括二氧化硅或氮化硅(SiN)。
每一条字元线记忆胞用字元线220a或隔离字元线220b的顶面与基板200的顶面202之间的距离约
而每一条记忆胞用字元线220a的厚度约
隔离字元线220b的底面224b可以比记忆胞用字元线220a的底面224a低
以下。
虽然在第一实施例中隔离字元线220b的顶面222b与记忆胞用字元线220a的顶面222a实质上共平面，但隔离字元线的顶面亦可低于记忆胞用字元线的顶面，以减少其与记忆胞用字元线之间的重叠区域，并增加其与位元线之间的距离。结果，隔离字元线与记忆胞用字元线之间的寄生电容及隔离字元线与位元线之间的寄生电容均可减小，而可改善DRAM的效能。以下说明两个此类实施例，作为本发明的第二及第三实施例。
图3为本发明第二实施例的一种埋入式WL DRAM结构的剖面示意图。
请参照图3，第二实施例与第一实施例不同的处在于其隔离字元线220c的顶面222c低于记忆胞用字元线220a的顶面222a，但高于其底面224a。隔离字元线220c的底面224c的深度与记忆胞用字元线220a的底面224a的深度之间的差异可与第一实施例中的相同。
然而，第二沟渠210c亦可形成得较第一实施例形成的第二沟渠210b(请参照图2)深，以维持隔离字元线220c的厚度及导电性。
图4为本发明第三实施例的一种埋入式WL DRAM结构的剖面示意图。
请参照图4，第三实施例与第二实施例不同的处在于隔离字元线220d的顶面222d更低于记忆胞用字元线220a的顶面222a，且与记忆胞用字元线220a的底面224a实质上共平面。隔离字元线220d的顶面222d甚至可低于记忆胞用字元线220a的底面224a。隔离字元线220d的底面224d可以比记忆胞用字元线220a的底面224a低以下。
在此实施例中，于隔离字元线220d与记忆胞用字元线220a之间实质上无重叠的区域，因此在隔离字元线220d与记忆胞用字元线220a之间的寄生电容可减到最小。
另一方面，本发明的埋入式WL DRAM结构的制造方法重点在形成深度不同的沟渠，其中较浅的沟渠用以形成记忆胞用字元线，而较深的沟渠用以形成隔离字元线。深度不同的第一沟渠与第二沟渠可以一或两个微影制程定义，如下文所例示者。
实施例4～5：埋入式WL DRAM结构的制造
图5A～5D为本发明第四实施例的埋入式WL DRAM结构的制程的剖面示意图，其中深度不同的沟渠由两个微影制程定义。
请参照图5A，在半导体基板500上依序形成导体层502、硬罩幕层504、TC/AC层506、介电抗反射层(DARC)508。半导体基板500例如是如单晶硅基板或磊晶硅基板。然后在介电抗反射层(DARC)508上形成用以定义沟渠的间隙壁图案510，其形成方法例如是：以第一微影制程定义形成具有双倍间距(pitch)的多个图案，再沉积共形层并其进行非等向性蚀刻，然后移除双倍间距的图案。不过，只要微影解析度足够，此种间隙壁图案510可以由微影制程直接定义的具有相同间距的多个图案取代。
然后以间隙壁图案510为罩幕依序蚀刻介电抗反射层(DARC)508与TC/AC层506，以形成第一罩幕层512，其中有用以定义记忆胞用字元线的沟渠的沟渠图案514a，以及用以定义隔离字元线的沟渠的沟渠图案514b。
导体层502是用于周边元件(未显示)的形成，其材质可包括掺杂多晶硅或无掺杂多晶硅。硬罩幕层504的材质可包括氮化SiN或SiO2。TC/AC层506是用于硬罩幕层504的蚀刻。介电抗反射层(DARC)508的材质可包括氮氧化硅(SiON)。间隙壁图案510的材质可包括氧化硅或SiN。
虽然本实施例中第一罩幕层512包括三层(TC/AC层506、介电抗反射层(DARC)508及间隙壁图案510)，但第一罩幕层亦可由单层或双层组成。举例而言，第一罩幕层可由单层间隙壁图案构成，其形成方法可类似上述的间隙壁图案510的形成方法。
请参照图5B，在基板500上形成由第二微影制程定义的第二罩幕层516，其覆盖用以形成记忆胞用字元线的沟渠的图案514a。第二罩幕层516的材质可包括光阻材料。然后以第一罩幕层512与第二罩幕层516为罩幕依序蚀刻硬罩幕层504、导体层502与基板500，以在基板500中形成多个沟渠518，其将在后续步骤中被加深后用以形成隔离字元线。
请参照图5C，移除第二罩幕层516。当第二罩幕层516的材质包括光阻材料时，其可藉溶剂剥除或电浆灰化而移除。接着依序蚀刻在用以形成记忆胞用字元线的沟渠图案514a下的硬罩幕层504、导体层502与基板500，并进一步以第一罩幕层512为罩幕蚀刻暴露于已存在的沟渠518中的部分基板500，以在基板500中形成用以形成记忆胞用字元线的多个沟渠520，并将用以形成隔离字元线的沟渠518加深至所需深度。其中，导体层502被蚀刻成图案化的导体层502a。
请参照图5D，移除第一罩幕层512，并在沟渠520与加深的沟渠518中形成闸介电层522。闸介电层522的材质可包括二氧化硅，并可以热氧化法形成。然后，在沟渠520中形成多条记忆胞用字元线524a，并在较深的沟渠518形成多条隔离字元线524b，其中每一条记忆胞用字元线524a及每一条隔离字元线524b以闸介电层522与基板500相隔。接下来，形成绝缘体526以封闭每一个沟渠518与沟渠520。绝缘体526的材质可包括PECVD氧化物、SiN或旋涂式介电质(SOD)。在随后的制程中移除剩余的硬罩幕层504a。
记忆胞用字元线524a与隔离字元线524b的形成方法可为：形成填满所有沟渠518与沟渠520的导体层(未显示)，然后将此导体层回蚀至预定高度。
如图5D或图2所示，当记忆胞用字元线524a与隔离字元线524b被设计成具有共平面的顶面时，可于单一步骤中完成回蚀。如图3或图4所示，当隔离字元线524b被设计成具有低于记忆胞用字元线524a的顶面的顶部表面时，可于两个步骤中完成回蚀。举例而言，可先遮蔽在用以形成记忆胞用字元线的沟渠520上及其中的部分导体层而回蚀在用以形成隔离字元线的较深沟渠518上及其中的部分导体层，然后再同时蚀刻剩余在沟渠518中的部分导体层与在沟渠520上及其中的部分导体层。
由于后续形成源/汲极(S/D)区及与其耦接的位元线与电容器的制程为所属技术领域中具有通常知识者所习知，故并未显示于图式中。
图6A～6H为本发明第五实施例的埋入式WL DRAM结构的制造方法的剖面示意图，其中深度不同的沟渠由单一微影制程定义。
请参照图6A，在基板600上依序形成导体层602、硬罩幕层604与光阻图案606。导体层602的材质可包括掺杂多晶硅或无掺杂多晶硅。硬罩幕层604的材质可包括SiN或SiO2。光阻图案606由单一微影制程定义。
请参照图6B，可利用干蚀刻将每一个光阻图案606削窄。然后以经削窄的光阻图案606a为罩幕蚀刻图案化硬罩幕层604，以形成硬罩幕图案604a。
请参照图6C，可以溶剂剥除或电浆灰化移除经削窄的光阻图案606a。然后在每一个硬罩幕图案604a的侧壁上形成第一间隙壁608，其形成方法例如是：沉积材料相同且实质上共形的薄膜，然后对此薄膜进行非等向性蚀刻。然后在每一个第一间隙壁608的侧壁上形成第二间隙壁610，其形成方法例如是类似上述者的沉积-非等向性蚀刻程序。用以形成第一间隙壁608或第二间隙壁610的沉积步骤可包括原子层沉积(ALD)制程，以对于共形薄膜的厚度(约等于每一个第一间隙壁608/第二间隙壁610的宽度)进行精确的控制。
第一间隙壁608与第二间隙壁610的材料依硬罩幕图案604a的材料而定，其中第一间隙壁608的材料在蚀刻剂中的蚀刻选择性须比硬罩幕图案604a与第二间隙壁610的材料高很多，以便藉湿蚀刻移除第一间隙壁608而不损失硬罩幕图案604a与第二间隙壁610。举例而言，当罩幕图案604a的材质包括SiN时，可令第一间隙壁608的材质包括氧化硅，第二间隙壁610的材质包括SiN。
请参照图6D，以罩幕图案604a、第一间隙壁608与第二间隙壁610为罩幕蚀刻导体层602与基板600，以在基板600中形成多个沟渠612，其将在后续步骤中被加深后用来形成隔离字元线。
请参照图6E，在基板600上形成填满沟渠612的填充材料614。填充材料614可为光阻材料、SiO2、SiN或SOD。此步骤是用以防止后续移除步骤污染沟渠612，但若该移除是以实质上不污染沟渠612的方式进行，则可省略此步骤。
请参照图6F，移除硬罩幕图案604a的顶部、第一间隙壁608的顶部、第二间隙壁610的顶部与填充材料614的顶部，使得剩余的硬罩幕图案604a、第一间隙壁608、第二间隙壁610与填充材料614具有共平面的顶面，且每一个剩余的第一间隙壁608a与剩余的第二间隙壁610a具有几乎为矩形的形状。此移除步骤可包括化学机械研磨(CMP)制程。
请参照图6G，移除填充材料614与剩余的第一间隙壁608a。当填充材料614为光阻材料时，例如可以溶剂剥除或电浆灰化移除的。当第一间隙壁608a的材质包括氧化硅时，例如可使用氢氟酸移除的。
请参照图6H，以剩余的罩幕图案604b与剩余的第二间隙壁610a为罩幕蚀刻导体层602与基板600，以形成图案化的导体层602a以及用以形成记忆胞用字元线的多个沟渠616，并加深用以形成隔离字元线的已存沟渠612。
其后，可如第四实施例般形成闸介电层、记忆胞用字元线与隔离字元线，以及沟渠封闭用绝缘体(未显示)，其方法可如同图5D对应段落中所述的形成闸介电层522、记忆胞用字元线524a、隔离字元线524b与沟渠封闭用绝缘体526的方法。
在本实施例的一例中，相邻两硬罩幕图案604a之间的距离与每个硬罩幕图案604a的宽度的比例等于5(图6B)，且每一个第一间隙壁608或第二间隙壁610的宽度等于每一个硬罩幕图案604a的宽度(图6C)。结果，用以定义一条隔离字元线的沟渠612(图6D)的两个相对的第二间隙壁610(图6C)之间隙的宽度与用以定义一条记忆胞用字元线的沟渠616(图6H)的每一个剩余的第一间隙壁608a(图6F)的宽度相同，因此每一个沟渠612(或形成于其中的隔离字元线)的宽度与每一个沟渠616(或形成于其中的记忆胞用字元线)的宽度(图6H)相同。
由于后续形成源/汲极(S/D)区、位元线及电容器的制程为所属技术领域中具有通常知识者所习知，故并未显示于此。
另外，虽然上述实施例在形成硬罩幕层(硬罩幕层504或硬罩幕层604)之前在基板上形成导体层(导体层502或导体层602)而用作图案化硬罩幕层504或硬罩幕层604的蚀刻终止层及周边元件的闸极层，但当周边元件的闸极是在埋入式WL定义之后才形成时，可省略该导体层。
在本发明的埋入式WL DRAM结构中，由于隔离字元线的底面低于记忆胞用字元线的底面，所以与隔离字元线的底面与记忆胞用字元线的底面共平面的先前技术相较下，相邻记忆胞之间的隔离效果获得改善。
此外，当隔离字元线的顶面低于记忆胞用字元线的顶面时，隔离字元线与记忆胞用字元线之间的寄生电容和隔离字元线与位元线之间的寄生电容均减小，而可进一步改善DRAM的效能。
再者，虽然上述制造方法是用于DRAM结构而形成埋入基板的记忆胞用字元线与较深的隔离字元线，其亦可应用于其他具有埋入式导体的IC结构的制造，以形成深度不同的沟渠，藉此使埋入式导体具有不同的深度。
虽然本发明已以实施例揭示如上，但其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意改动或等同替换，故本发明的保护范围当以本申请权利要求书所界定为准。
Claims (26)
1.一种具有埋入式字元线的DRAM结构，其特征在于，包括：
一半导体基板；
多条记忆胞用字元线，埋入于该基板中，并以第一闸介电层与该基板相隔；以及
多条隔离字元线，埋入于该基板中，并以第二闸介电层与该基板相隔，
其中，该些记忆胞用字元线的顶面与该些隔离字元线的顶面低于该基板的顶面，且该些隔离字元线的底面低于该些记忆胞用字元线的底面。
2.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些隔离字元线的顶面与该些记忆胞用字元线的顶面实质上共平面。
3.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些隔离字元线的顶面低于该些记忆胞用字元线的顶面，但高于该些记忆胞用字元线的底面。
4.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些隔离字元线的顶面与该些记忆胞用字元线的底面实质上共平面，或低于该些记忆胞用字元线的底面。
5.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些记忆胞用字元线划分为多对记忆胞用字元线，其中每一对以一条隔离字元线与相邻的另一对记忆胞用字元线相隔。
6.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些记忆胞用字元线与该些隔离字元线的材质包括金属性材料。
7.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该金属性材料包括氮化钛、氮化钽、钨或多晶硅。
8.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该第一闸介电层与该第二闸介电层的材质包括二氧化硅或氮化硅。
9.根据权利要求1所述的具有埋入式字元线的DRAM结构，其中该些记忆胞用字元线的顶面比该基板的顶面低约700～
且该些记忆胞用字元线的厚度约为700～
10.根据权利要求9所述的具有埋入式字元线的DRAM结构，其中该些隔离字元线的底面比该些记忆胞用字元线的底面低
以下。
11.一种具有埋入式字元线的DRAM结构的制造方法，其特征在于，包括：
在一半导体基板中形成多个第一沟渠与较该些第一沟渠深的多个第二沟渠；
在每一个第一沟渠与每一个第二沟渠中形成一闸介电层；以及
在该些第一沟渠中形成多条记忆胞用字元线，且在该些第二沟渠中形成多条隔离字元线，
其中，该些隔离字元线的顶面与该些记忆胞用字元线的顶面低于该基板的顶面。
12.根据权利要求11所述的具有埋入式字元线的DRAM结构的制造方法，其中形成该些第一沟渠与该些第二沟渠的步骤包括：
在该基板上形成第一罩幕层，其中具有该些第一沟渠的图案与该些第二沟渠的图案；
形成第二罩幕层，其覆盖该些第一沟渠的图案；
以该第一罩幕层与该第二罩幕层为罩幕蚀刻该基板，以形成该些第二沟渠；
移除该第二罩幕层；以及
以该第一罩幕层为罩幕蚀刻该基板，以形成该些第一沟渠，并加深该些第二沟渠。
13.根据权利要求11所述的具有埋入式字元线的DRAM结构的制造方法，其中形成该些第一沟渠与该些第二沟渠的步骤包括：
在该基板上形成多个罩幕图案；
在每一个罩幕图案的侧壁上形成第一间隙壁；
在每一个第一间隙壁的侧壁上形成第二间隙壁；
以该些罩幕图案、该些第一间隙壁与该些第二间隙壁为罩幕蚀刻该基板，以形成该些第二沟渠；
移除该些罩幕图案的顶部、该些第一间隙壁的顶部与该些第二间隙壁的顶部；
移除剩余的该些第一间隙壁；以及
以剩余的该些罩幕图案与剩余的该些第二间隙壁为罩幕蚀刻该基板，以形成该些第一沟渠，并加深该些第二沟渠。
14.根据权利要求13所述的具有埋入式字元线的DRAM结构的制造方法，其中移除该些罩幕图案的顶部、该些第一间隙壁的顶部与该些第二间隙壁的顶部的步骤包括化学机械研磨制程。
15.根据权利要求14所述的具有埋入式字元线的DRAM结构的制造方法，还包括在该些第二沟渠形成之后，但在该些罩幕图案的顶部、该些第一间隙壁的顶部及该些第二间隙壁的顶部移除之前，于该基板上形成填充该些第二沟渠的一填充材料。
16.根据权利要求15所述的具有埋入式字元线的DRAM结构的制造方法，其中该填充材料包括一光阻材料。
17.根据权利要求13所述的具有埋入式字元线的DRAM结构的制造方法，其中形成该些第一间隙壁的步骤与形成该些第二间隙壁的步骤中的至少一个步骤包括原子层沉积制程。
18.根据权利要求11所述的具有埋入式字元线的DRAM结构的制造方法，其中该些隔离字元线的顶面与该些记忆胞用字元线的顶面实质上共平面。
19.根据权利要求11所述的具有埋入式字元线的DRAM结构的制造方法，其中该些隔离字元线的顶面低于该些记忆胞用字元线的顶面，但高于该些记忆胞用字元线的底面。
20.根据权利要求11所述的具有埋入式字元线的DRAM结构的制造方法，其中该些隔离字元线的顶面与该些记忆胞用字元线的底面实质上共平面，或低于该些记忆胞用字元线的底面。
21.一种具有埋入式导体的集成电路结构，其特征在于，包括：
一基板；
多个第一导体，埋入于该基板中；以及
多个第二导体，埋入于该基板中，该些第二导体的底面低于该些第一导体的底面。
22.根据权利要求21所述的具有埋入式导体的集成电路结构，其中该集成电路包括存储器，该基板包括一半导体基板，该些第一导体包括多条记忆胞用字元线，且该些第二导体包括多条隔离字元线，该集成电路结构还包括：
一闸介电层，其使每一个记忆胞用字元线和每一个隔离字元线与该基板相隔。
23.一种具有埋入式导体的IC结构的制造方法，其特征在于，包括：
在一基板中形成多个第一沟渠，以及较该些第一沟渠深的多个第二沟渠；
在该些第一沟渠中形成多个第一导体，且在该些第二沟渠中形成多个第二导体。
24.根据权利要求23所述的具有埋入式导体的IC结构的制造方法，其中形成该些第一沟渠与该些第二沟渠的步骤包括：
在该基板上形成第一罩幕层，其中有该些第一沟渠的图案与该些第二沟渠的图案；
形成第二罩幕层，其覆盖该些第一沟渠的图案；
以该第一罩幕层与该第二罩幕层为罩幕蚀刻该基板，以形成该些第二沟渠；
移除该第二罩幕层；以及
以该第一罩幕层为罩幕蚀刻该基板，以形成该些第一沟渠，并加深该些第二沟渠。
25.根据权利要求23所述的具有埋入式导体的IC结构的制造方法，其中形成该些第一沟渠与该些第二沟渠的步骤包括：
在该基板上形成多个罩幕图案；
在每一个罩幕图案的侧壁上形成第一间隙壁；
在每一个第一间隙壁的侧壁上形成第二间隙壁；
以该些罩幕图案、该些第一间隙壁与该些第二间隙壁为罩幕蚀刻该基板，以形成该些第二沟渠；
移除该些罩幕图案的顶部、该些第一间隙壁的顶部与该些第二间隙壁的顶部；
移除剩余的该些第一间隙壁；以及
以剩余的该些罩幕图案与剩余的该些第二间隙壁为罩幕蚀刻该基板，以形成该些第一沟渠，并加深该些第二沟渠。
26.根据权利要求23所述的具有埋入式导体的IC结构的制造方法，其中该集成电路包括存储器，该基板包括一半导体基板，该些第一导体包括多条记忆胞用字元线，且该些第二导体包括多条隔离字元线，该制造方法还包括：
在该些第一沟渠与该些第二沟渠中形成该些第一导体与该些第二导体之前，于每一个第一沟渠与每一个第二沟渠中形成一闸介电层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |