TW202329235A - 具有不同深度特徵之半導體元件結構的製備方法 - Google Patents

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Abstract

本揭露提供一種半導體元件結構的製備方法。該製備方法包括形成一目標層在一半導體基底上；以及形成複數個第一能量敏感圖案在該目標層上。該製備方法亦包括形成一加襯層以共形地覆蓋該等第一能量敏感圖案。一第一開口形成在該加襯層上以及在該等第一能量敏感圖案之間。該製備方法還包括以一第二能量敏感圖案填滿該第一開口；以及執行一蝕刻製程以形成複數個第二開口以及一第三開口在該目標層中，其中該第三開口位在該等第二開口之間，而該等第二開口與該第三開口具有不同深度。。

Description

具有不同深度特徵之半導體元件結構的製備方法
本申請案主張美國第17/571,269及17/573,253號專利申請案之優先權（即優先權日為「2022年1月7日及2022年1月11日」），其內容以全文引用之方式併入本文中。
本揭露關於一種半導體元件結構的製備方法。特別是有關於一種具有不同深度之開口的半導體元件結構的製備方法。
對於許多現代應用，半導體元件是不可或缺的。隨著電子科技的進步，半導體元件的尺寸變得越來越小，於此同時提供較佳的功能以及包含較大的積體電路數量。由於半導體元件的規格小型化，實現不同功能的半導體元件之不同型態與尺寸規模，整合(integrated)並封裝(packaged)在一單一模組中。再者，許多製造步驟執行於各式不同型態之半導體裝置的整合(integration)。
然而，該等半導體元件的製造與整合包含許多複雜步驟與操作。在該等半導體元件中的整合變得越加複雜。該等半導體元件之製造與整合的複雜度中的增加可能造成多個缺陷。據此，有持續改善該等半導體元件之製造流程的需要，以便解決該等問題。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一目標層在一半導體基底上；以及形成一第一能量敏感圖案在該目標層上。該製備方法亦包括形成一加襯層以覆蓋該第一能量敏感圖案；以及形成一第二能量敏感圖案在該加襯層上。該第一能量敏感圖案與該第二能量敏感圖案為交錯排列。該製備方法還包括執行一蝕刻製程以形成一第一開口以及一第二開口在該目標層中。該第一開口與該第二開口具有不同深度。
在一實施例中，該第一開口與該第二開口為交錯排列。在一實施例中，該第二能量敏感圖案與該第一能量敏感圖案藉由該加襯層而分隔開。在一實施例中，該第一能量敏感圖案的一上表面以及各側壁被該加襯層所覆蓋。在一實施例中，該第二能量敏感圖案的一下表面高於該第一能量敏感圖案的一下表面。在一實施例中，該第二能量敏感圖案的一上表面高於該第一能量敏感圖案的一上表面。
在一實施例中，該第一能量敏感圖案的一上表面高於該第二能量敏感圖案的一下表面。在一實施例中，該加襯層包括一有機聚合物材料。在一實施例中，在該蝕刻製程期間，移除該第一能量敏感圖案、該第二能量敏感圖案以及該加襯層。在一實施例中，該第一能量敏感圖案與該第二能量敏感圖案包含不同材料。
在一實施例中，該第一能量敏感圖案的一材料相同於該第二能量敏感圖案的一材料。在一實施例中，該製備方法還包括在該加襯層形成之前，執行一能量處理製程以將該第一能量敏感圖案的一上部轉換成一處理部。在一實施例中，在該蝕刻製程期間，該處理部的一蝕刻率不同於該第二能量敏感圖案的一蝕刻率。在一實施例中，該製備方法還包括在該蝕刻製程之前，執行一能量處理製程以將該第二能量處理圖案的一上部轉換成一處理部。在一實施例中，在該蝕刻製程期間，該處理部的一蝕刻率不同於該第一能量敏感圖案的一蝕刻率。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一目標層在一半導體基底上；以及形成複數個第一能量敏感圖案在該目標層上。該製備方法亦包括形成一加襯層以共形地覆蓋該等第一能量敏感圖案。一第一開口形成在該加襯層上以及在該等第一能量敏感圖案之間。該製備方法還包括以一第二能量敏感圖案填滿該第一開口；以及執行一蝕刻製程以形成複數個第二開口以及一第三開口在該目標層中，其中該第三開口位在該等第二開口之間，而該等第二開口與該第三開口具有不同深度。
在一實施例中，該等第二開口的各深度大致上相同。在一實施例中，該第一能量敏感圖案包含一第一材料，該第二能量敏感圖案包含一第二材料，且該第一材料不同於該第二材料。在一實施例中，在該蝕刻期間，該等第一能量敏感圖案具有一第一蝕刻率，該第二能量敏感圖案具有一第二蝕刻率，而該第二蝕刻率不同於該第一蝕刻率。在一實施例中，在該蝕刻製程期間，該加襯層具有一第三蝕刻率，而該第一蝕刻率與該第二蝕刻率每一個均大於該第三蝕刻率。
在一實施例中，該第一能量敏感圖案的一材料以及該第二能量敏感圖案的一材料是相同的。在一實施例中，該製備方法還包括在該加襯層形成之前，執行一能量處理製程以將每一個第一能量敏感圖案的至少一部分轉換成一處理部。在一實施例中，該等處理部的各上表面以及各側壁被該加襯層所覆蓋。在一實施例中，該製備方法還包括在該蝕刻製程執行之前，執行一能量處理製程，以將該第二能量敏感圖案的至少一部分轉換成一處理部。在一實施例中，該製備方法還包括在該加襯層形成之前，在每一個第一能量敏感圖案上執行一能量處理製程；以及在該蝕刻製程執行之前，在該第二能量敏感圖案上執行另一個能量處理製程。
本揭露提供一種半導體元件結構的製備方法之一些實施例。該製備方法包括形成一第一能量敏感圖案在一目標層上；形成一加襯層以覆蓋該第一能量敏感圖案；以及形成一第二能量敏感圖案在該加襯層上。在一些實施例中，該第一能量敏感圖案與該第二能量敏感圖案為交錯排列。該製備方法亦包括執行一蝕刻製程以形成多個開口在該目標層中，且該等開口具有不同深度。由於具有不同深度的該等開口可同時形成，因此可降低該半導體元件結構的製造成本以及時間，並可達到更佳的設計靈活性。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是流程示意圖，例示本揭露一些實施例之半導體元件結構100的製備方法10，而製備方法10包括步驟S11、S13、S15、S17、S19。先簡短地介紹圖1的步驟S11到S19，然後再結合圖5到圖12進行描述。如圖1所示，製備方法10在步驟S11開始，其為一目標層形成在一半導體基底上。
接著，在步驟S13，多個第一能量敏感圖案形成在該目標層上。在一些實施例中，該等第一能量敏感圖案相互分隔開。在一些實施例中，該等第一能量敏感圖案包括一交聯化合物，該交聯化合物具有一交聯官能基團。在一些實施例中，該交聯官能基團包括一雙鍵結。
在步驟S15，形成一加襯層以覆蓋該等第一能量敏感圖案，而在步驟S17，多個第二能量敏感圖案形成在該加襯層上。在一些實施例中，該等第一能量敏感圖案與該等第二能量敏感圖案為交錯排列。在一些實施例中，該等第一能量敏感圖案與該等第二能量敏感圖案藉由該加襯層而相互分隔開。
接下來，執行一蝕刻製程，以形成多個第一開口以及多個第二開口在該目標層中。在一些實施例中，該等第一開口與該等第二開口具有不同深度。舉例來說，每一個第一開口具有一第一深度，該等第一深度大致上是相同的，每一個第二開口具有一第二深度，該等第二深度大致上是相同的，而該等第二深度不同於該等第一深度。
在一些實施例中，該等第一開口與該等第二開口為交錯排列。在一些實施例中，該等第一開口與該等第二開口相互分隔開。在一些實施例中，具有不同深度的該等第一開口與該等第二開口是同時形成在該目標層中。舉例來說，該等第一開口與該等第二開口使用相同製程而在相同階段所形成。在步驟S19之後，即獲得半導體元件結構100。
圖2是流程示意圖，例示本揭露一些實施例之半導體元件結構100的製備方法30，而製備方法30包括步驟S31、S33、S35、S37、S39、S41。先簡短地介紹圖2的步驟S31到S41，然後再結合圖13到圖15或是圖16到圖18進行描述。步驟S31與S33類似於圖1的步驟S11與S13。
在該等第一能量敏感圖案形成之後，在步驟S35，執行一能量處理製程，以將每一個第一能量敏感圖案的至少一部分轉換成一處理部。在一些實施例中，該等第一能量敏感圖案的各上部轉換成多個處理部。在一些實施例中，該等第一能量敏感圖案完全轉換成多個處理部。再者，在一些實施例中，該能量處理製程包括一電子束(e-beam) 寫入製程。然而，可替代地使用任何其他適合的製程，例如離子束寫入製程。
接著，步驟S37類似於圖1的步驟S15。在一些實施例中，由步驟S35所形成的該等處理部被該加襯層所覆蓋。步驟S39及S41類似於圖1的步驟S17及S19。如上所述，具有不同深度的該等第一開口與該等第二開口同時形成在該目標層中。舉例來說，該等第一開口與該等第二開口使用相同製程而在相同階段所形成。
圖3是流程示意圖，例示本揭露一些實施例之半導體元件結構100的製備方法50，而製備方法50包括步驟S51、S53、S55、S57、S59、S61。先簡短地介紹圖3的步驟S51到S61，然後再結合圖19或圖20進行描述。
圖3的步驟S51到S57類似於圖1的步驟S11到S17。在該等第二能量敏感圖案形成之後，在步驟S59，執行一能量處理製程以將每一個第二能量敏感圖案的至少一部分轉換成一處理部。在一些實施例中，該等第二能量敏感圖案的各上部轉換成多個處理部。在一些實施例中，該等第二能量敏感圖案完全轉換成多個處理部。再者，在一些實施例中，該能量處理製程包括一電子束寫入製程。然而，可替代地使用任何其他適合的製程，例如離子束寫入製程。
接著，步驟S61類似於圖1的步驟S19。如上所述，具有不同深度的該等第一開口與該等第二開口同時形成在該目標層中。舉例來說，該等第一開口與該等第二開口使用相同製程而在相同階段所形成。
圖4是流程示意圖，例示本揭露一些實施例之半導體元件結構100的製備方法70，而製備方法70包括步驟S71、S73、S75、S77、S79、S81、S83。先簡短地介紹圖4的步驟S71到S83，然後再結合圖21進行描述。
步驟S71與S73類似於圖1的步驟S11及S13。在該等第一能量敏感圖案形成之後，在步驟S75，執行一能量處理製程以將每一個第一能量敏感圖案的至少一部分轉換成一處理部。在一些實施例中，該等第二能量敏感圖案的各上部轉換成多個處理部。在一些實施例中，該等第二能量敏感圖案完全轉換成多個處理部。再者，在一些實施例中，該能量處理製程包括一電子束寫入製程。然而，可替代地使用任何其他適合的製程，例如離子束寫入製程。
接著，步驟S77類似於圖1的步驟S15。在一些實施例中，由步驟S75所形成的該等處理部被該加襯層所覆蓋。用於形成該等第二能量敏感圖案的步驟S79類似於圖1的步驟S17，且不再重複其細節。在該等第二能量敏感圖案形成之後，在步驟S81，執行另一個能量處理製程以將每一個第二能量處理圖案的至少一部分轉換成一處理部。
在一些實施例中，該等第二能量敏感圖案的各上部轉換成多個處理部。在一些實施例中，該等第二能量敏感圖案完全轉換成多個處理部。在步驟S75類似於在該等第一能量敏感圖案上所執行的該能量處理製程，在該等第二能量敏感圖案上所執行的該能量處理製程可包括一電子束寫入製程。然而，可替代地使用任何其他適合的製程，例如離子束寫入製程。
接著，步驟S83類似於圖1的步驟S19。如上所述，具有不同深度的該等第一開口與該等第二開口同時形成在該目標層中。舉例來說，該等第一開口與該等第二開口使用相同製程而在相同階段所形成。
圖5到圖12是剖視示意圖，例示本揭露一些實施例藉由圖1的製備方法10而形成半導體元件結構100(圖12)的不同階段。如圖5所示，依據一些實施例，一目標層103形成在一半導體基底101上。其對應步驟繪示在如圖1所示之製備方法10中的步驟S11。
半導體基底101可為一半導體晶圓，例如一矽晶圓。取代地或此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他可應用的方法製造。
在一些實施例中，目標層103包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、一低介電常數的介電材料或其他適合的材料。然而，可利用任何適合的材料。在一些實施例中，目標層103的製作技術可包含一沉積製程，例如一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一原子層沉積(ALD)製程、一旋轉塗佈製程或其他適合的方法。
仍請參考圖5，依據一些實施例，一能量敏感層105形成在目標層103上，且具有多個開口110的一圖案化硬遮罩107形成在能量敏感層105上。在一些實施例中，能量敏感層105包括一交聯化合物，該交聯化合物具有一交聯官能基團。在一些實施例中，該交聯官能基團包括一雙鍵結。在一些實施例中，該交聯化合物具有一氫鍵結性基團(hydrogen-bonding group)、可聚合物化的丁二炔基團(polymerizable diacetylene group)或其組合。類似於用於形成目標層103的方法，能量敏感層105的製作技術可包含一沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一旋轉塗佈製程或其他適合的方法。
此外，圖案化硬遮罩107的製作技術可包含一程序，包括沉積與圖案化。在一些實施例中，圖案化硬遮罩107包括多個開口110，其暴露能量敏感層105，而圖案化硬遮罩107當作用於一接續之蝕刻製程的一遮罩使用。在一些實施例中，圖案化硬遮罩107包括氧化矽、氮化矽、氮氧化矽、碳氧化矽、氮化矽碳(silicon carbon nitride)、金屬氧化物或其他適合的材料。在一些實施例中，圖案化硬遮罩107選擇一蝕刻率，其低於能量敏感層105。
接下來，如圖6所示，依據一些實施例，使用圖案化硬遮罩107當作一遮罩而在能量敏感層105上執行一蝕刻製程，以便形成多個第一能量敏感圖案115以及多個開口120。其對應步驟繪示在如圖1所示之製備方法10中的步驟S13。在一些實施例中，該等第一能量敏感圖案115藉由該等開口120而相互分隔開，而目標層103藉由該等開口120而暴露。該蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程或其組合。
如圖7所示，依據一些實施例，在該等開口120形成在該等第一能量敏感圖案115之間之後，移除圖案化硬遮罩107。在一些實施例中，藉由一剝除(stripping)製程、一灰化(ashing)製程、一蝕刻製程或其他適合的製程以移除圖案化硬遮罩107。
然後，如圖8所示，依據一些實施例，共形地形成一加襯層123以覆蓋該等第一能量敏感圖案115與目標層105。其對應步驟繪示在如圖1所示之製備方法10中的步驟S15。在一些實施例中，多個開口130形成在加襯層123上以及在該等第一能量敏感圖案115之間。
在一些實施例中，該等第一能量敏感圖案115的各側壁115S與各上表面115T以及目標層103藉由該等開口120而暴露的上表面103T(參考圖7)是被加襯層123所覆蓋。在一些實施例中，加襯層123包括一有機聚合物材料，例如樹脂(resin)、苯環丁烯(benzocyclobutene，BCB)或其他適合的材料。在一些實施例中，加襯層123的製作技術包括一沉積製程，例如一CVD製程、一PVD製程、一ALD製程或其他適合的方法。
接著，如圖9所示，依據一些實施例，多個第二能量敏感圖案137形成在加襯層123上。在一些實施例中，在加襯層123上以及在該等第一能量敏感圖案115之間的該等開口130被該等第二能量敏感圖案137所填滿。在一些實施例中，該等第一能量敏感圖案115與該等第二能量敏感圖案137是呈交錯排列。其對應步驟繪示在如圖1所示之製備方法10中的步驟S17。
用於形成該等第二能量敏感圖案137的一些材料可類似於或相同於用於形成該等第一能量敏感圖案115的材料，且在文中不再重複。在本實施例中，該等第一能量敏感圖案115與該等替二能量敏感圖案130包含不同材料。在一些實施例中，該等第二能量敏感圖案137的製作技術包含一沉積製程以及接續的一平坦化製程。舉例來說，形成一能量敏感層(圖未示)以覆蓋如8的結構，且平坦化該能量敏感層直到加襯層123暴露為止。該平坦化製程可包括一拋光(grinding)製程、一化學機械研磨(CMP)製程、一蝕刻製程或其組合。
在一些實施例中，該等第二能量敏感圖案137的各下表面137B高於該等第一能量敏感圖案115的各下表面115B。在一些實施例中，該等第二能量敏感圖案137的各上表面137T高於該等第一能量敏感圖案115的各上表面115T。在一些實施例中，該等第一能量敏感圖案115的上表面115T高於該等第二能量敏感圖案137的各下表面137B。
接下來，如圖10到圖12所示，依據一些實施例，執行一蝕刻製程以形成多個第一開口180以及多個第二開口170在目標層103中。其對應步驟繪示在如圖1所示之製備方法10中的步驟S19。圖10到圖12依據一些實施例而分別顯示在該蝕刻製程中的不同階段。
在一些實施例中，在該蝕刻製程期間，該等第一能量敏感圖案115的蝕刻率以及該等第二能量敏感圖案137的蝕刻率每一個均大於加襯層123的蝕刻率，且由於其包含不同材料，所以該等第一能量敏感圖案115的蝕刻率不同於該等第二能量敏感圖案137的蝕刻率。在本實施例中，該等第一能量敏感圖案115的蝕刻率大於該等第二能量敏感圖案137的蝕刻率，但本揭露並不以此為限。在一替代的實施例中，該等第二能量敏感圖案137的蝕刻率大於該等第一能量敏感圖案115的蝕刻率。
如圖10所示，依據一些實施例，在該蝕刻製程的第一階段期間，由於該等第二能量敏感圖案137的蝕刻率高於加襯層123的蝕刻率，所以多個開口140形成在每兩個相鄰的第一能量敏感圖案115之間。然後，如圖11所示，依據一些實施例，在該蝕刻製程的第二階段期間，加深該等開口140以形成多個開口150，且蝕刻該等第一能量敏感圖案115以形成多個開口160。
在一些實施例中，由於該等第一能量敏感圖案115的蝕刻率大於加襯層123的蝕刻率，所以該等開口150的各下表面高於該等開口160的各下表面。在一些實施例中，該等開口160到達目標層103。舉例來說，目標層103的上表面103T藉由該等開口160而部分暴露，但並未藉由該等開口150而暴露。
接著，如圖12所示，依據一些實施例，在該蝕刻製程的最後階段期間，加深該等開口160與150以形成該等第一開口180與該等第二開口170在目標層103中。由於該等第一能量敏感圖案115與該等第二能量敏感圖案137的各蝕刻率是不同的，所以該等開口170與180具有不同深度。舉例來說，每一個第一開口180具有一第一深度D1，該等第一深度大致上是相同的，每一個第二開口170具有一第二深度D2，該等第二深度大致上是相同的，而該等第二深度D2不同於該等第一深度D1。
如上所述，由於在本實施例中，該等第一能量敏感圖案115的蝕刻率大於該等第二能量敏感圖案137的蝕刻率，所以該等第一開口180的各第一深度D1大於該等第二開口170的各第二深度D2。然而，在一取代的實施例中，由於該等第二能量敏感圖案137的蝕刻率大於該等第一能量敏感圖案115的蝕刻率，所以該等第二開口170的各第二深度D2大於該等第一開口180的各第一深度D1。在該等第一開口180與該等第一開口170形成在目標層103中之後，即獲得半導體元件結構100。
圖13到圖15是剖視示意圖，例示本揭露一些實施例藉由圖2的製備方法30而形成半導體元件結構100(圖12)的不同階段。如圖13所示，依據一些實施例，在目標層103與該等第一能量敏感圖案115形成後(對應於圖2的步驟S31及S33，且其細節已在參考圖5到圖7的該等實施例中進行討論)，執行一能量處理製程已使該等第一能量敏感圖案115的各上部轉換成多個處理部209。其對應步驟繪示在如圖2所示之製備方法30中的步驟S35。
在一些實施例中，該能量處理製程包括一電子束寫入製程、一離子束寫入製程或其他適合的製程。再者，在一些實施例中，該能量處理製程的能量源包括電子束、離子束、可見光、紫外光(UV)、深紫外光(DUV)、超紫外光(EUV)、X光或其他適合的能量源。
接下來，如圖14所示，依據一些實施例，共形地形成加襯層123以覆蓋該等第一能量敏感圖案115。其對應步驟繪示在如圖2所示之製備方法30中的步驟S37。在一些實施例中，該等處理部209的各上表面209T與各側壁209S被加襯層123所覆蓋。在一些實施例中，該等開口130形成在加襯層123上以及在任何相鄰的兩個第一能量敏感圖案115之間(或是任何兩個相鄰處理部209之間)。加襯層123的細節大致相同於圖8，且因此在文中不再重複。
然後，如圖15所示，依據一些實施例，該等第二能量敏感圖案137形成在加襯層123上。其對應步驟繪示在如圖2所示之製備方法30中的步驟S39。在一些實施例中，該等開口130被該等第二能量敏感圖案137所填滿。在一些實施例中，該等第一能量敏感圖案115(或是該等處理部209)以及該等第二能量敏感圖案137成一交錯排列的配置。
該等第二能量敏感圖案137的細節大致相同於圖9，且因此在文中不再重複。在本實施例中，該等第一能量敏感圖案115(例如該等第一能量敏感圖案115之該等未處理部的材料)以及等第二能量敏感圖案137大致是相同的。
在該等第二能量敏感圖案137形成之後，使用如上所述之該等製程在多個階段執行一蝕刻製程，其不再重複。在一些實施例中，在該蝕刻製程期間，該等處理部209的蝕刻率不同於該等第一能量敏感圖案115以及該等第二能量敏感圖案137的各蝕刻率。在本實施例中，該等處理部209的蝕刻率大於該等第一能量敏感圖案115以及該等第二能量敏感圖案137的各蝕刻率，但本揭露並不以此為限。在一替代的實施例中，該等處理部209的蝕刻率小於該等第一能量敏感圖案115以及該等第二能量敏感圖案137的各蝕刻率。
如圖12所示，依據一些實施例，在該蝕刻製程執行之後，該等第一開口180與該等第二開口170形成在目標層103中。在目標層103中之該等開口的細節不再重複。其對應步驟繪示在如圖2所示之製備方法30中的步驟S41。在該等第一開口180與該等第二開口170形成之後，即獲得半導體元件結構100。
圖16到圖18是剖視示意圖，例示本揭露一些替代實施例藉由圖2的製備方法30而形成半導體元件結構100(圖12)的不同階段。在圖16到圖18中所描述的製備方法類似於或相同於在圖13到圖15中所描述的製備方法，除了該等第一能量敏感圖案115完全轉換成多個處理部309之外。換言之，在該能量處理製程執行之後，在該等第一能量敏感圖案115中沒有留下未處理部。
如圖16所示，依據一些實施例，類似於如圖13所示的步驟，在目標層103與該等第一能量敏感圖案115形成之後(對應圖2的步驟S31與S33，已在參考圖5到圖7的實施例中討論過其細節)，執行一能量處理製程以使該等第一能量敏感圖案115完全轉換成該等處理部309。其對應步驟繪示在如圖2所示之製備方法30中的步驟S35。
如圖17所示，在一些實施例中，在該等處理部309形成之後，共形地形成加襯層123以覆蓋該等處理部309的各上表面309T以及各側壁309S。其對應步驟繪示在如圖2所示之製備方法30中的步驟S37。然後，如圖18所示，依據一些實施例，該等第二能量敏感圖案137形成在加襯層123上。其對應步驟繪示在如圖2所示之製備方法30中的步驟S39。在一些實施例中，該等處理部309(從該等第一能量敏感圖案115所轉換的)以及該等第二能量敏感圖案137呈交錯排列的配置。
在本實施例中，該等第一能量敏感圖案115(例如在處理之前之該等第一能量敏感圖案115的材料)以及該等第二能量敏感圖案137的材料大致是相同的。在該等第二能量敏感圖案137形成之後，使用如上所述之該等製程在多個階段中執行一蝕刻製程(參考圖10到圖12)，其不再重複。在一些實施例中，在該蝕刻製程期間，該等處理部309的蝕刻率不同於該等第二能量敏感圖案137的蝕刻率。在本實施例中，該等處理部309的蝕刻率大於該等第二能量敏感圖案137的蝕刻率，但本揭露並不以此為限。在一替代的實施例中，該等處理部309的蝕刻率小於該等第二能量敏感圖案137的蝕刻率。
如圖12所示，依據一些實施例，在該蝕刻製程執行之後，該等第一開口180與該等第二開口170形成在目標層103中。不再重複在目標層103中之該等開口的細節。其對應步驟繪示在如圖2所示之製備方法30中的步驟S41。在該等第一開口180與該等第二開口170形成在目標層103中之後，即獲得半導體元件結構100。
圖19是剖視示意圖，例示本揭露一些實施例藉由圖3的製備方法50而形成半導體元件結構100(圖12)的一中間階段。如圖19所示，目標層103、該等第一能量敏感圖案115、加襯層123以及該等第二能量敏感圖案137對應圖3的步驟S51到圖57而形成，且細節已經在參考圖5-9的該等實施例中進行討論。在本實施例中，該等第一能量敏感圖案115與該等第二能量敏感圖案137的材料大致是相同的。
接下來，依據一些實施例，在該等第二能量敏感圖案137上執行一能量處理製程，以使該等第二能量敏感圖案137的各上部轉換成多個處理部409。其對應步驟繪示在如圖3所示之製備方法50中的步驟S59。在一些實施例中，該能量處理製程包括一電子束寫入製程、一離子束寫入製程或其他適合的製程。此外，在一些實施例中，該能量處理製程的能量源包括電子束、離子束、可見光、UV、DUV、EUV、X光或其他適合的能量源。
在該等處理部409形成之後，使用如上所述之該等製程在多個階段中執行一蝕刻製程(參考圖10到圖12)，其不再重複。在一些實施例中，在該蝕刻製程之後，該等處理部409的蝕刻率不同於該等第一能量敏感圖案115與該等第二能量敏感圖案137的各蝕刻率。在本實施例中，該等處理部409的蝕刻率小於該等第一能量敏感圖案115的蝕刻率以及該等第二能量敏感圖案137的蝕刻率(例如該等第二能量敏感圖案137之該等未處理部的蝕刻率)，但本揭露並不以此為限。在一替代的實施例中，該等處理部409的蝕刻率大於該等第一能量敏感圖案115的蝕刻率以及該等第二能量敏感圖案137的蝕刻率。
如圖12所示，依據一些實施例，在該蝕刻製程執行之後，該等第一開口180與該等第二開口170形成在目標層103中。不再重複在目標層103中之該等開口的細節。其對應步驟繪示在如圖3所示之製備方法50中的步驟S61。在該等第一開口180與該等第二開口170形成在目標層103中之後，即獲得半導體元件結構100。
圖20是剖視示意圖，例示本揭露一些替代實施例藉由圖3的製備方法50而形成半導體元件結構100(圖12)的一中間階段。在圖20中所描述的製備方法類似於或相同於在圖19中的製備方法，除了該等第二能量敏感圖案137完全轉換成多個處理部509之外。換言之，在該能量處理製程執行之後，在該等第一能量敏感圖案115中沒有留下未處理部。
如圖20所示，目標層103、該等第一能量敏感圖案115、加襯層123以及該等第二能量敏感圖案137對應圖3的步驟S51到S57所形成，且細節已經在參考圖5到圖9的該等實施例中進行討論。在本實施例中，該等第一能量敏感圖案115以及該等第二能量敏感圖案137(例如在處理之前之該等第二能量敏感圖案137的材料)的材料大致是相同的。
接著，依據一些實施例，執行一能量處理製程，以使該等第二能量敏感圖案137完全轉換成多個處理部509。其對應步驟繪示在如圖3所示之製備方法50中的步驟S59。在該等處理部509形成之後，使用如上所述之該等製程在多個階段中執行一蝕刻製程(參考圖10到圖12)，其不再重複。
在一些實施例中，在該蝕刻製程期間，該等處理部509的蝕刻率不同於該等第一能量敏感圖案115的蝕刻率。在本實施例中，該等處理部509的蝕刻率小於該等第一能量敏感圖案115的蝕刻率，但本揭露並不以此為限。在一替代的實施例中，該等處理部509的蝕刻率大於該等第一能量敏感圖案115的蝕刻率。
如圖12所示，依據一些實施例，在該蝕刻製程執行之後，該等第一開口180與該等第二開口170形成在目標層103中。在目標層103中之該等開口的細節不再重複。其對應步驟繪示在如圖3所示之製備方法50中的步驟S61。在該等第一開口180與該等第二開口170形成之後，即獲得半導體元件結構100。
圖21是剖視示意圖，例示本揭露一些替代實施例藉由圖4的製備方法70而形成半導體元件結構100(圖12)的一中間階段。如圖21所示，依據一些實施例，在目標層103與該等第一能量敏感圖案115形成之後(對應圖4的步驟S71及圖S73，且其細節已經參考圖5到圖7的該等實施例中進行討論)，在該等第一能量敏感圖案115上執行一能量處理製程，以使該等第一能量敏感圖案115的各上部轉換成多個處理部609。其對應步驟繪示在如圖4所示之製備方法70中的步驟S75。不再重複哀能量處理製程的細節。
然後，共行地形成加襯層123以覆蓋該等第一能量敏感圖案115、該等處理部609以及目標層103，且該等第二能量敏感圖案137形成在加襯層123上。其對應步驟繪示在如圖4所示之製備方法70中的步驟S77及S79。在一些實施例中，該等處理部609的上表面609T與各側壁609S被加襯層123所覆蓋。在本實施例中，該等第一能量敏感圖案115(例如在處理之前之該等第一能量敏感圖案115的材料)的材料以及該等第二能量敏感圖案137的材料大致是相同的。
接下來，依據一些實施例，在該等第二能量敏感圖案137上執行另一個能量處理製程，以使該等第二能量敏感圖案137的各上部轉換成多個處理部619。其對應步驟繪示在如圖4所示之製備方法70中的步驟S81。在一些實施例中，在該等第二能量敏感圖案137上執行之該能量處理製程的多個參數不同於在該等第一能量敏感圖案115上執行之該能量處理製程的多個參數。舉例來說，施加在二能量處理製程的各能階是不同的。
在該等處理部619形成之後，使用如上所述之該等製程在多個階段中執行一蝕刻製程(參考圖10到圖12)，其不再重複。在一些實施例中，在該蝕刻製程期間，該等處理部609的蝕刻率不同於該等處理部619的蝕刻率。如圖12所示，依據一些實施例，在該蝕刻製程執行之後，該等第一開口180與該等第二開口170形成在目標層103中。不再重複在目標層103中之該等開口的細節。其對應步驟繪示在如圖4所示之製備方法70中的步驟S83。在該等第一開口180與該等第二開口170形成之後，即獲得半導體元件結構100。
在本揭露中提供一種具有不同深度(例如深度D1不同於深度D2)之多個開口的半導體元件結構之製備方法。該製備方法包括形成一第一能量敏感圖案(例如其中一個第一能量敏感圖案115)在一目標層(例如目標層103)、形成一加襯層(例如加襯層123)以覆蓋該第一能量敏感圖案，以及形成一第二能量敏感圖案(例如其中一個第二能量敏感圖案137)在該加襯層上。在一些實施例中，該第一能量敏感圖案與該第二能量敏感圖案是交錯排列。該製備方法亦包括執行一蝕刻製程以形成多個開口(例如該等開口170與180)在該目標層中，且該等開口具有不同深度。
在一些實施例中，在該加襯層形成之前，在該第一能量敏感圖案上執行一能量處理製程，以將該第一能量敏感圖案的至少一部分轉換成一處理部。在一些實施例中，在該蝕刻製程執行之前，在該第二能量敏感圖案上執行一能量處理製程，以將該第二能量敏感圖案的至少一部分轉換成一處理部。在一些實施例中，在該加襯層形成之前，在該第一能量敏感圖案上執行一能量處理製程，以將該第一能量敏感圖案的至少一部分轉換成一處理部，且在該蝕刻製程執行之前，在該第二能量敏感圖案上執行另一個能量處理製程，以將該第二能量敏感圖案的至少一部分轉換成一處理部。由於該等處理部的蝕刻率不同於該第一與該第二能量敏感圖案，所以具有不同深度的該等開口可經由該蝕刻製程而形成在該目標層中。因此，可降低該半導體元件結構(例如半導體元件結構100)的製造成本與時間，並可提升更好的設計靈活性。
本揭露之一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一目標層在一半導體基底上；以及形成一第一能量敏感圖案在該目標層上。該製備方法亦包括形成一加襯層以覆蓋該第一能量敏感圖案；以及形成一第二能量敏感圖案在該加襯層上。該第一能量敏感圖案與該第二能量敏感圖案為交錯排列。該製備方法還包括執行一蝕刻製程以形成一第一開口以及一第二開口在該目標層中。該第一開口與該第二開口具有不同深度。
本揭露之另一實施例提供一種半導體元件結構的製備方法。該製備方法包括形成一目標層在一半導體基底上；以及形成複數個第一能量敏感圖案在該目標層上。該製備方法亦包括形成一加襯層以共形地覆蓋該等第一能量敏感圖案。一第一開口形成在該加襯層上以及在該等第一能量敏感圖案之間。該製備方法還包括以一第二能量敏感圖案填滿該第一開口；以及執行一蝕刻製程以形成複數個第二開口以及一第三開口在該目標層中，其中該第三開口位在該等第二開口之間，而該等第二開口與該第三開口具有不同深度。
本揭露的該等實施例具有一些有利特徵。藉由形成該加襯層以及該等第一與該等第二能量敏感圖案在該目標層上，具有不同深度該等開口可同時形成在該目標層中。因此，可降低製造成本與時間，並可達到更好的設計靈活性。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
10:製備方法 100:半導體元件結構 101:半導體基底 103:目標層 103T:上表面 105:能量敏感層 107:圖案化硬遮罩 110:開口 115:第一能量敏感圖案 115B:下表面 115T:上表面 115S:側壁 115T:上表面 120:開口 123:加襯層 130:開口 137:第二能量敏感圖案 137B:下表面 137T:上表面 140:開口 150:開口 160:開口 170:第二開口 180:第一開口 209:處理部 209S:側壁 209T:上表面 30:製備方法 309:處理部 309S:側壁 309T:上表面 409:處理部 50:製備方法 509:處理部 609:處理部 609S:側壁 609T:上表面 619:處理部 D1:第一深度 D2:第二深度 S11:步驟 S13:步驟 S15:步驟 S17:步驟 S19:步驟 S31:步驟 S33:步驟 S35:步驟 S37:步驟 S39:步驟 S41:步驟 S51:步驟 S53:步驟 S55:步驟 S57:步驟 S59:步驟 S61:步驟 S71:步驟 S73:步驟 S75:步驟 S77:步驟 S79:步驟 S81:步驟 S83:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。 圖1是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法。 圖2是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法。 圖3是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法。 圖4是流程示意圖，例示本揭露一些實施例之半導體元件結構的製備方法。 圖5是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間依序形成一目標層、一能量敏感層以及一圖案化硬遮罩在一半導體基底上的中間階段。 圖6是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間使用該圖案化硬遮罩當作一遮罩而蝕刻該能量敏感層，以便形成多個第一能量敏感圖案的中間階段。 圖7是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間移除該圖案化硬遮罩的中間階段。 圖8是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一加襯層以覆蓋該等第一能量敏感圖案的中間階段。 圖9是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成多個第二能量敏感圖案在該加襯層上的中間階段。 圖10到圖12是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一蝕刻製程以形成多個開口在該目標層中的中間階段。 圖13是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一能量處理製程以將該等第一能量敏感圖案的各上部轉換成多個處理部的中間階段。 圖14是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成一加襯層以覆蓋該等第一能量敏感圖案以及該等處理部的中間階段。 圖15是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成多個第二能量敏感圖案在該加襯層上的中間階段。 圖16是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一能量處理製程以將該等第一能量敏感圖案轉換成多個處理部的中間階段。 圖17是剖視示意圖，例示本揭露不同實施例在半導體元件結構形成期間形成一加襯層以覆蓋該等處理部的中間階段。 圖18是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間形成多個第二能量敏感圖案在該加襯層上的中間階段。 圖19是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一能量處理製程以將該等第二能量敏感圖案的各上部轉換成該等處理部的中間階段。 圖20是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一能量處理製程以將該等第二能量處理圖案轉換成該等處理部的中間階段。 圖21是剖視示意圖，例示本揭露一些實施例在半導體元件結構形成期間執行一能量處理製程以將該等第一能量敏感圖案的各上部轉換成該等處理部，以及執行另一個能量處理製程以將該等第二能量敏感圖案的各上部轉換成該等處理部的中間階段。
100:半導體元件結構
101:半導體基底
103:目標層
170:第二開口
180:第一開口
D1:第一深度
D2:第二深度

Claims (20)

  1. 一種半導體元件結構的製備方法，包括： 形成一目標層在一半導體基底上； 形成一第一能量敏感圖案在該目標層上； 執行一能量處理製程，以將該第一能量敏感圖案的一上部轉換成一處理部； 形成一加襯層以覆蓋該第一能量敏感圖案； 形成一第二能量敏感圖案在該加襯層上，其中該第一能量敏感圖案與該第二能量敏感圖案為交錯排列；以及 執行一蝕刻製程以形成一第一開口以及一第二開口在該目標層中，其中該第一開口與該第二開口具有不同深度。
  2. 如請求項1所述之半導體元件結構的製備方法，其中該第一開口與該第二開口為交錯排列。
  3. 如請求項1所述之半導體元件結構的製備方法，其中該第二能量敏感圖案與該第一能量敏感圖案藉由該加襯層而分隔開。
  4. 如請求項1所述之半導體元件結構的製備方法，其中該第一能量敏感圖案的一上表面以及各側壁被該加襯層所覆蓋。
  5. 如請求項1所述之半導體元件結構的製備方法，其中該第二能量敏感圖案的一下表面高於該第一能量敏感圖案的一下表面。
  6. 如請求項1所述之半導體元件結構的製備方法，其中該第二能量敏感圖案的一上表面高於該第一能量敏感圖案的一上表面。
  7. 如請求項1所述之半導體元件結構的製備方法，其中該第一能量敏感圖案的一上表面高於該第二能量敏感圖案的一下表面。
  8. 如請求項1所述之半導體元件結構的製備方法，其中該加襯層包括一有機聚合物材料。
  9. 如請求項1所述之半導體元件結構的製備方法，其中在該蝕刻製程期間，移除該第一能量敏感圖案、該第二能量敏感圖案以及該加襯層。
  10. 如請求項1所述之半導體元件結構的製備方法，其中該第一能量敏感圖案與該第二能量敏感圖案包含不同材料。
  11. 如請求項1所述之半導體元件結構的製備方法，其中該第一能量敏感圖案的一材料相同於該第二能量敏感圖案的一材料。
  12. 如請求項1所述之半導體元件結構的製備方法，其中在該蝕刻製程期間，該處理部的一蝕刻率不同於該第二能量敏感圖案的一蝕刻率。
  13. 一種半導體元件結構的製備方法，包括： 形成一目標層在一半導體基底上； 形成一第一能量敏感圖案在該目標層上； 執行一第一能量處理製程，以將該第一能量敏感圖案的一上部轉換成一第一處理部； 形成一加襯層以覆蓋該第一能量敏感圖案； 形成一第二能量敏感圖案在該加襯層上，其中該第一能量敏感圖案與該第二能量敏感圖案為交錯排列； 執行一第二能量處理製程，以將該第二能量敏感圖案的一上部轉換成一第二處理部；以及 執行一蝕刻製程，以形成一第一開口以及一第二開口在該目標層中，其中該第一開口與該第二開口具有不同深度。
  14. 如請求項13所述之半導體元件結構的製備方法，其中在該蝕刻製程期間，該處理部的一蝕刻率不同於該第一能量敏感圖案的一蝕刻率。
  15. 如請求項13所述之半導體元件結構的製備方法，其中該第一開口與該第二開口為交錯排列。
  16. 如請求項13所述之半導體元件結構的製備方法，其中該第二能量敏感圖案與該第一能量敏感圖案藉由該加襯層而分隔開。
  17. 如請求項13所述之半導體元件結構的製備方法，其中該第一能量敏感圖案的一上表面以及各側壁被該加襯層所覆蓋。
  18. 如請求項13所述之半導體元件結構的製備方法，其中該第二能量敏感圖案的一下表面高於該第一能量敏感圖案的一下表面，且該第二能量敏感圖案的一上表面高於該第一能量敏感圖案的一上表面。
  19. 如請求項13所述之半導體元件結構的製備方法，其中該第一能量敏感圖案的一上表面高於該第二能量敏感圖案的一下表面。
  20. 如請求項13所述之半導體元件結構的製備方法，其中該加襯層包括一有機聚合物材料；該第一能量敏感圖案與該第二能量敏感圖案包含不同材料。
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US20120175745A1 (en) * 2011-01-06 2012-07-12 Nanya Technology Corporation Methods for fabricating semiconductor devices and semiconductor devices using the same
US20120292716A1 (en) * 2011-05-17 2012-11-22 Nanya Technology Corporation Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof
KR102521379B1 (ko) * 2016-04-11 2023-04-14 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9881794B1 (en) * 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10141330B1 (en) * 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems

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